JPH02144964A - 半導体集積回路装置及びその製造方法 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔産業上の利用分野〕 本発明は、半導体集積回路装置に関し、特に、Ｓ　ＲＡ
Ｍ　（Ｓｔａｔｉｃ旦ａｎｄｏｍ　Ａｃｃｅｓｓ　Ｍｅ
ｍｏｒｙ）を有する半導体集積回路装置に適用して有効
な技術に関するものである。

〔従来技術〕

ＳＲＡＭは相補性データ線とワード線との交差部にメモ
リセルを配置している。メモリセルは、ソリツブフロッ
プ回路及びその一対の入出力端子に夫々一方の半導体領
域が接続された２個の転送用ＭＩ　５ＦＥＴで構成され
ている。

前記フリップフロップ回路は、情報蓄積部として使用さ
れ、入出力端子部分が清報蓄積ノード部となる。フリツ
プフロツプ回路は２個の駆動用ＭＩＳＦＥＴ及び２個の
高抵抗負荷素子で構成されている。高抵抗負荷素子は、
抵抗値を低減する不純物が導入されていないか或は若干
導入されている多結晶珪素膜で構成されている。高抵抗
負荷素子は、前記駆動用ＭＩＳＦＥＴのゲート電極の上
部に配置されている。この高抵抗負荷素子は、駆動用Ｍ
ＩＳＦＥＴの上部に配置されているので、メモリセル面
積を縮小し、ＳＲＡＭの高集積化を図ることができる特
徴がある。

前記転送用ＭＩＳＦＥＴの一方の半導体領域は、フリッ
プフロップ回路の入出力端子部分において駆動用ＭＩＳ
ＦＥＴのゲート電極に接続されている。この接続は、転
送用ＭＩＳＦＥＴの一方の半導体領域上の絶縁膜に接続
孔を形成し、この接続孔を通して駆動用ＭＩＳＦＥＴの
ゲート電極の一端側を延在させて直接転送用ＭＩ　５Ｆ
ＥＴの一方の半導体領域に接続することによって行われ
ている。すなわち、前記接続は所謂ダイレクトコンタク
ト方式で行われている。

前記メモリセルの転送用ＭＩＳＦＥＴのゲート電極はワ
ード線に接続されている。転送用ＭＩＳＦＥＴの他方の
半導体領域は相補性データ線に接続されている。相補性
データ線は、前記高抵抗負荷素子の上部を延在するよう
に構成されている。

前記メモリセルのフリップフロップ回路の情報蓄積ノー
ド部には、高抵抗負荷素子を介在させて電源電圧配線が
、駆動用ＭＩＳＦＥＴを介在させて基準電圧配線が夫々
接続されている。

この種のメモリセルは高集積化が進むにつれてサイズが
縮小され、情報蓄積ノード部の電荷蓄積量が低下する傾
向にある。電荷蓄積量の低下はα線の入射によるソフト
エラーな生じ易い。

このような問題点を解決する技術としては、米国特許第
４５９０５０８号に記載される技術が最適である。この
技術は、ＳＲＡＭのメモリセルの情報蓄積ノード部に容
量素子を接続し、情報蓄積ノード部の電荷蓄積量を増加
している。容量素子は、駆動用ＭＩＳＦＥＴのゲート電
極を一方の電極とし、誘電体膜を介在させ、他方の電極
となる多結晶珪素膜な積層することで構成されている。

なお、ＳＲＢＭについては、例えば、日経マグロウヒル
社発行、日経マイクロデバイス、１９８７年８月号、第
７１頁乃至第８７頁に記載されている。

本発明者は、前述のＳＲＡＭについて検討した結果、次
のような問題点が生じることを見出した。

第１に、前記メモリセルにおいて、高抵抗負荷素子内に
寄生チャネルが形成され、待機時電流量（スタンバイ電
流量）が増加する。

前記ＳＲＡＭのメモリセルの高抵抗負荷素子は、受動素
子であるために比較的定常的に電流が流ねる。この高抵
抗負荷素子の上層には前述のように層間絶縁膜を介在さ
せて相補性データ線が延在している。このようなメモリ
セルでは、相補性データ線をゲート電極、層間絶縁膜を
ゲート絶縁膜、高抵抗負荷素子をチャネル形成領域とす
る、寄生ＭＯ３がメモリセルに形成される。この寄生Ｍ
Ｏ８は、相補性データ線からの電界効果によって高抵抗
負荷素子にを化チャネルを形成する。高抵抗負荷素子内
に寄生チャネルが形成されると、データ組の電位変化に
より、高抵抗負荷素子の抵抗値が変動しメモリセルの情
報蓄積ノード部に供給される電流量が増大し、待機時電
流量が増加する。

このため、ＳＲＡＭの消費電力が増大する。

また、ＳＲＡＭは、相補性データ線の上部にパッシベー
ション膜（保護膜）が設けられている。

パッシベーション膜としてはプラズマＣＶＤで堆積した
窒化珪素膜が使用されている。このプラズマ窒化珪素膜
は水素を放出し、この水素は高抵抗負荷素子を形成する
多結晶珪素膜中に侵入する。

多結晶珪素膜中に水素が侵入すると、珪素の結晶性が良
くなる所謂粒界パッシベーション効果を生じる。このた
め、前記寄生ＭＯ８のしきい値電圧が低下するので、待
機時電流量が増大し、ＳＲＡＭの消費電力が増大する。

第２に、前記ＳＲＡＭのメモリセルにおいて、転送用Ｍ
Ｉ　５ＦＥＴの一方の半導体領域と駆動用ＭＩＳＦＥＴ
のゲート電極との接続に要する面積が大きい。この接続
面積には以下の面積が加算される。すなわち、＋１）転
送用ＭＩＳＦＥＴのゲート電極と駆動用ＭＩ　５ＦＥＴ
のゲート電極とを離隔するための面積。このゲート電極
間の離隔寸法は製造上の加工寸法に相当する。（２）転
送用ＭＩＳＦＥＴの一方の半導体領域と駆動用ＭＩＳＦ
ＥＴのゲート電極とを接続するための面積。（３）転送
用ＭＩＳＦＥＴの一方の半導体領域と駆動用ＭＩＳＦＥ
Ｔのゲート電極との間の製造工程におけるマスク合せ余
裕面積。このため、メモリセル面積が増大するので、Ｓ
ＲＡＭの集積度が低下する。

本発明の目的は、ＳＲＡＭを有する半導体集積回路装置
において、メモリセル面積を縮小し、集積度を向上する
ことが可能な技術を提供することにある。

本発明の他の目的は、前記メモリセル内の導電層数を増
加することなく、前記目的を達成することが可能な技術
を提供することにある。

本発明の他の目的は、前記目的を達成すると共に、前記
メモリセル間の絶縁耐圧を向上することが可能な技術を
提供することにある。

本発明の他の目的は、ＳＲＡＭにおいて、ソフトエラー
を防止すると共に、消費電力を低減することが可能な技
術を提供することにある。

本発明の他の目的は、特に、寄生ＭＯ８による待機時電
流量の増大を防止てることが可能な技術を提供すること
にある。

本発明の他の目的は、特に、外部からの水素に起因する
待機時１！流量の増大を防止することが可能な技術を提
供することにある。

本発明のさらに他の目的は、ＳＲＡＭ及びノ（イボーラ
トランジスタを有する半導体集積回路装置において、前
記各々の目的を達成するための製造工程を低減すること
が可能な技術を提供することにある。

本発明の前記ならびにその他の目的と新規な特徴は、本
明細書の記述及び添付図面によりで明ら本願において開
示される発明のうち、代表的なものの概要を簡単に説明
すれば、下記のとおりである。

ＳＲＡＭのメモリセルにおいて、転送用ＭＩＳＦＥＴの
ゲート電極と駆動用ＭＩＳＦＥＴのゲート電極とで規定
される領域内の転送用ＭＩＳＦＥＴの一方の半導体領域
（情報°蓄積ノード）に導電層の一端側を接続し、この
導電層の他端側を前記駆動用ＭＩ　５ＦＥＴのゲート電
極の上部表面に接続する。

また、前記導電層はメモリセルの高抵抗負荷素子と一体
に構成されている。

また、前記高抵抗負荷素子の上部にデータ線を延在させ
るＳＲＡＭであって、前記導電層の上部に誘電体膜を介
在させてプレート電極層を設け、前記高抵抗負荷素子と
データ線との間に電界遮蔽層を設ける。

また、前記高抵抗負荷素子と電界遮蔽層との間に、窒化
珪素膜を主体とする層間絶縁膜を脱ける。

また、前記プレード成極層と電界遮蔽層とを同一製造工
程で形成する。

また、ＳＲＡＭとバイポーラトランジスタとを有する半
導体集積回路装置において、ＳＲＡＭのメモリセルの転
送用ＭＩＳＦＥＴのゲート電極と駆動用ＭＩＳＦＥＴの
ゲート電極とで規定される領域内に第１接続孔を形成す
る工程と、バイポーラトランジスタのペース電極で規定
される領域内に第２接続孔を形成する工程とを同一製造
工程で行う。

また、前記第１接続孔を通して転送用ＭＩＳＦＥＴの一
方の半導体領域に導電層を接続する工程と、前記第２接
続孔を通してエミッタ領域にエミッタ電極を接続する工
程とを同一製造工程で行う。

〔作用〕

上述した手段によれば、転送用ＭＩＳＦＥＴのゲート電
極と駆動用ＭＩＳＦＥ中のゲート電極との間の加工寸法
に相当する接続面積で転送用ＭＩＳＦＥＴの一方の半導
体領域と駆動用ＭＩＳＦＥＴのゲート電極とを接続する
ことができるので、少なくとも、転送用ＭＩ　５ＦＥＴ
の一方の半導体領域に駆動用ＭＩＳＦＥＴのゲート電極
を直接々続する場合における両者間の製造工程における
マスク合せずれ量に相当する分、接続面積を縮小し、Ｓ
ＲＡＭの集積度を向上することができる。

また、転送用ＭＩＳＦＥＴの一方の半導体領域と駆動用
ＭＩＳＦＥＴのゲート電極との接続は、前記高抵抗負荷
素子と一体に構成された導電層を使用するので、前記接
続のための導電層数が増加しない。

また、前記ＳＲＡＭのメモリセルの第１接続孔を形成す
る工程を、バイポーラトランジスタの第２接続孔を形成
する工程で兼用することができるので、第１接続孔を形
成する工程に相当する分、半導体集積回路装置の製造工
程を低減することができる。

また、前記ＳＲＡＭのメモリセルの導電層を形成する工
程を、バイポーラトランジスタのエミッタ電極を形成す
る工程で兼用することができるので、導電層を形成する
工程に相当する分、半導体集積回路装置の製造工程を低
減することができる。

また、上述した手段によれば、前記導電層、誘電体膜及
びプレート電極層で構成される容量素子で情報蓄積ノー
ド部の電荷蓄積量を増加することかできるので、α線に
よるソフトエラーな防止することができると共に、デー
タ線からの電界効果を遮蔽し、高抵抗負荷素子に寄生チ
ャネルが形成されることを防止することができるので、
待機時電流量を低減し、ＳＲＡＭの消費電力を低減する
ことができる。

また、前記効果の他に、前記層間絶縁膜及びプレート電
極層で外部からの水素が高抵抗負荷素子に侵入すること
を防止し、高抵抗負荷素子をチャネル形成領域とする寄
生ＭＯ８のしきい値電圧が低下することを防止すること
ができるので、待機時電流量を低減し、ＳＲＡＭの消費
電力を低減することができる。

また、前記電界遮蔽層を形成する工程を前記プレート電
極層を形成する工程で兼ねることができるので、前記電
界遮蔽層を形成する工程に相当する分、ＳＲＡＭの製造
工程を低減することができる。

〔発明の実施例〕

以下、本発明の構成について、ＳＲＡＭとバイポーラト
ランジスタとを有する混在型の半導体集積回路装置（所
謂ＳＲＡＭ内蔵型Ｂｉ−ＣＭＯ８）九本発明を適用した
一実施例とともに説明する。

なお、実施例を説明するための全図において、同一機能
を有するものは同一符号を付け、その繰り返しの説明は
省略する。

（第１の実施例） 本発明の一実施例であるＳＲＡＭのメモリセル及びバイ
ポーラトランジスタを有する半導体集積回路装置を第１
図（要部断面図〕で示す。

第１図の右側にはＳＲＡＭのメモリセルＭを示し、同第
１図の左側にはバイポーラトランジスタＴｒを示す。

前記ＳＲＡＭのメモリセルＭは、第３図（等価回路図）
に示すように、相補性データ線ＤＬ、ＤＬとワード線Ｗ
Ｌとの交差部に配置されている。相補性データ線ＤＬは
行方向に延在している。ワード線ＷＬは列方向に延在し
ている。

前記メモリセルは、７リツプフロツプ回路とその一対の
入出力端子に一方の半導体領域が夫々接続された２個の
転送用ＭＩＳＦＥＴＱｔ、及びＱｔ、とで構成されてい
る。

前記転送用Ｍ　Ｉ　Ｓ　Ｆ　Ｅ　Ｔ　Ｑ　ｔ　ｒ　、　
Ｑ　を鵞の夫々はｎチャネル型で構成されている。転送
用ＭＩＳＦ　Ｅ　Ｔ　Ｑ　ｔ　ｒ　＋　Ｑ　ｔｔの夫々
の他方の半導体領域は相補性データ線ＤＬに接続されて
いる。転送用ＭＩ　５ＦＥＴＱｔｔ　、Ｑｔ、の夫々の
ゲート電極はワード線ＷＬに接続されている。

フリップフロップ回路は、情報蓄積部として使用され、
入出力端子部分を情報蓄積ノード部としている。フリッ
プフロップ回路は、２個の駆動用ＭＩＳＦＥＴＱｃ＋、
及びＱ　ｄｔと２個の高抵抗負荷素子Ｒ，及びＲ１とで
構成されている。駆動用ＭＩＳＦＥＴＱｄ＋及びＱ　ａ
　ｔはｎチャネル型で構成されている。

駆動用Ｍ　Ｉ　Ｓ　Ｆ　Ｅ　Ｔ　Ｑ　ｄ　Ｉ−Ｑ　ｄ　
＊の夫々のソース領域は基準電圧Ｖ８８　に接続されて
いる。基準電圧ＶＳＳは例えば回路の接地電位Ｏ（Ｖ）
である。駆動用ＭＩＳＦＥＴＱｄ、のドレイン領域は、
高抵抗負荷素子Ｒ２の一端側、転送用ＭＩＳＦＥＴＱｔ
、の一方の半導体領域及び駆動用ＭＩＳＦＥＴＱｄ、の
ゲート電極に接続されている。駆動用ＭＩＳＦＥＴＱｄ
＊のドレイン領域は、高抵抗負荷素子Ｒ１の一端側、転
送用ＭＩＳＦＥＴＱｔ。

の一方の半導体領域及び駆動用ＭＩＳＦＥＴＱｄ。

のゲート電極に接続されている。高抵抗負荷素子Ｒ，、
Ｒ，の夫々の他端側は電源電圧Ｖｃｃ　に接続されてい
る。電源電圧ＶＣＣは例えば回路の動作電圧５〔ｖ〕で
ある。

前記フリップフロップ回路の入出力端子（情報蓄積ノー
ド部）の夫々には、容量素子Ｃ，，Ｃ。

の夫々が接続されている。容量素子ＣＩの一方の電極は
駆動用ＭＩＳＦＥＴＱａ、のドレイン領域（情報蓄積ノ
ード部）に接続されている。容量素子Ｃ１の一方の電極
は駆動用ＭＩＳＦＥＴＱｄ。

のドレイン領域（情報蓄積ノード部）Ｋ接続されている
。容量素子Ｃ８，Ｃ，の夫々の他方の電極はこれに限定
されないが電源電圧１／２Ｖｃｃ　に接続されている。

電源電圧１／２Ｖｃｃは、電源電圧Ｖｃｃ（５Ｖ）と基
準電圧Ｖｓｓ（ＯＶ）との中間の電位（約２．５　［：
Ｖ］　）である。容量素子ＣＩ。

Ｃ３の夫々は、情報蓄積ノード部の電荷蓄積量を増加す
込ように構成されている。

次に、このように構成されるＳＲＡＭのメモリセルＭの
具体的な構造について、第１図及び第２図（メモリセル
の平面図）を用いて簡単に説明する。なお、第１図に示
すＳＲＡＭのメモリセルＭは、第２図のＩ−Ｉ切断線で
切った断面図である。

前記ＳＲＡＭのメモリセルＭは、第１図及び第２図に示
すように、ｐ型のウェル領域４Ｂの主面に構成されてい
る。ウェル領域４Ｂは、単結晶珪素からなるｐ−型半導
体基板１の主面上に成長させたｎ−型エピタキシャル層
４の主面部に構成されている。半導体基板１とウェル領
域４Ｂとの間にはｐ＋型半導体領域（所謂埋込型半導体
領域膚）３が構成されている。

メモリセルＭ間、それを構成する各素子間の夫々におい
て、ウェル領域４Ｂの主面には、フィールド絶縁膜６（
素子間分離絶縁膜）及び図示しないｐ型チャネルストッ
パ領域が設けられている。

フィールド絶縁膜６及びチャネルストッパ領域は、メモ
リセルＭ間、各素子間の夫々を電気的に分離するように
構成されている。また、メモリセルＭとその他の素子例
えばバイポーラトランジスタＴｒとは、フィールド絶縁
膜６及びその下部のエピタキシャル層４に設けられたｐ
＋型半導体領域５で電気的に分離されている。

メモリセルＭの転送用ＭＩＳＦＥＴＱｔ、、Ｑｔｔの夫
々は、第１図、第２図及び第４図（所定の製造工程にお
ける平面図）で示すように、フィールド絶縁膜６及び図
示しないチャネルストッパ領域で囲まれた領域内におい
て、ウェル領域４Ｂの主面に構成されている。すなわち
、転送用ＭＩＳＦＥＴＱｔ＋　ｒ　　Ｑｔｚの夫々は、
主に、ウェル領域４Ｂ、ゲート絶縁膜８、ゲート電極１
０Ａ、ソース領域及びドレイン領域である一対のｎ型半
導体領域１４及び一対のｎ＋型半導体領域１６で構成さ
れている。

ウェル領域４Ｂはチャネル形成領域として使用される。

ゲート絶縁膜８はウェル領域４Ｂの主面を酸化して形成
した酸化珪素膜で構成されている。

ゲート電極１０Ａはゲート絶縁膜８の所定の上部に構成
されている、ゲート電極１０Ａは、抵抗値を低減するｎ
型不純物（Ｐ又はＡｓ）が導入されたＣＶＤで堆積され
る多結晶珪素膜で構成されている。また、ゲート電極１
０Ａは、多結晶珪素膜の上部に高融点金属シリサイド（
ＭｏＳｉ。

ＴａＳｉ２　、ＴｉＳｉ２　、ＷＳｉｌ　）膜或は高融
点金属（Ｍｏ、Ｔａ、Ｔｉ＊Ｗ）膜を積層した複合膜で
構成してもよい。

転送用ＭＩ　５ＦＥＴＱｔ＋　ｒ　　Ｑ”！の夫々のゲ
ート電極１０Ａは、列方向に延在するワード線（ＷＬ）
ＩＯＡと一体に構成されている。ワード線１０Ａはフィ
ールド絶縁膜６上に延在するように構成されている。

低不純物濃度の半導体領域１４は、高不純物濃度の半導
体領域１６と一体に構成され、ウェル領域４Ｂの主面部
においてチャネル形成領域側に設けられている。低不純
物濃度の半導体領域１４は転送用Ｍ　Ｉ　Ｓ　Ｆ　Ｅ　
Ｔ　Ｑ　ｔ　＋　、　　Ｑ　ｔ　ｔの夫々を所謂Ｌ　Ｄ
Ｄ　（Ｌｉｇｈｔｌｙ　Ｄｏｐｅｄ　Ｄｒａｉｎ）構造
に構成するようになっている。低不純物濃度の半導体装
置１４はゲート電極１０Ａに対して自己整合で構成され
ている。

高不純物濃度の半導体領域１６は、ゲート電極１０Ａの
側壁に形成されたサイドウオールスペーサ１５に対して
自己整合で構成されている。

メモリセルＭの駆動用ＭＩＳＦＥＴＱｄ。

Ｑｄ、の夫々は、前記転送用Ｍ　Ｉ　Ｓ　Ｆ　Ｅ　Ｔ　
Ｑ　ｔ　ｒ　。

Ｑ　ｔ　ｔの夫々と実質的に同様の構造で構成されてい
る。すなわち、駆動用ＭＩＳＦＥＴＱａ。

Ｑｄｘの夫々は、ウェル領域４Ｂ、ゲート絶縁膜８、ゲ
ート電極１０Ａ、ソース領域及びドレイン領域である一
対のｎ型半導体領域１４及び一対のｎ＋型半導体領域１
６で構成されている。駆動用ＭＩＳＦＥＴＱｄ＋　、Ｑ
ｄｔの夫々はＬＤＤ構造で構成されている。

駆動用ＭＩ　５ＦＥＴＱｄ、のゲート電極１０Ａの延在
する一端は、特に、第１図及び第５図（所定の製造工程
における平面図）で示すように、上層の導電層２０人を
介在させ、転送用ＭＩＳＦＥＴＱｔ’、の一方の半導体
領域１６に接続されている。同様に、駆動用ＭＩＳＦＥ
ＴＱｄ２のゲート電極１０Ａの延在する一端は、上層の
導電層２０人を介在させ、転送用ＭＩＳＦＥＴＱｔ、の
一方の半導体領域１６に接続されている。これらの接続
部分は、メモリセルＭのフリップフロップ回路の情報蓄
積ノード部に相当する。

前記導電層２０Ａの一端側は接続孔１８Ａを通して半導
体領域１６に接続さね、その他端側は接続孔１９を通し
て駆動用ＭＩＳＦＥＴＱｄのゲート電極１０Ａに接続さ
れている。接続孔１８Ａは、層間絶縁膜１７に開口され
た領域内において、転送用ＭＩｓＦＥＴＱｔのゲート電
極１０Ａ、駆動用ＭＩＳＦＥＴＱｄのゲート電極１０Ａ
の一端の夫々の側壁に形成されたサイドウオールスペー
サ１５に規定された領域内に構成されている。転送用Ｍ
ＩＳＦＥＴＱｔのゲート電極！ＯＡと導電層２０Ａとは
、ゲート電極１０Ａの上部に設けられた層間絶縁膜１１
で電気的に分離されている。ゲート電極１０Ａの側壁の
サイドウオールスペーサ１５は数千（Ａ）程度の薄い膜
厚で形成できるので、導電層２０Ａの一端側は転送用Ｍ
ＩＳＦＥＴＱｔのゲート電極１０Ａと駆動用ＭＩＳＦＥ
ＴＱｄのゲート電極１０Ａの一端との間の加工寸法で規
定された領域内の接続面積で半導体領域１６と接続する
ことができる。しかも、導電層２０人の一端側と半導体
領域１６との接続部分は、転送用ＭＩＳＦＥＴＱｔのゲ
ート電極１０Ａ、駆動用ＭＩＳＦＥＴＱｄのゲート電極
１０Ａの一端の夫々に対して自己整合で構成することが
できる。

接続孔１９は、接続孔１８Ａを形成するために前記層間
絶縁膜１７に開口された領域内において、駆動用ＭＩＳ
ＦＥＴＱｄのゲート電極１０Ａの一端部分の層間絶縁膜
１１に構成されている。すなわち、接続孔１９は、駆動
用ＭＩＳＦＥＴＱｄのゲート電極１０Ａの上部に設けら
れている。また。

接続孔１９は、前記溝ｔＪｉ１２０Ａの一端側とは異な
る領域であって、転送用ＭＩ　５ＦＥＴ　Ｑｔと駆動用
ＭＩＳＦＥＴＱｄとを分離するフィールド絶縁膜６上に
設けられている。つまり、接続孔１９を形成するだめの
面積は、ゲート電極１０Ａ又はフィールド絶縁膜６を形
成する面積で兼用することができるので、接続孔１９は
メモリセ／Ｌ／Ｍの面積の増加には寄与しない。

前記導電層２０Ａは、抵抗値を低減するｎ型不純物（Ｐ
又はＡｓ）が導入されたＣＶＤで堆積される多結晶珪素
膜で構成されている。

駆動用ＭＩＳＦＥＴＱｄ、のゲート電極１０Ａの他端側
は、ゲート絶縁膜８に形成された接続孔９を通過しｎ＋
型半導体領域１３を介在させて駆動用ＭＩＳＦＥＴＱｄ
、のドレイン領域である半導体領域１６に接続されてい
る。半導体領域１３は、ゲート電極（多結晶珪素膜）１
０Ａに導入されたｎ型不純物をウェル領域４Ｂの主面部
に拡散することによって形成されている。この接続は、
後述する電源電圧配線（Ｖｃｃ）　２０　Ｃと接触する
ため導電層２０人と同一導電層を利用し接続することが
できないので、導電理数が増加するため、ゲート電極１
０Ａの延在する他端部な直接半導体領域１６に接続する
ことで行われている。結果的に、駆動用ＭＩＳＦＥＴＱ
ａ、のゲート電極１０人は、転送用ＭＩＳＦＥＴＱｔ、
の一方の半導体領域１６と駆動用ＭＩＳＦＥＴＱｄ！の
ドレイン領域である半導体領域１６とを接続する、フリ
ップフロップ回路の交差配線の一方を構成する。転送用
Ｍ　Ｉ　Ｓ　Ｆ　Ｅ　Ｔ　Ｑ　ｔ　ｔの一方の半導体領
域１６は駆動用ＭＩＳＦＥＴＱｄ、のドレイン領域であ
る半導体領域１６と一体に構成されている。この一体化
はフリップフロップ回路の交差配線の他方を構成する。

前記転送用ＭＩＳＦＥＴＱｔ、、Ｑｔ２の夫々の他方の
半導体領域１６には、層間絶縁膜２５に形成された接続
孔２６を通して、相補性データ線（ＤＬ）２７が接続さ
れている。相補性データ線２７は層間絶縁膜２５の上部
を行方向に延在するように構成されている。相補性デー
タ線２７は、例えばアルミニウム膜か、マイグレーショ
ンを防止するＣｕ又は及びＳｉが添加されたアルミニウ
ム合金膜で構成する。

駆動用ＭＩＳＦＥＴＱｄ＋　−Ｑｄｔの夫々のソース領
域である半導体領域１６は基準電圧ＶＳＳが印加されて
いる。この基準電圧ｖｓｓの供給は、図示しないが、ゲ
ート電極１０Ａ及びワード線１０Ａと同一導電層で形成
されかつ同一列方向に延在する基準電圧配線によって行
われている。この基準電圧配線は、ゲート絶縁膜８に構
成された接続孔９を通して駆動用ＭＩＳＦＥＴＱｄ、。

Ｑｄｔの夫々のソース領域である半導体領域１６に接続
されている。

メモリセルＭの高抵抗負荷素子（Ｒ，）２０Ｂは、第１
図、第２図及び第５図に示すように、駆動用ＭＩＳＦＥ
ＴＱｄ、の上部に層間絶縁膜１７を介在させて設けられ
ている。高抵抗負荷素子（Ｒ，）２０Ｂは駆動用ＭＩＳ
ＦＥＴＱｄ、の上部に構成されている。具体的には、高
抵抗負荷素子（Ｒ＋　、Ｒｚの夫々）２０Ｂはゲート電
極１０Ａの上部に配置されている。高抵抗負荷素子２０
Ｂは、抵抗値を低減するための不純物が導入されていな
いか、或は若干ｎ型又はｐ型不純物が導入された、ＣＶ
Ｄで堆積させた多結晶珪素膜で構成されている。高抵抗
負荷素子２０Ｂは、駆動用ＭＩＳＦＥＴＱｄ、、Ｑｄｔ
の夫々の領域を兼用して配置しているので、メモリセル
Ｍの面積を縮小することができる特徴がある。

高抵抗負荷素子（Ｒ，）２０Ｂの一端は、転送用ＭＩＳ
ＦＥＴＱｔ、の一方の半導体領域１６と駆動用ＭＩＳＦ
ＥＴＱｄ、のゲート電極１０Ａとの接続部に導電層２０
Ａを介在させて接続されている。同様に、高抵抗負荷素
子（Ｒ，）２０Ｂの一端は、転送用Ｍ　Ｉ　Ｓ　Ｆ　Ｅ
　Ｔ　Ｑ　ｔ　２の一方の半導体領域１６と駆動用ＭＩ
ＳＦＥＴＱｄｚのゲート電極１０Ａとの接続部に導電層
２０Ａを介在させて接続されている。高抵抗負荷素子２
０Ｂの一端は導電層２ＯＡと一体に構成されている。高
抵抗負荷素子２０Ｂの他端は電源電圧配線（Ｖｃｃ）２
０Ｃと一体に構成されている。電源電圧配線２０Ｃは前
記ワード線１０Ａの延在する方向と同一の列方向に延在
するように構成されている。電源電圧配線２０Ｃはｎ型
（又はｐ型）不純物が導入された多結晶珪素膜で構成さ
れている。

このように、転送用ＭＩＳＦＥＴＱｔの一方の半導体領
域１６と駆動用ＭＩＳＦＥＴＱｄのゲート電極１０Ａと
が接続され、この接続部分に導電層２０Ａを介在させ接
続された高抵抗負荷素子Ｒを駆動用ＭＩＳＦＥＴＱｄの
上部に配置するメモリセルＭで構成されるＳＲＡＭを有
する半導体集積回路装置であって、前記転送用ＭＩ　Ｓ
　ＦＥＴＱｔのゲート電極１０Ａと駆動用ＭＩＳＦＥＴ
Ｑｄのゲート電極１０Ａとで規定される領域内に、夫々
のゲート電極１０Ａに対して自己整合でかつ転送用ＭＩ
　５ＦＥＴＱｔのゲート電極１０Ａと電気的に分離させ
て、前記導電層２０Ａの一端側を転送用ＭＩ　５ＦＥＴ
Ｑｔの一方の半導体領域１６に接続し、この導電層２０
Ａの他端側な前記駆動用ＭＩ　５ＦＥＴＱｄ（７）ゲー
ト電極１０Ａ１７）上部表面に接続したことにより、転
送用ＭＩ　５ＦＥＴＱｔのゲート電極１０Ａと駆動用Ｍ
ＩＳＦＥＴＱｄのゲート電極１０Ａとの間の加工寸法に
相当する接続面積で転送用ＭＩ　５ＦＥＴＱｔの一方の
半導体領域１６と駆動用ＭＩＳＦＥＴＱｄのゲート電極
１０Ａとを接続することができるので、転送用ＭＩＳＦ
ＥＴＱｔの一方の半導体領域１６に駆動用ＭＩＳＦＥＴ
Ｑｄのゲート電極１０Ａを直接々続する場合における両
者間の製造工程におけるマスク合せずれ量に相当する分
、接続面積を縮小し、集積度を向上することができる。

また、転送用ＭＩＳＦＥＴＱｔの一方の半導体領域１６
と駆動用ＭＩＳＦＥＴＱｄのゲート電極１０Ａとの接続
は、高抵抗負荷素子Ｒを接続する導電層２０Ａを兼用す
るので、前記接続のための導電層が増加しない。

前記メモリセルＭの７リツプフロツプ回路の情報蓄積ノ
ード部となる導電層２０Ａの上部には、第１図及び第２
図に示すように、誘電体膜２３を介在させてプレート電
極層２４が設けられている。

すなわち、転送用ＭＩＳＦＥＴＱｔ、の一方の半導体領
域１６と駆動用ＭＩＳＦＥＴＱｄ１のゲート電極１０Ａ
との接続部分に一端が接続された導電層２０Ａ、誘電体
膜２３及びプレート電極層２４は容量素子Ｃ２を構成す
る。転送用ＭＩＳＦＥＴＱｔ、の一方の半導体領域１６
と駆動用ＭＩＳＦＥＴＱｃｔ、のゲート電極１０Ａとの
接続部分に一端が接続された導電層２０Ａ、誘電体膜２
３及びプレート電極層２４は容量素子Ｃ！を構成する。

前記誘電体膜２３は、導電層２０Ａ及び高抵抗負荷素子
２０Ｂの上部に設けられ、プレート電極層２４の下部に
それと同一形状で構成されている。

誘電体膜２３は、容量素子Ｃ，，Ｃ！の夫々の電荷蓄積
量をより増加するため、１００〜２００〔Ａ〕程度の膜
厚の窒化珪素膜の単層で構成する。また、誘電体膜２３
は、窒化珪素膜と酸化珪素膜とを重ね合せた例えばＣＶ
ＤＳｉ３Ｎ４膜を酸化することによって形成される複合
膜で構成してもよい。つまり、誘電体膜２３は窒化珪素
膜を主体とする絶縁膜で構成されている。

プレート電極層２４は、前記誘電体膜２３の上部に設け
られている。プレート電極層２４は、ワード線１０Ａの
延在する方向と同一の列方向に配ｔされた、他のメモリ
セルＭのプレート電極２４と一体に構成されている。プ
レート電極層２４は前述のように電源電圧１／２Ｖｃｃ
が印加されている。これは、情報蓄積ノードの電位は電
源電位と接地電位の間で変動するので、容量に加わる電
圧を最小にするためである。プレート電極層２４は例え
ばＣＶＤで堆積した多結晶珪素膜で構成されている。

高抵抗負荷素子（Ｒｔ　、　Ｒｔの夫々）２０Ｂの上部
には、誘電体膜２３を層間絶縁膜２３として介在させ、
電界遮蔽層２４を設けている。この電界遮蔽層２４は高
抵抗負荷素子２０Ｂと相補性データ線２７との間に設け
られている。この電界遮蔽層２４は、相補性データ線２
７からの電界効果によって、高抵抗負荷素子２０Ｂに寄
生チャネルが形成されることを防止するように構成され
ている。つまり、電界遮蔽層２４は、寄生ＭＯ８効果を
防止するように構成されている。寄生ＭＯ３は、相補性
データ線２７をゲート電極、層間絶縁膜２５をゲート絶
縁膜、高抵抗負荷素子２０Ｂをチャネル形成領域として
構成されている、この電界遮蔽層２４は、前記プレート
電極層２４と同一導電層で構成されており、一体に構成
されている。すなわち、電界遮蔽層２４は、導電層２０
Ａの上部九設けられたプレート電極層２４を高抵抗負荷
素子２０Ｂの上部まで延在させることによって構成され
ている。結果的に、電界遮蔽層２４は、多結晶珪素膜で
構成され、電源電圧１／２　ｖｃｃが印加される。

このように、フリップフロップ回路の情報蓄積ノード部
に導電層２０Ａを介在させて高抵抗負荷素子（Ｒ，、Ｒ
，の夫々）２０Ｂを接続するメモリセルＭを構成し、こ
のメモリセルＭの高抵抗負荷素子２０Ｂの上部に相補性
データ線２７が延在するＳＲＡＭを有する半導体集積回
路装置であって、前記情報蓄積ノード部に接続される導
電層２０Ａの上部に、誘電体膜２３を介在させて所定の
電位が印加されるプレート電極層２４を設けて容量素子
Ｃを構成し、前記高抵抗負荷素子２０Ｂと相補性データ
線２７との間に、前記相補性データ線２７からの電界効
果を遮蔽する電界遮蔽層２４を設けたことにより、情報
蓄積ノード部の電荷蓄積量を増加することができるので
、ソフトエラーな防止することができると共に、相補性
データ線２７からの電界効果を遮蔽し、高抵抗負荷素子
２０Ｂに寄生チャネルが形成されることを防止すること
ができるので、待機時電流量（スタンバイ電流量）を低
減し、消費電力を低減することができる。

また、前記高抵抗負荷素子２０Ｂと電界遮蔽層２４との
間に、窒化珪素膜を主体とする層間絶縁膜２３を設ける
ことにより、前記効果の他に、前記層間絶縁膜２３で外
部からの水素が高抵抗負荷素子２０Ｂに侵入することを
防止し、高抵抗負荷素子（多結晶珪素膜）２０Ｂの結晶
性が良くなることを防止し、高抵抗負荷素子２０Ｂをチ
ャネル形成領域とする寄生ＭＯ８のしきい値電圧が低下
することを防止することができるので、待機時電流量を
低減し、消費電力を低減することができる。

また、前記高抵抗負荷素子２０Ｂ及び電界遮蔽層２４が
データ線方向、すなわちドライバーＭＯ８のゲート、高
抵抗負荷素子、電界遮蔽層２４がワード線とは垂直な方
向にレイアウトされているため、上層の配線に対する段
差を強調する方向には作用しない。

なお、第１図には図示しないが、相補性データ線２７の
上部を含む基板全面には、パッシベーション膜が設けら
れている。パッシベーション膜は、例えばプラズマＣＶ
Ｄで堆積させた窒化珪素膜で形成する。このパッシベー
ション膜は、前記水素の発生源となる。

バイポーラトランジスタＴｒは、ｉｅｇ１図の左側に示
すように、ｎ型ウェル領域４Ａの主面に構成されている
。ウェル領域４人はエピタキシャル層４の主面部に（又
はエピタキシャル層４そのもので）構成されている。半
導体基板１とウェル領域４Ａとの間にはｎ＋型半導体領
域（埋込型半導体領域層）２が設けられている。半導体
領域２はバイポーラトランジスタＴｒのコレクタ抵抗を
低減するために構成されている。

バイポーラトランジスタＴｒ間にはフィールド絶縁膜６
及び半導体領域５が設けられ、バイポーラトランジスタ
Ｔｒ間を電気的に分離するように構成されている。バイ
ポーラトランジスタＴｒは、コレクタ領域、ベース領域
及びエミッタ領域からなるｎｐｎ型で構成されている。

コレクタ領域は、ウェル領域４Ａ、電位引上用のｎ＋型
半導体領域７、埋込型の半導体領域２で構成されている
。電位引上用の半導体領域７は、ウェル領域４Ａの主面
部に構成され、ウェル領域４人の主面から埋込型の半導
体領域２に達するように構成されている。半導体領域７
には、層間絶縁膜２５に形成された接続孔２６を通して
コレクタ用配線２７が接続されている。

ベース領域は、外部ペース領域としてのｐ＋半導体領域
１２及び活性ペース領域としてのｐ型半導体領域２１で
構成されている。外部ペース領域としての半導体領域１
２は、フィールド絶縁膜６に規定された方形のリング形
状で構成されている。

活性ペース領域としての半導体領域２１は、外部ペース
領域である半導体領域１２の中央部分に設けられている
。

ベース領域には、接続孔９を通してペース電極１０Ｂが
接続されている。ベース電極１０Ｂは、前記ゲート電極
１０Ａと同一導電層で構成された多結晶珪素膜にｐ型不
純物（Ｂ又はＢＦｔ）を導入することで構成されている
。外部ペース領域としての半導体領域１２は、ベース電
極１０Ｂに導入されたｐ型不純物をウェル領域４Ａの主
面部に拡散することによって形成されている。つまり、
外部ペース領域としての半導体領域１２は、ペース電極
１０Ｂに対して自己整合で構成されている。

図示しないが、ベース電極ＪＯＢには、コレクタ用配線
２７と同一導電層で形成されたベース用配線が接続され
ている。

エミッタ領域はｎ＋型半導体領域２２で構成されている
。この半導体領域２２は前記活性ペース領域としての半
導体領域２１の主面部に設けられている。エミッタ領域
には、接続孔１８Ｂを通してエミッタ電極２０Ｄが接続
されている。接続孔１８Ｂは、層間絶縁膜１７に形成さ
れた開口内において、ペース電極１０Ｂの側壁に形成さ
れたすイドウオールスペーサ１５に規定された領域内に
構成されている。つまり、前記ＳＲＡＭのメモリセルＭ
に構成された接続孔１８Ａと実質的に同一構造で構成さ
れている。エミッタ電極２０Ｄは、前記ＳＲＡＭのメモ
リセルＭの導電層２０Ａ、高抵抗負荷素子２０Ｂ、電源
電圧配線２０Ｃの夫々と同一導電層で形成された、ｎ型
及び前記ｎ型より濃度の低いｎ型不純物が導入された多
結晶珪素膜で構成されている。エミッタ領域（半導体領
域２２）は、エミッタ電極２０Ｄの多結晶珪素膜に導入
されたｎ型不純物（Ａｓ又はＰ〕を熱処理を施すことに
よって半導体領域２１の主面部に形成される。また、前
記活性ベース領域としての半導体領域２１は同様な方法
で形成することができる。

エミッタ電極２０Ｄには、層間絶縁膜２５に形成された
接続孔２６を通して、エミッタ用配線２７が接続されて
いる。

次に、前述の半導体集積回路装置の具体的な製造方法に
ついて、第６図乃至第１４図（各製造工程毎に示す要部
断面図ンを用いて簡単に説明する。

まず、単結晶珪素からなるｐ−型半導体基板１を用意す
る。

次に、バイポーラトランジスタＴｒ形成領域において、
半導体基板１の主面部にｎ型不純物を導入する。また、
ＳＲＡＭのメモリセルＭ形成領域及び素子間分離領域に
おいて、半導体基板］の主面部にｎ型不純物を導入する
。これらの不純物は、埋込型半導体領域層を形成するよ
うになっている。

次に、前記半導体基板】の主面上に、ｎ−型エピタキシ
ャル層４を成長させる。このエピタキシャル４を形成す
る工程と同一製造工程によって、前記導入されたｎ型不
純物、ｎ型不純物の夫々が引ぎ伸し拡散され、半導体基
板】とエピタキシャル層４との界面部分にｎ＋型半導体
領域２、ｐ＋型半導体領域３の夫々が形成される。

次に、第６図に示すように、エピタキシャル層４の主面
に、ｎ型ウェル領域４Ａ、ｐ型ウェル領域４Ｂ、ｐ＋型
半導体領域５及びフィールド絶縁膜６を形成する。ウェ
ル領域４ＡはバイポーラトランジスタＴｒ及び図示しな
いｐチャネルＭＩＳＦＥＴの形成領域に形成される。ウ
ェル領域４ＢはメモリセルＭ及び図示しないｎチャネル
ＭＩＳＦＥＴの形成領域に形成される。半導体領域５は
主にバイポーラトランジスタＴｒの形成領域間に形成さ
れる。フィールド絶縁膜６は各素子間に形成される。

また、ウェル領域４Ｂの主面部において、フィールド絶
縁膜６の下部にはｐ型チャネルストッパ領域が形成され
る。なお、前記素子間分離領域は。

ｐ＋型半導体領域５に代えて、ｐ型ウェル領域４Ｂとｐ
型チャネルストッパ領域とで構成してもよい。

次に、バイポーラトランジスタＴｒ形成領域において、
電位引上用のｎ＋型半導体領域７を形成する。

次に、第７図に示すように、ウェル領域４Ｂの主面上に
ゲート絶縁膜８を形成する。このゲート絶縁膜８はウェ
ル領域４Ａの主面上に同様に形成される。ゲート絶縁膜
８は、例えばウェル領域４Ｂ（４Ａ）の主面を酸化した
酸化珪素膜で形成し、１００〜３００　（Ａ）程度の膜
厚で形成する。

次に、第８図に示すように、メモリセルＭ形成領域にお
いてゲート電極１０Ａ及び層間絶縁膜１１を形成すると
共に、バイポーラトランジスタＴｒ形成領域においてペ
ース電極１０Ｂ及び層間絶縁膜１１を形成する。

ゲート電極１０Ａは、ゲート絶縁膜８の所定の上部にＣ
ＶＤで堆積させた多結晶珪素膜で形成されている。多結
晶珪素膜にはｎ型不純物例えばＰが導入されている。ゲ
ート電極１０Ａは例えば３０００〜４０００　（：Ａ）
程度の膜厚で形成する。

駆動用ＭＩＳＦＥＴＱｄ、のゲート電極１０Ａの他端側
は、ゲート絶縁膜８に形成された接続孔９を通してウェ
ル領域４Ｂの主面に直接々続されている。

層間絶縁膜１１は、ゲート電極１０Ａとその上層の導電
層とを電気的に分離するため例えばＣＶＤで堆積させた
酸化珪素膜で形成し、３０００〜４０００　ＣＡＩ程度
の膜厚で形成する。層間絶縁膜１１は、ゲート電極１０
Ａと共に、ＲＩＥ等の異方性エツチングでパターンニン
グされる。

ベース電極１０Ｂは、ゲート電極１ｏＡと同一製造工程
で堆積させた多結晶珪素膜にｎ型不純物例えばＢＦ、を
導入することによって形成される。

ベース電極１０Ｂは、ゲート絶縁膜８を除去して形成さ
れた接続孔９を通してウェル領域４Ａの主面に直接々続
されている。ベース電極１０Ｂの上部の層間絶縁膜１１
は、前記ゲート電極１０Ａの上部の層間絶縁膜１１と同
一製造工程で形成されている。

次に、第９図に示すように、メモリセルＭ形成領域にお
いて、ウェル領域４Ｂの主面部にｎ型半導体領域１４を
形成する。ｎ型半導体領域１４は、ｎ型不純物例えばＰ
をイオン打込みによってウェル領域４Ｂの主面部に導入
することによって形成される。ｎ型不純物の導入に際し
ては、主に、ゲート電極１０Ａ及び層間絶縁膜１１を不
純物導入用マスクとして用いる。したがって、半導体領
域１４はゲート電極１０Ａに対して自己整合で形成され
る。

この半導体領域１４を形成する工程の一部の熱処理工程
と同一製造工程によって、メモリセルＭ形成領域におい
てウェル領域４Ｂの主面部にｎ＋型半導体領域１３が形
成され、バイポーラトランジスタＴｒ形成領域において
外部ベース領域となるｐ＋型半導体領域１２が形成され
る。半導体領域１３はゲート電極１０Ａに導入されたｎ
型不純物が拡散されることによって形成される。半導体
領域１２はベース電極１０Ｂに導入されたｎ型不純物が
拡散されることＫよって形成される。

次に、第１０図に示すようにゲート電極１０Ａの側壁、
ベース電極１０Ｂの側壁の夫々にサイドウオールスペー
サ１５を形成する。サイドウオールスペーサ１５は、層
間絶縁膜１１の上部を含む基板全面にＣＶＤで堆積した
酸化珪素膜を形成し、この酸化珪素膜にＲＩＥ等の異方
性エツチングを施すことによって形成することができる
。このサイドウオールスペーサ１５は、ゲート電極１０
Ａの側壁、ベース電極１０Ｂの側壁の夫々からの膜厚が
数千〔Ａ〕程度の薄い膜厚で形成することができる。サ
イドウオールスペーサ１５は、ゲート電極１０Ａ又はベ
ース電極１０Ｂに対して自己整合で形成される。

次に、メモリセルＭ形成領域において、ウェル領域４Ｂ
の主面部にｎ＋型半導体領域１６を形成する。半導体領
域１６は、ｎ型不純物例えばＡｓをイオン打込みによっ
てウェル領域４Ｂの主面部に導入すること圧よって形成
される。ｎ型不純物の導入に際しては、主に、ゲート電
極１０Ａ、層間絶縁膜】１及びサイドウオールスペーサ
１５を不純物導入用マスクとして用いる。したがって、
半導体領域】６はゲート電極１０Ａに対して自己整合で
形成される。

この半導体領域１６を形成する工程によって、メモリセ
ルＭの転送用Ｍ　Ｉ　Ｓ　Ｆ　Ｅ　Ｔ　Ｑ　ｔ　ｌｒ　
Ｑ　ｔ　ｔの夫々及び駆動用ＭＩＳＦＥＴＱｄ、、Ｑｄ
、の夫々が完成する。

次に、前記層間絶縁膜１１の上部を含む基板全面に、層
間絶縁膜１７を形成する。層間絶縁膜１７は、例えばＣ
ＶＤで堆積させた酸化珪素膜で形成し、２０００〜３０
００　［Ａ］程度の膜厚で形成する。

次に、第１１図に示すように、接続孔１８Ａ及び１８Ｂ
を形成する。接続孔１８Ａは、転送用Ｎｌｌ５ＦＥＴＱ
ｔのゲート電極１０Ａと駆動用ＭＩＳＦＥＴＱｄのゲー
ト電極１０Ａとで規定される領域内及び駆動用ＭＩＳＦ
ＥＴＱｄのゲート電極１０Ａの所定の上部の層間絶縁膜
】７を除去して形成される。接続孔１８Ａは、層間絶縁
膜１７に形成された開口及びサイドウオールスペーサ１
５とで規定された領域内において、転送用ＭＩＳＦＥＴ
Ｑｔ＋　ｓ　　Ｑｔｔの夫々の一方の半導体領域である
半導体領域１６の主面を露出するように形成される。接
続孔１８Ａは、同第１１図に点線で示す例えばホトレジ
ストで形成されるエツチングマスクを用いて形成されて
いる。接続孔１８Ａを形成するために層間絶縁膜１７に
形成された開口の寸法は、前記ゲート電極１０Ａ（実際
にはサイドウオールスペーサ１５）で規定される領域内
の寸法及びゲート電極１０Ａの所定の寸法（接続孔１９
０寸法）よりも、少なくとも製造工程におけるマスク合
せずれｉ［相当する分、太きく形成されている。また、
この接続孔１８Ａの形成に際しては、ゲート電極１０Ａ
の上部の層間絶縁膜１１は実質的に除去されないように
なっている。

前記接続孔１８Ｂは、ベース電極１０Ｂで規定される領
域内の層間絶縁膜１７を除去して形成されている。接続
孔１８Ｂは、層間絶縁膜１７に形成された開口及びサイ
ドウオールスペーサ１５で規定される領域内において、
ウェル領域４Ａの主面が露出するようになっている。接
続孔１８Ｂの寸法は、サイドウオールスペーサ１５で規
定された領域の寸法よりも、少なくとも製造工程におけ
るマスク合せずれ量に相当する分、大きく形成されてい
る。この接続孔１８Ｂは、前記接続孔１８Ａと同一製造
工程で形成されている。

次に、第１２図に示すように、前記接続孔１８Ａを形成
するために層間絶縁膜１７に開口された領域内において
、駆動用Ｍ　Ｉ　Ｓ　Ｆ　Ｅ　Ｔ　Ｑｄ＋　、Ｑｄｔの
夫々のゲート電極１０Ａの上部の層間絶縁膜１１を除去
し、接続孔１９を形成する。この接続孔１９は、同第１
２図に点線で示すエツチングマスクを用いて形成さねて
いる。

次に、第１３図に示すように、メモリセルＭ形成領域に
おいて導電層２０Ａ、高抵抗負荷素子（Ｒ＋　、Ｒｔの
夫々）２０Ｂ及び電源電圧配線２０Ｃを形成すると共に
、バイポーラトランジスタＴｒ形成領域においてエミッ
タ電極２０Ｄを形成する。

前記導電層２０Ａは、一端側を接続孔１８Ａを通して転
送用ＭＩ　Ｓ　Ｆ　ＥＴ　Ｑｔ　Ｈ＋　　Ｑｔｔの夫々
の一方の半導体領域１６に接続し、他端側な接続孔】９
を通して駆動用ＭＩ　５ＦＥＴＱｄ＋、Ｑｄｔの夫々の
ゲート電極１０Ａの表面に接続するように、層間絶縁膜
１７の上部に形成される。導電層２０Ａは例えばｎ型不
純物［Ｆ］が導入された多結晶珪素膜で形成され、２０
００〜３０００　［Ａ］程度の膜厚で形成される。

高抵抗負荷素子２０Ｂは、一端側が前記導電層２０Ａの
他端側と一体に構成され、他端側か電源電圧配線２０Ｃ
と一体に構成されている。つまり、高抵抗負荷素子２０
Ｂは導電層２０Ａと同一製造工程で形成されている。高
抵抗負荷素子２０Ｂは、不純物が導入されていないか、
又は若干ｎ型或はｐ型不純物が導入されたｉ型の多結晶
珪素膜で形成されている。

′遡源電圧配線２０Ｃは前記導電層２０Ａと同一製造工
程でｎ型不純物が尋人された多結晶珪素膜で形成されて
いる。

前記エミッタ電極２０Ｄは、接続孔１８Ｂを通してウェ
ル領域４Ａの主面に直接々続するように層間絶縁膜１７
の上部に設けられている。エミッタ電極２０Ｄは前記導
電層２０Ａ、電源電圧配線２０Ｃと同一製造工程で形成
されたｎ型の多結晶珪−１膜で形成されている。このエ
ミッタ電極２０Ｄの下部のウェル領域４Ａの主面部には
、同第１３図に示すように、多結晶珪素膜をＣＶＤで堆
積した後、その多結晶珪素膜にｎ型及びｐ型不純物を導
入し、熱処理を施こすことによって、活性化ベース領域
となるｐ型半導体領域２１．エミッタ領域となるｎ中型
半導体領域２２の夫々が形成される。

すなわち、半導体領域２１はエミッタ電極２０Ｄの多結
晶珪素膜に尋人されたｐ型不純物例えばホウ素■が拡散
されることにより形成される。また、半導体領域２２は
エミッタ電極２０Ｄの多結晶珪素膜に導入されたｎ型不
純物例えばヒ素（Ａｓ）が拡散されることによって形成
される。基板中のホウ素■の拡散係数は、ヒ素（Ａｓ）
の拡散係数よりも大きいため、半導体領域２１は半導体
領域２２より基板の深い位置に形成される。前記ヒ素（
Ａｓ）の濃度は、前記ホウ素（Ｂ）の濃度に比べて充分
高いため、半導体領域２２及びエミッタ電極２０Ｄの多
結珪素膜はｎ型を示す。前記エミッタ電極２０Ｄ、半導
体領域２１及び２２を形成することによって、バイポー
ラトランジスタＴｒが完成する。

このように、転送用ＭＩＳＦＥＴＱｔの一方の半導体領
域１６と駆動用ＭＩＳＦＥＴＱｄのゲート電極１０Ａと
が接続され、この接続部分に導電層２０Ａを介在させ接
続された高抵抗負荷素子（Ｒ１ｐ　　Ｒ１）２０Ｂを駆
動用ＭＩ　５ＦＥＴＱｄの上部に配置するメモリセルＭ
で構成されるＳＲＡＭと、ベース電極１０Ｂで規定され
た領域内にエミッタ電極２０Ｄを接続するバイポーラト
ランジスタＴｒとを有する半導体集積回路装置でありて
、前記ＳＲＡＭのメモリセルＭの転送用ＭＩＳＦＥＴＱ
ｔのゲート電極１０Ａ、駆動用ＭＩＳＦＥＴＱｄのゲ−
）７１ｍ１０Ａ、　パイｙＮ−−ｙトランジスタＴｒの
ベース電極１０Ｂの夫々を形成すると共に、該ゲート電
極１０Ａ、ベース電極１０Ｂの夫々の上部に層間絶縁膜
１１（第１絶縁膜）を形成する工程と、前記ゲー）Ｋ極
１０Ａ、ベース電極１０Ｂの夫々の側壁にサイドウオー
ルスペーサ１５を形成する工程と、前記層間絶縁膜１１
の上部を含む基板全面に層間絶縁膜１７（第２絶縁換）
を形成する工程と、前記転送用ＭＩＳＦＥＴＱｔのゲー
ト電極１０Ａと駆動用ＭＩＳＦＥＴＱｄのゲートを極１
０Ａとで規定される領域内及び駆動用ＭＩＳＦＥＴＱｄ
のゲート電極１０Ａの所定上部の層間絶縁膜１７を除去
し、層間絶縁膜１７及びサイドウオールスペーサ１５で
規定される接続孔１８Ａ（第１接続孔）を形成すると共
に、前記ベース電極１０Ｂで規定される領域内の層間絶
縁膜１７を除去し、層間絶縁膜１７及びサイドウオール
スペーサ１５で規定される接続孔１８Ｂ（第２接続孔）
を形成する工程と、前記接続孔１８Ａ内の駆動用ＭＩＳ
ＦＥＴＱｄのゲート電極１０Ａの所定上部の層間絶縁膜
１１を除去して接続孔１９（第３接続孔）を形成する工
程と、前記接続孔１８Ａを通して一端側を転送用ＭＩＳ
ＦｇＴＱｔの一方の半導体領域１６に接続し、前記接続
孔１９を通して他端側を駆動用ＭＩＳＦＥＴＱｄのゲー
ト電極１０Ａに接続する導電層２０Ａとそれと一体に構
成される前記高抵抗負荷素子２０Ｂを前記層間絶Ｍｇ１
７の上部に形成すると共に、前記接続孔１８Ｂを通して
ウェル領域４Ａ（エミッタ領域）に接続するエミッタ電
極２０Ｄを前記層間絶縁膜１７の上部に形成する工程と
を備えたことにより、前記ＳＲＡＭのメモリセルＭの接
続孔１８Ａを形成する工程を、バイポーラトランジスタ
Ｔｒの接続孔１８Ｂを形成する工程で兼用することがで
きるので、接続孔１８Ａを形成する工程に相当する分、
半導体集積回路装置の製造工程を低減することができる
。

また、前記ＳＲＡＭのメモリセルＭの導電層２０Ａ及び
高抵抗負荷素子２０Ｂを形成する工程を、バイポーラト
ランジスタＴｒのエミッタ電極２０Ｄを形成する工程で
求用することができるので、導電層２０Ａ及び高抵抗負
荷素子２０Ｂを形成する工程に相当する分、半導体集積
回路ｆｉｔｉｔの製造工程を低減することができる。

次に、第１４図に示すように、メモリセルＭ影領域にお
いて、４篭層２０Ａの上部に誘電体膜２３を介在させて
プレート電極層２４を形成し、容量素子Ｃ１，Ｃ，を形
成する。この容ｉ：ＩＬ素子Ｃを形成する工程と同一製
造工程によって、高抵抗負荷素子（Ｒｘ、Ｒｘの夫々）
２０Ｂの上部に誘電体膜２３を層間絶縁膜２３として介
在させて電界遮蔽ｊ−２４を形成する。

誘′亀体膜２３２層間絶縁［２３の夫々は同一製造工程
によって形成される。誘電体膜２３は、誘電率を向上す
るため例えばＣＶＤで堆積させた単層の窒化珪素膜で形
成し、１００〜２ｏｏｌ：Ｘ〕程度の膜厚で形成する。

ｖｊ電体膜２３及び層間絶縁膜２３は、プレート電極層
２４及び電界遮蔽層２４をエツチングマスクとして用い
てバター二／グされる。また、誘電体膜２３及び層間絶
縁膜は、ＣＶＤで堆積させた窒化珪素膜を酸化すること
によって形成する５ｉＯｚ／ＳｉｍＮ＋の２層膜を用い
てもよい。

前記プレート電極層２４．電界遮蔽１４４２４の夫々は
同一製造工程によって形成される。プレート電極層２４
及び電界遮蔽層２４は、例えばＣＶＤで堆積させた多結
晶珪素膜で形成され、１５０ｏ〜ａ　ｏ　ｏ　ｏ　（Ｘ
）程度の膜厚で形成する。この多結晶珪素膜にはｎ型不
純物が導入されている。

次に、プレート電極層２４の上部及び電界遮蔽層２４の
上部を含む基板全面に層間絶縁膜２５を形成する。層間
絶縁膜２５は、例えばＣＶＤで堆積させた１００〜ｓ　
ｏ　ｏ　Ｉ：Ａ）程度の膜厚の酸化珪素膜の上部に、Ｃ
ＶＤで堆積させた４００トロ０００〔Ａ〕程度の膜厚の
ＢＰＳＧ膜を重ね合せた複合膜で形成する。ＢＰＳＧ膜
は多層配線構造による段差形状を緩和し、上層配線のス
テップカバレッジを向上するように構成されている。酸
化珪素膜はＢＰＳＧ膜からのＢ又はＰ漏れを防止するた
めに形成されている。

次に、メモリセルＭの転送用ＭＩＳＦＥＴＱｔｔ。

Ｑｔｔの他方の半導体領域１６の上部、バイポーラトラ
ンジスタＴｒの電位引上用の半導体領域７の上部、エミ
ッタ電極２０Ｄの上部の層間絶縁膜２５等を除去し、接
続孔２６を形成する。

次に、前記第１図及び第２図に示すように、層間絶縁＃
２５の上部に相補性データ線（ＤＬ）２７、コレクタ用
配線２７．エミッタ用配線２７゜ベース用配線の夫々を
形成する。これらの配線２７は、前記接続孔２６を通し
て各領域に接続される。

次に、図示しないが、配線２７の上部を含む基板全面に
パッジベージ璽ン膜を形成する。パッジベージ璽ン膜は
、プラズマＣＶＤで堆積した窒化珪素膜で形成する。

これら一連の製造工程を施すことによって、本実施例の
半導体集積回路装置は完成する。

このように、７リツプフロツ、プ回路の情報蓄積ノード
部に導電層２０Ａを介在させて高抵抗負荷素子（Ｒ１，
Ｒｔの夫々）２０Ｂを接続するメモリセルＭを構成し、
このメモリセルＭの高抵抗負荷素子２０Ｂの上部に相補
性デドタ憩２７が延在するＳＲＡＭを有する半導体集積
回路装置でありで、前記蓄積ノード部に接続される導電
層２０Ａの上部に、誘電体膜２３を介在させて所定の電
位が印加されるプレート電極層２４を形成して容量素子
Ｃを形成する工程と同一製造工程によって、前記高抵抗
負荷素子２０Ｂと相補性データ線２７との間に、前記相
補性データ線２７かもの電界効果を遮蔽する電界遮蔽層
２４を形成したことにより、前記電界遮蔽層２４を形成
する工程を前記プレート電極／＃２４を形成する工程で
兼ねることができるので、前記電界遮蔽層２４を形成す
る工程に相当する分、半導体集積回路装置の製造工程を
低減することができる。

また、前記導電層２０Ａの上部の誘電体膜２３を形成す
る工程と同一製造工程によりて、高抵抗負荷素子（Ｒ１
−Ｒｔの夫々）２０Ｂの上部の層間絶縁膜２３を形成す
ることにより、層間絶縁膜２３を形成する工程を誘電体
膜２３を形成す゛る工程で孝ねることができるので、層
間絶縁膜２３を形成する工程に相当する分、半導体集積
回路装置の製造工程を低減することができる。

また、第１５図（前記第２図のｘｖ−ｘｖ切断線で切っ
た要部断面図）に示すように、ＳＲＡＭの列方向Ｋｍ接
する２個のメモリセルＭの夫々の転送用ＭＩ　５ＦＥＴ
Ｑｔ、とＱｔｔとの間、及びＱ　ｔ　ｔとＱｔｚとの間
は、絶縁耐圧が高く構成されている。つまり、転送用Ｍ
ＩＳＦＥＴＱｔ、。

Ｑｔ、の夫々の一方の半導体領域１６はイオン打込みで
導入されたｎ型不純物で構成されており、［１用ＭＩＳ
ＦＥＴＱｄ、のドレイン領域の一部を形成する半導体領
域１３のように熱拡散で形成されていないので、半導体
領域１６のｐｎ接合深さを浅（形成することができ、半
導体領域１６がフィールド絶縁膜６の下部へ回り込むこ
とを低減できるためである。したがワて、列方向にＭ！
するメモリセル層間の寸法を縮小することができるので
、さらにＳＲＡＭの集積度を向上することができる。

また、第１６図及び第１７図（メモリセルの高抵抗負荷
素子及び容量素子部分を示す模写断面図）で示すように
、ＳＲＡＭのメモリセルＭの高抵抗負荷素子（Ｒ１−Ｒ
１の夫々）２０Ｂと電界遮蔽層２４との間には、誘電体
膜２３よりも厚い膜厚の層間絶縁膜２３を形成してもよ
い、層間絶縁膜２３は、ｖｌ’ａ体膜２３と同一製造工
程で形成した窒化珪素膜２３Ａと酸化珪素膜２３Ｂとを
重ね合せた複合膜で形成されている。この層間絶縁膜２
３は、高抵抗負荷素子２０Ｂや電源電圧配線２０Ｃに付
加される寄生容量を低減すると共に、高抵抗負荷素子２
０Ｂと電源電圧配＋！ｉ！２０Ｃとの夫々と電界遮蔽層
２４との間の絶臓耐圧を向上するように槽底されている
。

以上、本発明者によってなされた発明を前記実施例に基
づき具体的に説明したが、本発明は、前記実施例に限定
されるものではなく、その要旨を逸脱しない範囲におい
て、種々゛変更し得ることば勿論である。

本願において開示される発明のうち、代表的なものによ
って得ることができる効果を間単に説明すれば、次のと
おりである。

ＳＲＡＭを有する半導体集積回路装置において、ＳＲＡ
Ｍのメモリセル面積を縮小することができるので、集積
度を向上することができる。

また、前記効果の他に、前記メモリセル上の導電層数を
低減することができる。

また、ＳＲＡＭ及びバイポーラトランジスタを有する半
導体集積回路Ｈｔｆにおいて、前記効果を得るための製
造工程を低減することができる。

また、ＳＲＡＭを有する半導体集積回路装置において、
ソフトエラーな防止することができると共に、消費電力
を低減することができる。

また、前記効果の他に、外部からの水素が高抵抗負荷素
子に侵入することに起因する、高抵抗負荷素子をチャネ
ル形成領域とする寄生ＭＯ８のしきい値電圧の低下を防
止し、ＳＲＡＭの消費電力をより低減することができる
。

また、前記効果を得るための展進工程を低減することが
できる。

（第２の実施例） 本発明者は、前述の第１の実施例のＳＲＡＭにおいて、
次のような問題点が生じることを見出した。

前記容量素子の誘電体膜は、メモリセル内の限定された
微小面積内において充分な電荷蓄積量を確保するため、
数百ハ〕程度の薄膜で形成されている。誘電体膜として
は、酸化珪素膜又はさらに電荷蓄積量を増加するために
窒化珪素膜の単層或はそれを主体とする複合膜で形成さ
れている。−方、容量素子の他方の電極としてのプレー
ト電極層はメモリセルの全面に設けることができない。

つまり、まず、プレート電極層は、寄生容量が付加され
動作速度が低下することを防止するため、電源′電圧配
線を除いた領域に設けなければならない、また、プレー
ト電極層は、データ線との短絡を防止するため、転送用
ＭＩＳＦＥＴの他方の半導体偏成とデータ線との接続部
分を除いた領域に設けられている。このため、容量素子
のグレート電極Ｊ−の端部が導′亀層、高抵抗負荷素子
又は電源電圧配線上に設けられる部分が生じる。すなわ
ち、プレート電極層は、導電７１−１高抵抗負荷素子又
は電源電圧配線上においてバター／ユングされる。

この多結晶珪素膜からなるプレート電極層をドライエツ
チングを用いてパターンニングした後には、プレート磁
極ｉｔＪ下以外の誘電体膜、例えば窒化珪素膜をドライ
エツチング或は熱リン酸処理等のウェットエツチングに
より除去し或は後退させる。

このため、薄膜で形成されている誘電体膜のサイドエツ
チング等が生じ、容量素子のプレート電極層の端部にお
いて絶縁耐圧が非常に低くなるので、プレート電極層と
一方の電極である導電層、高抵抗負荷素子又は電源電圧
配線との短絡が多発した。

この短絡は、ＳＲＡＭの電気的信頼性を低下させる。そ
こで、本発明者は、電荷蓄積量を増加するための容量素
子を設けると共に、この容量素子の′＃を極間或は′電
極とその他の導４１−との絶縁耐圧を同上することによ
って電気的信頼・性を向上することが可能な技術を実施
例１のＳＲＡＭを改良することによって開発した。

実施例２において開示される発明のうち、代表的なもの
の截要を簡単に説明すれば下記のとおりである。

フリップフロップ回路の情報蓄積ノード部に導電層、高
抵抗負荷素子の夫々を順次介在させて電源電圧配線が接
続されるメモリセルで構成されたＳＲＡＭを有する半導
体集積回路装置であって、前記導電層の上部に誘電体膜
を介在させてプレート電極層を設け、このプレート電極
層の端部と前記導電層、高抵抗負荷素子又は電源電圧配
線との間に短絡防止用絶縁膜を設ける。

また、前記短絡防止用絶縁膜は、高抵抗負荷素子の上部
に形成し、高抵抗負荷素子を形成する不純物導入用マス
クとして用いる。

以下、本発明の構成について、ＳＲＡＭとバイポーラト
ランジスタとを有する混在型の半導体集積回路装置（所
謂ＳＲＡＭ内蔵型Ｂ　ｉ　−ＣＭＯ８）本発明の第２の
実施例であるＳＲＡＭのメモリセル及びバイポーラトラ
ンジスタを有する半導体集積回路装置を第１８図（要部
断面図）で示°す。

第１図の右側にはＳＲＡＭのメモリセルＭを示し、同第
１図の左側にはバイポーラトランジスタＴｒを示す。

前記メモリセルＭの構成は第１の実施例のメモリセルＭ
と同様である。

次に、前記ＳＲＡＭのメモリセルＭの具体的な構造につ
いて、第１８図及び第１９図（メモリセルの平面図）を
用いて簡単に説明するが、第１の実施例のくり返しとな
る部分の説明は省略する。

前記メモリセルＭのフリップフロップ回路の情報蓄積ノ
ード部となる導電Ｎ２０Ａの上部には、第１８図及び第
１９図に示すように、誘電体膜２３を介在させてプレー
ト電極層２４が設けられている。すなわち、転送用ＭＩ
ＳＦＥＴＱｔ□の一方の半導体領域１６と駆動用ＭＩＳ
ＦＥＴＱｄ１のゲート電極１０Ａとの接続部分に一端が
接続された導電層２０Ａ、誘電体膜２３及びプレート電
極層２４は容量索子Ｃ１を構成する。転送用ＭＩＳＦＥ
ＴＱｔ２の一方の半導体領域１６と駆動用ＭＩＳＦＥＴ
Ｑｄ、のゲート電極１０Ａとの接続部分に一端が接続さ
れた導電層２０Ａ、誘電体膜２３及びプレート′厄極層
２４は容量素子Ｃ１を構成する。

前記誘電体膜２３は、４を層２０Ａ及び高抵抗負荷素子
２０Ｂの上部に設けられ、プレート電極層２４の下部に
それと同一形状で構成されている。

ｈ寛体膜２３は、容量索子Ｃ，，Ｃ，の夫々の電荷蓄積
蓋をより増加するため、１００〜２００［Ａ］程度の膜
厚の窒化珪素膜の単層で構成する。また、誘電体膜２３
は、窒化珪素膜と酸化珪素膜とを重ね合せた複合膜で構
成してもよい、この複合膜は、例えば６０〜１５０　（
Ａ）程度の膜厚の窒化珪素膜の表面を酸化することによ
って形成する。つまり、誘電体膜２３は窒化珪素膜を主
体とする絶縁膜で構成されている。また、誘電体膜２３
は、酸化タンタル＜　Ｔａｌ　Ｏ，）　　族や、酸化メ
ンタル膜、酸化珪素膜、窒化珪素膜の夫々を東ね合せた
複合膜で形成してもよい。

プレー）　’！極層２４は、前記誘電体膜２３の上部に
設けられている。プレー）を極Ｉｆｉ２４は、ワード？
ｆＭＩＯＡの延在する方向と同一の列方向に配置された
、他のメモリセルＭのプレー）％極２４と一体に構成さ
れている。プレート電極層２４は前述のように電源電圧
１／２Ｖｃｃが印加されている。プレート電極層２４は
例えばＣＶＤで堆積した多結晶珪素膜で構成されている
。

前記プレート電極層２４は、行方向において、転送用Ｍ
　Ｉ　Ｓ　Ｆ　Ｅ　Ｔ　Ｑ　ｔ　１ｓ　Ｑ　ｔ　！の夫
々の他方の半導体領域１６と相補性データ線２７との接
続部（接続孔２６）と、電源電圧配線２０Ｃと重ならな
い位置との間の範囲内で構成されている。つまり、プレ
ート電極層２４は、相補性データ線２７との短絡を防止
すると共に、電源電圧配線２０Ｃに寄生８ｆｌが付加さ
れることを防止するように構成されている。具体的に、
プレート電極層２４は、行方向における一端部をワード
線１０Ａの上部に位置するように構成されている。また
、グレート電極層２４は行方向における他端部を電源電
圧配線２０Ｃの高抵抗負荷素子２０Ｂに接続する分岐部
分上に位置するように構成されている。

高抵抗負荷素子（Ｒ１，Ｒ１の夫々）２０Ｂの上部には
、誘電体膜２３を層間絶縁膜２３として介在させ、電界
遮蔽層２４を設けている。この電界遮蔽層２４は高抵抗
負荷素子２０Ｂと相補性データ線２７との間に設けられ
ている。この電界遮蔽層２４は、相補性データ繍２７か
うの電界効果によって、高抵抗負荷素子２０Ｂにを化チ
ャネルが形成されることを防止するように構成されてい
る。つまり、電界遮蔽層２４は、寄生ＭＯ８効果を防止
するように構成されている。寄生ＭＯ８は、相補性デー
タ線２７をゲート電極、層間絶縁膜２５をゲート絶縁膜
、高抵抗負荷素子２０Ｂをチャネル形成領域として構成
されている。

この電界遮蔽層２４は、前記プレート電極層２４と同一
導電層で構成されており、一体に構成されている。すな
わち、電界遮蔽層２４は、導電／Ｉ　２０　Ａの上部に
設けられたプレート電極層２４を高抵抗負荷素子２０Ｂ
の上部まで延在させることによって構成されている。結
果的に、電界遮蔽層２４は、多結晶珪素膜で構成され、
電源電圧１／２ｖｃｃが印加される。

このように、フリツプフロツプ回路の情報蓄積ノード部
に導電層２０Ａを介在させて高抵抗負荷素子（Ｒ１，Ｒ
１の夫々）２０Ｂを接続するメモリセルＭを構成し、こ
のメモリセルＭの高抵抗負荷素子２０Ｂの上部に相補性
データ線２７が延在するＳＲＡＭを有する半導体集積回
路装置であって、前記情報蓄積ノード部に接続される導
電層２０Ａの上部に、誘電体膜２３を介在させて所定の
電位が印加されるプレート電極層２４を設けて容ｉｌ素
子Ｃを構成し、前記高抵抗負荷素子２０Ｂと相補性デー
タ線２７との間に、前記相補性データＩａ２７からの電
界効果を遮蔽する電界遮蔽Ｉ脅２４を設けたことにより
、情報蓄積ノード部の電荷蓄積量を増加することができ
るので、ン７トエラーを防止することができると共に、
相補性データ線２７からの電界効果を遮蔽し、高抵抗負
荷素子２０Ｂに寄生チャネルが形成されることを防止す
ることができるので、待機時電流量（スタンバイ電流ｉ
ｔ）を低減し、消費電力を低減することができる。

また、前記高抵抗負荷素子２０Ｂと電界遮蔽層２４との
間に、窒化珪素膜を主体とする層間絶縁膜２３を設ける
ことにより、前記効果の他に、前記層間絶縁膜２３で外
部からの水素が高抵抗負荷素子２０Ｂに侵入することを
防止し、高抵抗負荷素子（多結晶珪素膜）２０Ｂの結晶
性が良くなることを防止し、高抵抗負荷素子２０Ｂをチ
ャネル形成領域とする寄生ＭＯ８のしきい値電圧が低下
することを防止することができるので、待機時電流量を
低減し、消ＪＪ＆電力を低減することができる。

なお、第１８図には図示しないが、相補性データ＃２７
の上部を含む基板全面には、バッジベージ、ン膜カ設ケ
ラれている。パッジベージ四ン膜は、例えばプラズマＣ
ＶＤで堆積させた窒化珪素膜で形成する。このパッジベ
ージ璽ン膜は、前記水素の発生源となる。

前記第１８図及び第１９図に示すように、前記容量素子
Ｃのプレート電極層２４の他端部（実際には電界遮蔽ｊ
−２４の他端部）とその下層の電源電圧配線２０Ｃの分
岐された部分との間には短絡防止用絶縁膜２８が設けら
れている。この短絡防止用絶縁膜２８は藏源電圧配＋１
２ｏＣと誘電体膜２３との間に設けられている。短節防
止用絶縁講２８は、行方向において、駆動用ＭＩ　５Ｆ
ＥＴＱｄのゲート電極１０Ａと導電層２ＯＡとの接続部
（′＋＆続孔１９）と、列方向に延在する電源電圧配線
２０Ｃと重ならない位置との範囲内に設けられている。

具体的に、短絡防止用絶縁膜２８は、高抵抗負荷素子２
０Ｂの上部にそれよりも大きな形状で構成されており、
行方向において高抵抗負荷素子２０Ｂに対して自己整合
に位置するように構成されている。各高抵抗負荷素子２
０Ｂの上部に配置された短絡防止用絶縁膜２８は列方向
において一体に構成され、見かげ上、短絡防止用絶縁膜
２８は列方向に延在するように構成されている。

短節防止用絶縁Ｗ２８は、後述する製造方法で詳細に説
明するが、高抵抗負荷素子２０Ｂ、導電層２０Ａ及び電
源電圧配線２０Ｃを形成する不純物導入用マスクとして
も使用されている。

第１８図に示すように、電源電圧配線２０Ｃの分岐され
た部分とプレート電極層２４（電界遮蔽層２４）の端部
とが重なる部分Ｓにおいて、プレート電極層２４の端部
は短絡防止用絶縁膜２８の上部内に設けられている。す
なわち、プレート電極ｊ帝２４の端部と電源電圧配線２
０Ｃとの間に誘電体膜２３に加えて短絡防止用絶縁膜２
８を設け、両者間の絶縁耐圧を向上するように構成され
ている。

短絡防止用絶縁膜２８としては例えばＣＶＤで堆積させ
た酸化珪素膜で形成する。短絡防止用絶縁膜２８は、窒
化珪素膜でもよいが、寄生容量が増力口する点、酸化珪
素膜を主体とする層間絶縁膜（例えば１７．２５）に接
続孔を形成する除のエツチング処理が難しくなる点、窒
化珪素膜と酸化珪素膜との界面には電荷トラップ準位が
発生し易い点などから、酸化珪素膜が好ましい、短絡防
止用絶縁膜２８は、絶家耐圧を確保し、かつ不純物導入
用マスクとして使用するために、例えば２０００〜３０
００ＣＡ〕程度の膜厚で形成する。

前記短絡防止用絶縁膜２８は、プレート電極層２４（電
界遮蔽層２４）の端部が電源′峨圧配朦２０Ｃの分岐さ
れた部分と重なる位置に存在するように構成したのでそ
の部分に設けたが、プレート電極層２４の端部が導電層
２０Ａ又は高抵抗負荷素子２０Ｂと１なる位置に存在す
る場合も同様にその位置に設げる。

このように、クリップフロツブ回路の情報蓄積ノード部
に、導電層２０Ａ、Ｑ抵抗負荷素子２０Ｂの夫々を順次
介在させて電源電圧配線２０Ｃが接続されるメモリセル
Ｍで構成されたＳ　ＲＡ　Ｍを有する半導体集積回路装
置でありて、前記導電層２０Ａの上部に誘電体膜２３を
介在させてプレート電極層２４を設け、このプレート電
極層２４の端部と前記導電層２０Ａ、高抵抗負荷素子２
０Ｂ又は電源電圧配線２０Ｃとの間に短絡防止用絶縁膜
２８を設けることにより、前記４電層２０Ａ。

篩篭体膜２３及びプレード成隊層２４で構成される容量
素子Ｃで情報蓄積ノード部の電荷蓄積量を増加すること
ができるので、ソフトエラーを防止することができると
共に、前記容量素子Ｃのプレート電極層２４の端部と導
電層２０Ａ、高抵抗負荷素子２０Ｂ又は電源電圧配線２
０Ｃとの絶縁耐圧を短絡防止用絶縁膜２８で向上するこ
とができるので、電気的信頼性を向上することができる
。

バイポーラトランジスタＴｒは、第１８図の左側に示す
ように、ｎ型ウェル領域４Ａの主面に構成されている。

ウェル領域４Ａはエピタキシャル層４の主面部に（又は
エピタキシャル層４そのもので）構成されている。半導
体基板１とウェル領域４Ａとの間にはｎ＋型半導体領域
（埋込型半導体領域層）２が設けられている。半導体領
域２はバイポーラトランジスタＴｒのコレクタ抵抗を低
減するために構成されている。

バイポーラトランジスタＴｒ間にはフィールド絶縁膜６
及び半導体領域５が設けられ、バイポーラトランジスタ
Ｔｒ間を電気的に分離するように構成されている。パイ
ポー２トランジスタＴｒは、コレクタ領域、ベース領域
及びエミッタ領域からなるｎｐｎ　型で構成されている
。

コレクタ領域は、ウェル領域４Ａ、電位引上用のｎ＋型
半導体領域７．埋込型の半導体領域２で構成されている
。電位引上用の半導体領域７は、ウェル領域４Ａの主面
部に構成され、ウェル領域４Ａの主面から埋込型の半導
体領域２に達するように構成されている。半導体領域７
には、層間絶縁Ｂ！Ｘ２５に形成された接続孔２６を通
してコレクタ用配線２７が接続されている。

ベース領域は、外部ベース領域としてのｐ＋型半導体領
域１２及び活性ベース領域としてのｐ型半導体領域２１
で構成されている。外部ベース領域としての半導体領域
１２は、フィールド絶縁膜６に規定された方形のリング
形状で構成されている。活性ベース領域としての半導体
領域２１は、外部ベース領域である半導体領域１２の中
央部分に設けられている。

ベース領域には、接続孔９を通してベース電極１０Ｂが
接続されている。ベース電極１０Ｂは、前記ゲート電極
１０Ａと同一導電層で構成された多結晶珪素膜にｐ型不
純物（Ｂ又はＢＦ、）を導入することで構成されている
。外部ベース領域としての半導体領域１２は、ベース電
極１０Ｂに導入されたｐ型不純物をウェル領域４Ａの主
面部に拡散することによりて形成されている。つまり、
外部ベース領域としての半導体領域１２は、ベース電極
１０Ｂに対して自己整合で構成されている。

図示しないが、ベース電極１０Ｂには、コレクタ用配線
２７と同一導電！−で形成されたベース用配疎が接続さ
れている。

エミッタ領域はｎ　型半導体領域２２で構成されている
。この半導体領域２２は前記活性ベース領域としての半
導体領域２１の主面部に設けられている。エミッタ領域
には、接続孔１８Ｂを通してエミッタ電極２０Ｄが接続
されている。接続孔１８Ｂは、層間絶Ｒ膜１７に形成さ
れた開口内において、ベース電極１０Ｂの側壁に形成さ
れたサイドウオールスペーサ１５に規定された領域内に
構成されている。つまり、前記ＳＲＡＭのメモリセルＭ
に構成された接続孔１８Ａと実質的に同一構造で構成さ
れている。エミッタ電極２０Ｄは、前記ＳＲＡＭのメモ
リセルＭの４電１＊２０Ａ、高抵抗負荷素子２０Ｂ、’
４源電圧配線２０Ｃの夫々と同一導電層で形成された、
ｎ型及び前記ｎ型より濃度の低いｐ型不純物が導入され
た多結晶珪素膜で構成されている。エミッタ領域（半導
体領域２２）は、エミッタ′畝極２０Ｄの多結晶珪素膜
に導入されたｎ型不純物（Ａｓ又はＰ）を熱処理を施す
ことによりて半導体領域２１の主面部に拡散することで
形成される。また、前記活性ベース領域としての半導体
領域２１は同様な方法で形成することができる。エミッ
タ′電極２０Ｄには、層間絶縁膜２５に形成された接続
孔２６を通して、エミッタ用配線２７が接続されている
。

次に前述の半導体集積回路装置の具体的な製造方法につ
いて、第２０図及び第２１図（各製造工程毎に示す要部
断面図）を用いて簡単に説明する。

なお、第１の実施例のくり返しとなる説明は省略する。

第６図乃至第１２図で説明した各製造工程に従い、第１
２図に点線で示すエツチングマスクを用いて形成されて
いる接続孔１９まで形成する。

次に、第２０図に示すように、メモリセルＭ形成領域に
おいて４１１層２０Ａ、高抵抗負荷素子（Ｒ１，Ｒｔの
夫々）２０Ｂ及び電源電圧配線２０Ｃを形成すると共に
、バイポーラトランジスタＴｒ形成領域においてエミッ
タ電極２０Ｄを形成する。

前記導電層２０Ａは、一端側を接続孔１８Ａを通して転
送用ＭＩＳＦＥＴＱｔ、、Ｑｔ！の夫々の一方の半導体
領域１６に接続し、他端側を接続孔１９を通して駆動用
ＭＩＳＦＥＴＱｄ１＊　Ｑｄｔの夫々のゲー）−に極１
０Ａの表面に接続するように、層間絶縁膜１７の上部に
形成される。導電層２０Ａは、例えばｎ型不純物（ト）
が導入された多結晶珪素膜で形成され、２０００〜ａ　
ｏ　ｏ　ｏ　（Ｘ）程度の膜厚で形成される。

高抵抗負荷素子２０Ｂは、一端側が前記導電ｊ−２ＯＡ
の他端側と一体に構成され、他端側か電源電圧配線２０
Ｃと一体に構成されている。つまり、高抵抗負荷素子２
０Ｂは導′硫層２０Ａと同一製造工程で形成されている
。高抵抗負荷素子２０Ｂは、不純物が導入されていない
か、又は若干ｎ型或はｐ型不純物が導入された１型の多
結晶珪素膜で形成されている。

電源電圧配線２０Ｃは前記導電層２ＯＡと同−製造工程
でｎ型不純物が導入された多結晶珪素膜で形成されてい
る。

この導電層２０Ａ、高抵抗負荷素子２０Ｂ及び電源電圧
配線２０Ｃの具体的な形成方法について、第２２図乃至
第２５図（各製造工程毎に示す要部模写断面図）を用い
て簡単に説明する。

まず、一部が接続孔１８Ａを介して転送用Ｍ　ＩＳ　Ｆ
　Ｅ　Ｔ　Ｑ　ｔ　ｓ　ｐ　Ｑ　ｔ　！の一方の半導体
領域１６に接続し、他部が接続孔１９を通して、駆動用
ＭＩＳ　Ｆ　Ｅ　Ｔ　Ｑ　ｄ　１　ｔ　Ｑ　ｄ　ｔのゲ
ート′市極１ＯＡに接続するように、層間絶縁膜１７上
の基板全面にＣＶＤで多結晶珪素膜２０Ｅを堆積させる
。この多結晶珪素膜２０Ｅは不純物が４人されていない
か、或は若干導入されている。

次に、第２２図に示すように、導電層２０Ａ。

高抵抗負荷素子２０　Ｂ、電源電圧配線２０Ｃの夫々の
領域が残存するように、前記多結晶珪素膜２０Ｈにパタ
ーンニングを施す、このパターンニングは例えばＲＩＥ
等の異方性エツチングで行う。

次に、第２３図に示すように、多結晶珪素膜２０Ｅの高
抵抗負荷素子２０Ｂの形成領域の上部に、短絡防止用絶
縁膜２８を形成する。この短絡防止用絶縁膜２８は、Ｃ
ＶＤで堆積された酸化珪素膜で形成し、フォトレジスト
膜で形成したエツチング用マスク２９でパターンニング
する。

次に、第２４図に示すように、エツチング用マスク２９
を除去し、短絡防止用絶縁膜２８を不純物導入用マスク
として用い、短絡防止用絶縁膜２８が存在する部分以外
の多結晶珪素膜２０Ｅにｎ型不純物（Ａｓ又はＰ）３０
を導入する。ｎ型不純物３０は、例えば１０　〜１０　
　（ａｔｏｍａ／ｃｄｔ）程度の不純物濃度のＡｓを用
い、４０〜１００（Ｋｅｙ）程度のイオン打込みで導入
する。なお、不純物３０の導入に際しては、多結晶珪素
膜２０Ｅの表面にバッフ７層としての薄い膜厚の酸化珪
素膜を形成してもよい。

次に、第２５図に示すように、導入されたｎｍ不純物３
０に後工程での熱処理が施され、ｎ型不純物３０が導入
された多結晶珪素膜２０Ｅで導電層２０Ａ及び電源電圧
配線２０Ｃを形成すると共に、短絡防止用絶縁膜２８の
下部のｎ型不純物３０が導入されていない多結晶珪素膜
２ｏｇで高抵抗負荷素子２０Ｂを形成する。短絡防止用
絶縁膜２８は、高抵抗負荷素子２０Ｂの上部にそのまま
残存させる。

前記エミッタ電極２０Ｄは、接続孔１８Ｂを通してウェ
ル領域４Ａの主面に直接々続するように層間絶ｆｉ＆膜
１７の上部に設けられている。エミッタ電極２０Ｄは前
記導電層２０Ａ、電源電圧配線２０Ｃと同一製造工程で
形成されたｎ型の多結晶珪素膜で形成されている。この
エミッタ電極２０Ｄの下部のウェル領域４Ａの主面部に
は、同第２０図に示すように、多結晶珪素膜をＣＶＤで
堆積した後、その多結晶珪素膜にｎ型及びｐ型不純物を
導入し、熱処理を施こすことによりて、活性ベース領域
となるｐ型半導体領域２１．エミッタ領域となるｎ＋型
半導体領域２２の夫々が形成される。すなわち、半導体
領域２１はエミッタ電極２０Ｄの多結晶珪素膜に導入さ
れたｐ型不純物例えばホウ素■が拡散されることにより
形成される。

また、半導体領域２２はエミッタ′電極２０Ｄの多結晶
珪素膜に導入されたｎ型不純物例えばヒ素（Ａｓ）が拡
散されることにより形成される。基板中のホウ素（ト）
の拡散係数はヒ素（Ａｓ）の拡散係数よりも大きいため
、半導体領域２１は半導体領域２２より基板の深い位置
に形成される。前記ヒ素（Ａｓ）の濃度は、前記ホウ素
■の濃度に比べて充分高いため、半導体領域２２及びエ
ミッタ電極２０Ｄの多結晶珪素膜はｎ型を示す。前記エ
ミッタ電極２０Ｄ、半導体領域２１及び２２を形成する
ことによって、バイポーラトランジスタＴｒが完成する
。

このように、転送用ＭＩ　５ＦＥＴＱｔの一方の半導体
領域１６と駆動用ＭＩＳＦＥＴＱｄのゲート電極１０Ａ
とが接続され、この接続部分に導電層２０Ａを介在させ
接続された高抵抗負荷素子（Ｒｌｓ　Ｒ１）２０Ｂを駆
動用ＭＩ　５ＦＥＴＱｄの上部に配置するメモリセルＭ
で構成されるＳＲＡＭと、ベース電極１０Ｂで規定され
た領域内にエミッタ電極２０Ｄを接続するバイポーラト
ランジスタＴｒとを有する半導体集秋回路装置であって
、前記ＳＲＡＭのメモリセルＭの転送用ＭＩＳＦＥＴＱ
ｔのゲート電極１０Ａ、駆動用ＭＩＳＦＥＴＱｄのゲー
ト電極１０Ａ、バイポーラトランジスタＴｒのベース電
極１０Ｂの夫々を形成すると共に、該ゲート電極１０Ａ
、ベース電極１０Ｂの夫々の上部に層間絶縁膜１１を形
成する工程と、前記ゲート電極１０Ａ、ベース電極１０
Ｂの夫々の側壁にサイドウオールスペーサ１５を形成す
る工程と、前記層間絶縁膜１１の上部を含む基板全面に
層間絶縁膜１７を形成する工程と、前記転送用ＭＩ　８
ＦＥＴＱｔのゲート電極１０Ａと駆動用ＭＩ　５ＦＥＴ
Ｑｄのゲート電極１０Ａとで規定される領域内及び駆動
用ＭＩＳＦＥＴＱｄのゲート電極１０Ａの所定上部の層
間絶縁膜１７を除去し、層間絶縁膜１７及びサイドウオ
ールスペーサ１５で規定される接続孔１８Ａを形成する
と共に、前記ペース電極１０Ｂで規定される領域内の層
間絶縁膜１７を除去し、層間絶縁膜１７及びサイドウオ
ールスペーサ１５で規定される接続孔１８Ｂを形成する
工程と、前記接続孔１８Ａ内の駆動用ＭＩＳＦＥＴＱｄ
のゲート電極１０Ａの所定上部の層間絶縁膜１１を除去
して接続孔１９を形成する工程と、前記接続孔１８Ａを
通して一端側を転送用ＭＩＳＦＥＴＱｔの一方の半導体
領域１６に接続し、前記接続孔１９を通して他端側を駆
動用ＭＩＳＦＥＴＱｄのゲート電極１０Ａに接続する導
電層２０Ａとそれと一体に構成される前記高抵抗負荷素
子２０Ｂを前記層間絶縁膜１７の上部に形成すると共に
、前記接続孔１８Ｂを通してウェル領域４Ａ（エミッタ
領域）に接続するエミッタ電極２０Ｄを前記層間絶縁膜
１７の上部に形成する工程とを備えたことにより、前記
ＳＲＡＭのメモリセルＭの接続孔１８Ａを形成する工程
を、バイポーラトランジスタＴｒの接続孔１８Ｂを形成
する工程で兼用することができるので、接続孔１８Ａを
形成する工程に相当する分、半導体集積回路装置の製造
工程を低減することができる。

また、前記ＳＲＡＭのメモリセルＭの導電層２０Ａ及び
高抵抗負荷素子２０Ｂを形成する工程を、バイポーラト
ランジスタＴｒのエミッタ電極２０Ｄを形成する工程で
兼用することができるので、導電層２０Ａ及び高抵抗負
荷素子２０Ｂを形成する工程に相当する分、半導体集積
回路装置の製造工程を低減することができる。

次に、第２１図に示すように、メモリセルＭ形成領域に
おいて、導電層２０Ａの上部に誘電体膜２３を介在させ
てプレート電極層２４を形成し、容量素子Ｃ，，Ｃ，を
形成する。この容量素子Ｃを形成する工程と同一製造工
程によって、高抵抗負荷素子（Ｒ１，Ｒ１の夫々）２０
Ｂの上部に短絡防止用絶縁膜２８及び誘電体膜２３を層
間絶縁膜２３として介在させて電界遮蔽層２４を形成す
る。

誘電体膜２３２層間絶縁膜２３の誘電体［２３の夫々は
同一製造工程によって形成される。誘電体膜２３は、誘
電率を向上するため例えばＣＶＤで堆積させた単層の窒
化珪素膜で形成し、１００〜２００（λ〕程度の膜厚で
形成する。誘電体膜２３及び層間絶縁膜２３は、プレー
ト電極層２４及び電界遮蔽層２４をエツチングマスクと
して用いてパターンニングされる。

前記プレート電極層２４．を界迩蔽層２４の夫々は同一
製造工程によって形成される。プレート！他層２４及び
電界遮蔽層２４は、例えばＣＶＤで４８Ｒさせた多結晶
珪素膜で形成され、１５００〜ａｏｏｏに）程度の膜厚
で形成する。この多結晶珪素膜にはｎ凰不純物が導入さ
れている。

このように、フリップフロップ回路の情報蓄積ノード部
に導電層２０Ａ、高抵抗負荷素子２０Ｂの夫々を順次介
在させて電源電圧配、＄　２０　Ｃが接続されるメモリ
セルＭで構成されたＳＲＡＭを有する半導体集積回路装
置の製造方法であって、前記導電層２０Ａ、高抵抗負荷
素子ｚｏｓ、を源電圧配線２０Ｃの夫々の形成領域に珪
素膜（多結晶珪素膜）２０Ｅを形成する工程と、該珪素
ｖ２０Ｅの高抵抗負荷素子２０Ｂを形成する領域上に短
絡防止用絶縁膜２８を形成する工程と、該短絡防止用絶
縁膜２８を不純物導入用マスクとして用い、珪素膜２０
Ｅの導電Ｊ！　２０　Ａ及び電源電圧配線２０Ｃを形成
する領域に不純物３０を導入し、珪素膜２０Ｅの不純物
３０が導入された領域で導電層２０Ａ及び電源電圧配線
２０Ｃを形成すると共に、珪素膜２０Ｅの不純物３０が
導入されていない領域で高抵抗負荷素子２０Ｂを形成す
る工程と、一端部が前記短絡防止用絶縁膜２８上に存在
するように、前記導電層２０Ａの上部に誘電体膜２３を
介在させてプレート電極層２４（又は電界遮蔽層２４）
を形成する工程とを備えたことにより、前記短絡防止用
絶縁膜２８を高抵抗負荷素子２０Ｂを形成する不純物導
入用マスクとして用いることができるので、短絡防止用
絶縁膜２８を形成する工程に相当する分、製造工程を低
減することができる。

次に、プレート電極層２４の上部及び電界３ａｉ蔽ノー
２４の上部を含む基板全面にノー間絶縁膜２５を形成す
る。層間絶縁膜２５は、例えばＣＶＤで堆積させた１０
０〜５００ＣＸ）程度の膜厚の酸化珪素膜の上部に、Ｃ
ＶＤで堆積させた４０００〜６０００（Ａ）程度の膜厚
のＢＰＳＧ膜を重ね合せた複合膜で形成する。Ｂ　Ｐ　
Ｓ　Ｇ膜は多層配線構造による段差形状を緩和し、上層
配線のステップカバレッジを向上するように構成されて
いる。酸化珪素膜はＢＰＳＧｄからのＢ又はＰ４れを防
止するために形成されている。

次に、メモリセルＭの転送用ＭＩＳＦＥＴＱｔｓ。

Ｑｔｚの他方の半導体領域１６の上部、バイポーラトラ
ンジスタＴｒの電位引上用の半導体領域７の上部、エミ
ッタ電極２０Ｄの上部の層間絶縁膜２５等を除去し、接
続孔２６を形成する。

次に、前記第１８図及び第１９図に示すように、層間絶
縁膜２５の上部に相補性データ線（ＤＬ）２７、コレク
タ用配線２７．エミッタ用配線２７゜ベース用配線の夫
々を形成する。これらの配嶽２７は、前記接続孔２６を
通して各領域に接続される。

次に、図示しないが、配線２７の上部を含む基板全面に
パッジベージ四ン膜を形成する。パッジページ冒ン膜は
、プラズマＣＶＤで堆積した窒化珪素膜で形成する。

これら一連の製造工程を施すことによって、本実施例の
半導体集積回路装置は完成する。

このように、フリツプフロツプ回路の情報蓄積ノード部
に導電層２０Ａを介在させて高抵抗負荷素子（Ｒｔ、Ｒ
ｚの夫々）２０Ｂを接続するメモリセルＭを構成し、こ
のメモリセルＭの高抵抗負荷素子２０Ｂの上部に相補性
データ朦２７が延在するＳＲＡＭを有する半導体集積回
路装置でありて、前記蓄積ノード部に接続される４’４
Ｊｅ１２０　Ａの上部に、誘電体膜２３を介在させて所
定の電位が印加されるプレート電極層２４を形成して容
量素子Ｃを形成する工程と同一製造工程によって、前記
高抵抗負荷素子２０Ｂと相補性データ線２７との間に、
前記相補性データ線２７からの電界効果を遮蔽する電界
遮蔽層２４を形成したことにより、前記電界遮蔽層２４
を形成する工程を前記プレート電極層２４を形成する工
程で兼ねることができるので、前記電界遮蔽層２４を形
成する工程に相当する分、半導体集積回路装置の製造工
程を低減することができる。

また、前記導電層２０Ａの上部の誘電体膜２３を形成す
る工程と同一製造工程によりて、高抵抗負荷素子（Ｒ，
、Ｒ，の夫々）２０Ｂの上部の層間絶縁膜２３を形成す
ることにより、層間絶縁膜２３を形成する工程を誘電体
膜２３を形成する工程で兼ねることができるので、層間
絶縁膜２３を形成する工程に相当する分、半導体集積回
路装置の製造工程を低減することができる。

また、第２６図（前記第１９図の■−■切断線で切った
要部断面図）に示すように、ＳＲＡＭの列方向に隣接す
る２個のメモリセルＭの夫々の転送用ＭＩＳＦＥＴＱｔ
ｌとＱ　ｔ　ｔ　との間、及びＱｔ、とＱ　ｔ　ｔとの
間は、絶縁耐圧が高く構成されている。つまり、転送用
ＭＩＳＦＥＴＱｔ１゜Ｑｔ、の夫々の一方の半導体領域
１６はイオン打込みで導入されたｎ型不純物で構成され
ており、駆動用ＭＩｓＦＥＴＱｄ、のドレイン領域の一
部を形成する半導体領域１３のように熱拡散で形成され
ていないので、半導体領域１６のｐｎ接合閉さを浅く形
成することができ、半導体領域１６がフィールド絶縁膜
６の下部へ回り込むことを低減できるためである。した
がりて、列方向に隣接するメモリセル層間の寸法を縮小
することができるので、さらにＳＲＡＭの集積度を向上
することができる。

また、本発明は、第２７図（メモリセルの要部平面図）
に示すように、メモリセルＭの高抵抗負荷素子２０Ｂの
上部の全領域又は一部の領域に電界遮蔽層２４及び銹電
体腰２３を設けないように構成してもよい、誘電体膜２
３はドライプロセスでパターンニングした際などにチャ
ージアップし易く、寄生ＭＯ８のしきい値電圧（高抵抗
負荷素子２０の抵抗値）を低下させてしまうので、これ
防止するために前述の構成にする。この結果、ＳＲＡＭ
の消費電力を低減することができる。

また、本発明は、前述の短絡防止用絶縁膜２８を高抵抗
負荷素子２０Ｂを形成する不純物導入用マスクとして用
いなくてもよい、この場合、短絡防止用絶縁膜２８は、
導電層２０Ａ、高抵抗負荷素子２０　Ｂ、電源電圧配線
２０Ｃに対して独立な製造プロセスで形成することがで
きる。すなわち、短絡防止用絶縁膜２８は、プレート電
極層２４の端部と導電層２０Ａ、高抵抗負荷素子２０Ｂ
又は電源電圧配線２０Ｃとの間だけでなく、電源電圧配
線２０Ｃと相補性データ線２７との間やバイポーラトラ
ンジスタＴｒの形成領域或は配線領域に層間絶縁膜とし
て形成することができる。このように層間絶縁膜として
使用される短絡防止用絶縁膜２８は、相補性データ線２
７等に付加される寄生容量を低減することができる。

以上、本発明者によってなされた発明を前記実施例に基
づき具体的に説明したが、本発明は、前記実施例に限定
されるものではなく、その要旨を逸脱しない範囲におい
て、種々変更し得ることは勿論である。

〔発明の効果〕

本願におい【開示される発明のうち、代表的なものによ
って得ることができる効果を簡単に説明すれば、次のと
おりである。

前記導電層、誘電体膜及びプレート電極層で構成される
容量素子で情報蓄積ノード部の電荷蓄積量を増加するこ
とができるので、ソフトエラーを防止することができる
と共に、前記容量素子のプレート電極層の端部と導電層
、高抵抗負荷素子又は電源電圧配線との絶縁耐圧を短絡
防止用１ＩＩ５盪膜で向上することができるので、′電
気的信頼性を向上することができる。

また、前記短絡防止用絶縁膜は、高抵抗負荷素子を形成
する不純物導入用マスクと兼用することができるので、
短絡防止用絶縁膜を形成する工程に相当する分、製造工
程を低減することができる。

【図面の簡単な説明】

第１図は、本発明の第１の実施例であるＳＲＡＭのメモ
リセル及びバイポーラトランジスタを有する半導体集積
回路装置の要部断面図、第２図は、前記ＳＲＡＭのメそ
リセルの平面図、第３図は、前記ＳＲＡＭのメモリセル
の等価回路図、 第４図及び第５図は、前記ＳＲＡＭのメモリセルの所定
の製造工程における平面図、 第６図乃至第１４図は、前記ＳＲＡＭのメモリセルを各
製造工程毎に示す要部断面図、第１５図は、前記第２図
のｘｖ−ｘｖ切断線で切った要部断面図、 第１６図及び第１７図は、本発明の他の実施例であるＳ
ＲＡＭのメモリセルの構造を示す模写断面図である。 第１８図は、本発明の第２の実施例であるＳＲＡＭのメ
モリセル及びバイポーラトランジスタを有する半導体集
積回路装置の要部断面図、第１９図は、前記第２の実施
例のＳＲＡＭのメモリセルの平面図、 第２０図及び第２１図は、前記第２の実施例のメモリセ
ルの所定の製造工程における要部断面図、第２２図乃至
第２５図は、前記第２の実施例のＳＲＡＭのメモリセル
の要部を各製造工程毎に示す要部模写断面図、 第２６図は、前記１９図の■−■切断線で切った要部断
面図、 第２７図は、本発明の第３の実施例であるＳＲＡＭのメ
モリセルを示す要部平面図である。 図中、Ｍ・・・メモリセル、Ｔｒ・・・バイポーラトラ
ンジスタ、Ｑｔｓ　ｐ　Ｑｔｔ・・・転送用ＭＩＳＦＥ
Ｔ。 Ｑｄｘ　ｙ　Ｑａ量・・・駆動用ＭＩＳＦＥＴ％ＣＩ、
Ｃ。 ・・・容量素子、７，１２，１３，１４，１６，２１゜
２２・・・半導体領域、８・・・ゲート絶縁膜、９，１
８Ａ、１８Ｂ、１９・・・接続孔、ＩＯＡ・・・ゲート
電極、１０Ｂ・・・ベース電極、１５・・・サイドウオ
ールスペーサ、１１，１７，２３，２５・・・層間絶縁
膜、２０Ａ・・・導電層、２０　Ｂ、　Ｒ１ｔ　Ｒｘ・
・・高抵抗負荷素子、２０Ｃ・・・電源電圧配線、２０
Ｄ・・・エミッタ電極、２３・・・誘電体膜、２４・・
・プレート電極層又は電界遮蔽層、２７．ＤＬ・・・相
補性データ線である。 第 図 １６１１Ｙ］ ｊ（ρ７） ６ｔｌＹｌ

Claims (1)

1. 【特許請求の範囲】 １、複数のメモリセルが、データ線とワード線の交点に
   対応して配置されているＳＲＡＭを有する半導体集積回
   路装置であって、前記メモリセルは２個の駆動用ＭＩＳ
   ＦＥＴ及び２個の高抵抗負荷素子で構成されているフリ
   ップフロップ回路と、 ２個の転送用ＭＩＳＦＥＴを有し、前記高抵抗負荷素子
   は、導電層を介在させて前記フリップフロップ回路の情
   報蓄積ノード部に接続され、前記導電層の上部には誘電
   体膜を介在させて所定の電位が印加されるプレート電極
   層が設けられており、前記高抵抗負荷素子とその上部に
   延在する前記データ線との間に、前記プレート電極層と
   同層からなる電界遮蔽層が設けられていることを特徴と
   する半導体集積回路装置。 ２、前記電界遮蔽層は前記データ線からの電界効果を遮
   蔽する膜であることを特徴とする特許請求の範囲第１項
   に記載の半導体集積回路装置。 ３、前記プレート電極層と電界遮蔽層とは多結晶珪素膜
   で構成されていることを特徴とする特許請求の範囲第１
   項に記載の半導体集積回路装置。 ４、前記電界遮蔽層には前記プレート電極層と同一の電
   位が印加されていることを特徴とする特許請求の範囲第
   １項に記載の半導体集積回路装置。 ５、前記プレート電極層及び電界遮蔽層に印加される電
   位は、電源電圧と基準電圧との中間の電位であることを
   特徴とする特許請求の範囲第４項に記載の半導体集積回
   路装置。 ６、前記高抵抗と前記電界遮蔽層との間に前記誘電体膜
   と同一製造工程からなる層間絶縁膜が設けられているこ
   とを特徴とする特許請求の範囲第１項に記載の半導体集
   積回路装置。 ７、前記層間絶縁膜は窒化珪素膜からなることを特徴と
   する特許請求の範囲第６項に記載の半導体集積回路装置
   。 ８．前記層間絶縁膜は窒化珪素膜と酸化珪素膜とを重ね
   合せた複合膜からなることを特徴とする特許請求の範囲
   第６項に記載の半導体集積回路装置。 ９、前記転送用ＭＩＳＦＥＴのゲート電極と駆動用ＭＩ
   ＳＦＥＴのゲート電極とで規定される領域内に、夫々の
   ゲート電極に対して自己整合でかつ転送用ＭＩＳＦＥＴ
   のゲート電極と電気的に分離させて、前記導電層の一端
   側を転送用ＭＩＳＦＥＴの一方の半導体領域に接続し、
   前記導電層の他端側を前記駆動用ＭＩＳＦＥＴのゲート
   電極の上部表面に接続することを特徴とする特許請求の
   範囲第１項に記載の半導体集積回路装置。 １０、フリップフロップ回路の情報蓄積ノード部に導電
   層、高抵抗負荷素子の夫々を順次介在させて電源電圧配
   線が接続されるメモリセルで構成されたＳＲＡＭを有す
   る半導体集積回路装置であって、前記情報蓄積ノード部
   に接続される導電層の上部に、誘電体膜を介在させて所
   定の電位が印加されるプレート電極層を設け、該プレー
   ト電極層の端部と前記導電層、高抵抗負荷素子又は電源
   電圧配線との間に、短絡防止用絶縁膜が設けられている
   ことを特徴とする半導体集積回路装置。 １１、前記短絡防止用絶縁膜は、酸化珪素膜又は窒化珪
   素膜で構成されることを特徴とする特許請求の範囲第１
   ０項に記載の半導体集積回路装置。 １２、前記短絡防止用絶縁膜は、前記高抵抗負荷素子の
   上部に設けられていることを特徴とする特許請求の範囲
   第１０項に記載の半導体集積回路装置。 １３、前記短絡防止用絶縁膜は、前記高抵抗負荷素子の
   上部及び電源電圧配線の上部に設けられていることを特
   徴とする特許請求の範囲第１０項に記載の半導体集積回
   路装置。 １４、前記短絡防止用絶縁膜は、導電層、高抵抗負荷素
   子又は電源電圧配線と前記プレート電極層の端部下の誘
   電体膜との間に設けられていることを特徴とする特許請
   求の範囲第１０項に記載の半導体集積回路装置。 １５、前記プレート電極層は、前記高抵抗負荷素子とそ
   の領域上を延在するデータ線との間に設けられた電界遮
   蔽層と一体に構成されていることを特徴とする特許請求
   の範囲第１０項に記載の半導体集積回路装置。 １６、前記高抵抗負荷素子とその領域上を延在するデー
   タ線との間には、窒化珪素膜を主体とする絶縁膜が設け
   られていることを特徴とする特許請求の範囲第１０項に
   記載の半導体集積回路装置。 １７、フリップフロップ回路の情報蓄積ノード部に第１
   の導電層を介在させて高抵抗負荷素子を接続するメモリ
   セルを構成し、このメモリセルの高抵抗負荷素子の上部
   にデータ線を延在させるＳＲＡＭを有する半導体集積回
   路装置の製造方法において、 前記情報蓄積ノード部に接続される第１の導電層の上部
   及び前記高抵抗負荷素子の上部に窒化珪素膜を主とする
   誘電体膜を形成する工程、前記誘電体膜の上部に所定の
   電位が印加される第２の導電層を形成する工程、 前記第２の導電層をパターンニングする工程であって、
   これにより前記第１の導電層の上部にプレート電極層が
   、前記高抵抗負荷素子の上部には電界遮蔽層が同一工程
   で形成される工程、前記プレート電極層及び電界遮蔽層
   をエッチングマスクに用いて、パターンニングする工程
   であって、これにより前記第１の導電層の上部には誘電
   体膜が、前記高抵抗負荷素子の上部には前記電界遮蔽層
   との第１の層間絶縁膜が形成される工程、 前記プレート電極層の上部及び電界遮蔽層の上部に第２
   の層間絶縁膜を形成する工程と、前記第２の層間絶縁膜
   上に前記データ線を形成する工程とを備えたことを特徴
   とする半導体集積回路装置の製造方法。 １８、特許請求の範囲第１７項に記載の半導体集積回路
   装置の製造方法において、さらに 前記第１の導電層、高抵抗負荷素子、電源電圧配線の夫
   々の形成領域に珪素膜を形成する工程、 前記珪素膜の高抵抗負荷素子を形成する領域上に短絡防
   止用絶縁膜を形成する工程、 前記短絡防止用絶縁膜を不純物導入用マスクとして用い
   、前記珪素膜の前記第１の導電層及び電源電圧配線を形
   成する領域に不純物を導入すると共に、前記珪素膜の不
   純物が導入されていない領域で前記高抵抗負荷素子を形
   成する工程と、 前記プレート電極層の一端が前記短絡防止用絶縁膜上に
   在存するように前記第１の導電層上に前記誘電体膜を介
   在して前記プレート電極層を形成する工程とを備えたこ
   とを特徴とする特許請求の範囲第１７項に記載の半導体
   集積回路装置の製造方法。 １９、前記短絡防止用絶縁膜を形成する工程は、ＣＶＤ
   で堆積させた酸化珪素膜を形成する工程であることを特
   徴とする特許請求の範囲第１８項に記載の半導体集積回
   路装置の製造方法。 ２０、前記珪素膜に不純物を導入する工程は、不純物を
   イオン打込みで導入する工程であることを特徴とする特
   許請求の範囲第１８項に記載の半導体集積回路装置の製
   造方法。 ２１、転送用ＭＩＳＦＥＴの一方の半導体領域と駆動用
   ＭＩＳＦＥＴのゲート電極とが接続され、この接続部分
   に導電層を介在させ接続された高抵抗負荷素子を駆動用
   ＭＩＳＦＥＴの上部に配置するメモリセルで構成される
   ＳＲＡＭと、ベース電極で規定された領域内にエミッタ
   電極を接続するバイポーラトランジスタとを有する半導
   体集積回路装置の製造方法であって、前記ＳＲＡＭのメ
   モリセルの転送用ＭＩＳＦＥＴのゲート電極、駆動用Ｍ
   ＩＳＦＥＴのゲート電極、バイポーラトランジスタのベ
   ース電極の夫々を形成すると共に、該ゲート電極、ベー
   ス電極の夫々の上部に第１絶縁膜を形成する工程と、前
   記ゲート電極、ベース電極の夫々の側壁にサイドウォー
   ルスペーサを形成する工程と、前記第１絶縁膜の上層を
   含む基板全面に第２絶縁膜を形成する工程と、前記転送
   用ＭＩＳＦＥＴのゲート電極と駆動用ＭＩＳＦＥＴのゲ
   ート電極とで規定される領域内及び駆動用ＭＩＳＦＥＴ
   のゲート電極の所定上部の第２絶縁膜を除去し、第２絶
   縁膜及びサイドウォールスペーサで規定される第１接続
   孔を形成すると共に、前記ベース電極で規定される領域
   内の第２絶縁膜を除去し、第２絶縁膜及びサイドウォー
   ルスペーサで規定される第２接続孔を形成する工程と、
   前記第１接続孔内の駆動用ＭＩＳＦＥＴのゲート電極の
   所定上部の第１絶縁膜を除去して第３接続孔を形成する
   工程と、前記第１接続孔を通して一端側を転送用ＭＩＳ
   ＦＥＴの一方の半導体領域に接続し、前記第３接続孔を
   通して他端側を駆動用ＭＩＳＦＥＴのゲート電極に接続
   する導電層とそれと一体に構成される前記高抵抗負荷素
   子とを前記第２絶縁膜上に形成すると共に、前記第２接
   続孔を通してエミッタ領域に接続するエミッタ電極を前
   記第２絶縁膜上に形成する工程とを備えたことを特徴と
   する半導体集積回路装置の製造方法。