KR960010731B1 - 반도체 기억장치 - Google Patents

Abstract

내용 없음.

Description

반도체 기억장치

제1도는 본 발명의 1실시예인 SRAM의 메모리셀을 도시한 회로도.

제2도는 본 발명의 1실시예인 SRAM의 입력부를 도시한 회로도.

제3도는 본 발명의 1실시예인 SRAM의 메모리셀을 도시한 평면도.

제4도는 제3도의 IV-IV선에 따른 단면도.

제5도는 SRAM의 주변회로의 구성을 도시한 단면도.

제6도∼제8도는 제3도의 메모리셀의 일부를 도시한 평면도.

제9도∼제14도는 본 발명의 1실시예인 SRAM의 메모리셀의 각 제조공정마다의 주요부의 단면도.

제15도는 본 발명이 적용되는 SRAM의 출력부를 도시한 회로도.

제16도는 본 발명의 다른 실시예를 도시한 단면도.

본 발명은 반도체 기억장치에 관한 것으로,특히 스테이틱 랜덤 액세스 메모리(SRAM:static random access memory)에 적용하여 유효한 기술에 관한 것이다.

SRAM의 메모리셀은 전송용 MISFET와 구동용 MISFET를 갖는 플립플롭회로로 구성되어 있는 스테이틱형 회로이다. 그럼에도 불구하고 다이나믹형 메모리셀을 사용하는 다이나믹 RAM과 마찬가지로 SRAM에 있어서도 α선에 의해서 기판중에 발생하는 소수캐리어에 기인하는 소프트에러가 문제로 되고 있다. 소프트에러의 방지는 신뢰성의 향상, 집적도의 향상에 필수불가결한 것이다.

본 발명자들은 1985년 8월 8일에 출원한 미국 특허출원번호 764,208(일본국 특허출원 소화 59-218470호)에 게시되어 있는 SRAM의 소프트에러 방지기술을 개발하였다. 이 기술에서는 정보축적노드인 구동용 MISFET의 고불순물농도의 n형(제2도전형) 드레인영역의 하부에 그것과 접촉하는 고불순물 농도의 p형(제1도전형) 반도체영역을 마련하고 있다. 이 p형 반도체영역은 축적노드의 pn접합용량을 증가시켜 소수캐리어에 의한 정보의 반전을 방지할 수 있다. p형의 반도체영역은 p형의 불순물을 이온주입으로 도입하고, 구동용 MISFET의 게이트전극에 대해서 자기정합적으로 구성된다.

본 발명자들이 이 기술에 대해서 더욱 검토한 결과, 이 기술은 고집적화에는 적합하지만, 그 반면 p형 반도체영역을 게이트전극 하부의 채널영역 하부에 구성할 수가 없다는 문제가 있다. 이것에 의해, 소수캐리어가 채널 형성영역 부분에서 침입하는 것을 방지할 수가 없다.

본 발명자들은 상술한 기술 이외에 다음과 같은 SRAM의 소프트에러 방지기술을 개발하였다(일본국 특허출원 소화 59-260744호). 이 기술에서는 축적노드를 포함하는 구동용 MISFET의 하부의 깊은 위치, 즉 드레인영역과 격리되는 깊은 위치에 고불순물 농도의 p형 반도체영역을 마련하고 있다. 즉, 이 p형 반도체 영역은 α선에 의해 발생하는 소수캐리어(전자)에 대한 포텐셜배리어를 구성하므로 노드로의 소수캐리어의 침입을 방지하여 정보의 반전을 방지할 수 있다. p형의 반도체영역은 p형의 불순물을 높은 에너지의 이온주입으로 도입하여 메모리셀 어레이의 대략 전역에 구성된다.

이 기술에 의하면, 채널영역으로부터의 소수캐리어의 침입은 방지할 수 있으나, 그 반면 축적노드의 pn접합용량을 증가시킬 수가 없다. 이것에 의해, 포텐셜배리어를 초과해버린 소수캐리어에 의한 소프트에러는 방지할 수가 없다.

본 발명의 목적은 반도체 기억장치의 소프트에러를 방지하는 기술을 제공하는 것이다. 본 발명의 다른 목적은 반도체 기억장치에 있어서, 메모리셀 면적을 축소하여 집적도를 향상시키는 기술을 제공하는 것이다. 본 발명의 또 다른 목적은 메모리셀의 MISFET의 스레쉬홀드전압을 그다지 변동시키지 않고 소프트에러를 방지하는 기술을 제공하는 것이다.

본 발명의 또 다른 목적은 제조공정을 거의 증가시키지 않고, 메모리셀의 MISFET의 스레쉬홀드전압을 그다지 변동시키지 않고 소프트에러를 방지한 반도체 기억장치의 제조방법을 제공하는 것이다. 본 발명의 상기 및 그밖의 목적과 새로운 특징은 본 명세서의 기술 및 첨부도면에 의해서 명확하게 될 것이다.

본원에 있어서 개시되는 발명중 대표적인 것의 개요를 간단히 설명하면 다음과 같다.

메모리셀을 구성하는 여러개의 MISFET중 정보로 되는 전하축적량의 증가에 기여하지 않는 MISFET의 소오스영역 또는 드레인영역보다 축적노드인 MISFET의 드레인영역의 접합깊이가 깊게 된다. 이 드레인영역 및 채널형성영역의 하부에 이 드레인영역과 접촉하고 또한 드레인영역과 반대 도전형의 고불순물 농도의 반도체영역을 구성한다.

상술한 수단에 의하면, 상기 드레인영역과 고농도의 반도체영역 사이의 pn접합용량을 증가시켜 정보로 되는 전하축적량을 증가시킬 수 있으므로 소프트에러를 방지할 수 있음과 동시에, 구동용 MISFET의 스레쉬홀드전압에 영향을 미치지 않는 위치에 상기 반도체영역에서 소수캐리어에 대한 포텐셜배리어를 구성할 수 있으므로 소프트에러를 방지하고 또한 전기적 신뢰성을 향상시킬 수 있다.

본 발명을 고저항 부하소자와 구동용 MISFET에 의해 플립플롭회로를 구성하는 메모리셀을 구비한 SRAM에 적용한 1실시예를 설명한다.

본 발명의 1실시예인 SRAM의 메모리셀을 제1도에 도시하고, SRAM의 입력부를 제2도에 도시한다. 또한, 실시예의 전체 도면에 있어서 동일 기능을 갖는 것은 동일 부호를 붙이고 그의 반복 설명은 생략한다.

SRAM의 메모리셀은 제1도에 도시한 바와 같이, 한쌍의 데이터선(상보 데이터선) DL,/DL와 워드선 WL과의 교차부에 마련되어 있다. 즉, 메모리셀은 한쌍의 입출력단자를 갖는 플립플롭회로와 전송용 MISFET(제2MISFET)Qs₁Qs₂로 구성되어 있다.

전송용(또는 메모리셀 선택용 스위치로서의) MISFET Qs의 소오스 또는 드레인영역의 한쪽이 플립플롭회로의 하나의 입출력단자, 다른쪽이 데이터선 DL(/DL), 그의 게이트전극이 워드선 WL에 각각 접속되어 있다.

플립플롭회로는 구동용 MISFET(제1MISFET)Q₁,Q₂와 고저항 부하소자 R₁,R₂로 구성되어 있다. 즉, MISFET Q₁과 저항 R₁로 이루어지는 제1인버터회로의 입력단자 및 출력단자가 MISFET Q₂와 저항 R₂로 이루어지는 제2인버터회로의 출력단자 및 입력단자에 각각 결합된다. 구동용 MISFET Q의 드레인영역은 고저항 부하소자 R을 거쳐서 전원전압배선 V_∝에 접속되어 있다. 구동용 MISFET Q의 소오스영역은 기준전압(접지전압)배선 Vss에 접속되어 있다. 전원전압배선 V_∝에는 예를 들면 회로의 동작전압 5V가 인가되고, 기준전압배선 Vss에는 예를 들면 회로의 접지전위 0V가 인가되어 있다.

메모리셀은 그 축적노드 n1,n2에 1,0정보에 대응하는 양의 전하를 축적하는 것에 의해서 정보를 기억하는 것으로 간주할 수가 있다. 축적노드 n1,n2에는 기생적으로 용량 C가 부가되어 있다고 볼 수가 있다. 기생용량 C는 주로 MISFET Q₁,Q₂의 게이트용량 및 드레인영역과 기판(실제로는 웰 영역) 사이의 pn접합용량으로 이루어진다. 또, 실제로 용량 C는 MISFET Qs₁,Qs₂의 소오스 또는 드레인영역의 한쪽(축적노드인 영역)과 기판(웰 영역) 사이의 pn접합용량도 포함한다.

SRAM의 입력부분은 예를 들면 제2도에 도시한 바와 같이 구성되어 있다. 즉, SRAM에 대해서 그 외부에서 필요한 신호를 공급하는 외부단자(본딩패드) BP, 입력단회로(입력버퍼회로 또는 어드레스버퍼회로) A 및 이들 사이에 삽입된 정전기파괴방지회로 B도 구성되어 있다.

외부단자 BP에는 외부기기로부터의 출력신호가 공급되어 상술한 메모리셀 어레이상을 연장하는 데이터선 DL과 동일 도전층으로 구성되어 있다.

입력단회로 A는 예를 들면 p채널 MISFET Qp와 n채널 MISFET Qn₃(제4MISFET)으로 구성되는 CMOS 인버터회로로 구성되어 있다. MISFET Qp,Qn₃의 각각의 게이트전극은 상기 외부단자 BP에 접속되어 있다. MOSFET Qp,Qn₃의 드레인영역은 서로 접속되어 다음단 회로의 출력신호를 출력한다. MISFETQp의 소오스영역은 전원전압용 배선 V_∝에 접속되며, MISFET Qn₃의 소오스영역은 기준전압용 배선 Vss에 접속되어 있다. 입력단회로 A는 다른 회로, 예를 들면 칩 인에이블신호에 의해 동작상태로 되는 CMOS 래치회로라도 좋다.

정전기파괴방지회로 B는 보호저항소자 R₃, n채널 MISFET (제3MISFET) Qn₁,Qn₂로 구성되어 있다. 보호소자로서의 저항 R₃은 입력단회로의 입력, 즉 MISFET Qp와 Qn₃의 게이트와 외부단자 BP 사이에 마련되어 정전기파괴(입력단회로 A의 MISFET Qp, Qn₃의 게이트 절연막의 파괴)를 일으키는 것과 같은 과대전압(정전에너지)을 작게(흡수)하도록 구성되어 있다. 저항 R₃은 도시하지 않았지만, 예를 들면 소정의 저항값(예를 들면 1KΩ 정도)을 갖는 불순물(비소, 인 또는 붕소)이 도입된 다결정 실리콘막 또는 반도체영역으로 구성되어 있다.

MISFET Qn₁,Qn₂의 각각의 게이트전극은 기준전압배선 Vss에 접속되어 있다. MISFET Qn₁의 드레인영역 및 MISFET Qn₂의 소오스영역은 서로 접속되어 저항 R₃의 한쪽끝 및 입력단회로 A에 접속되어 있다.

MISFET Qn₁의 소오스영역은 기준전압용 배선 Vss가 접속되며, MISFET Qn₂의 드레인영역은 전원전압용 배선 V_∝에 접속되어 있다. 이 MISFET Qn₁,Qn₂는 과대전압을 클램프하는, 즉 소정의 전압보다 큰 정전압 또는 소정의 전압보다 작은 부전압이 외부단자 BP에 인가되었을 때 MISFET Qn₁또는 Qn₂가 온하는 것에 의해 외부단자 BP에 인가된 정전에너지가 전압 V_∝또는 Vss쪽으로 흐른다(흡수된다). 이것에 의해, 내부회로 즉 입력단회로 A에는 상기 소정 전압보다 큰(또는 작은)전압은 인가되지 않는다.

입력단회로 A의 MISFET Qn₃은 메모리셀의 전송용 MISFET Qs(s₁,Qs₂)와 정전기파괴방지회로 B의 MISFET Qn₁,Qn₂는 메모리실의 구동용 MISFET Q(Q₁,Q₂)와 거의 동일한 구성이다.

본 발명의 1실시예인 SRAM의 메모리셀의 평면을 제3도에 도시하고, 제3도의 IV-IV선에 따른 단면을 제4도에 도시한다. 제3도(및 후술하는 제6도와 제7도)에 있어서, SRAM의 메모리셀의 구성을 이해하기 쉽게 하기 위해, 각 도전층 사이에 마련되는 필드절연막(3) 이외의 절연막은 도시하지 않는다. 제3도에 있어서, 최상층의 도체층인 데이터선(17)(DL,/DL)의 일부가 도면을 이해하기 쉽게 하기 위해 생략되어 있다. 제5도는 상술한 회로 A 및 B의 MISFET의 구성을 도시한다.

제3도와 제4에 있어서, (1)은 n형 단결정 실리콘으로 이루어지는 반도체기판(제3반도체영역), (2)는 반도체기판(1)의 소정의 주면부에 마련된 p형 웰영역(제1도반도체영역)이다. 웰영역(2)는 예를 들면 10¹⁶atoms/cm³정도의 불순물 농도로 구성되어 있다.

반도체소자 형성영역 사이의 반도체기판(1)의 주면에는 필드절연막(3), p형의 채널스토퍼영역(4)(제4반도체영역)이 마련되어 있다. 필드절연막(3), 채널스토퍼영역(4)의 각각은 특히 제6도에 도시한 바와 같이 반도체소자 사이를 전기적으로 분리하도록 구성되어 있다.

전송용 MISFET Qs₁,Qs₂구동용 MISFET Q₁,Q₂의 각각은 특히 제7도에 도시한 바와 같이 필드절연막(3)으로 둘러싸인 영역내의 웰영역(2)의 주면에 마련되어 있다.

전송용 MISFET Qs는 웰영역(2)내에 형성되고, 게이트절연막(6), 게이트전극(7), 소오스, 드레인영역인 한쌍의 n형 및 n+형의 반도체영역(8)(제1영역) 및 (11)(제2영역)으로 구성되어 있다.

구동용 MISFET Q는 웰영역(2)내에 형성되고, 게이트절연막(6), 게이트전극(7), 소오스, 드레인영역인 한쌍의 n+형의 반도체영역(9) 및 (11)로 구성되어 있다.

게이트전극(7)은 예를 들면 다결정 실리콘막상에 고융점 금속실리사이드(MoSi₂,TiSi₂,TaSi₂WSi₂)막이 마련된 폴리사이드막으로 구성되어 있다. 또, 게이트전극(7)은 다결정 실리콘막, 고융점 금속실리사이드막, 고융점 금속(Mo,Ti,Ta,W)막중 어떤 단층막 또는 다결정 실리콘막 부분에 고융점 금속막을 마련한 복합막으로 구성해도 좋다.

구동용 MISFET Q의 게이트전극(7)의 한쪽 끝부분은 게이트절연막(6)에 마련된 접속구멍(6A)를 통해서 반도체영역(9) 및(11)에 직접 접속되어 있다.

여러개의 전송용 MISFET Qs의 게이트전극(7)이 일체로 형성되며, 필드절연막(3)상을 열방향으로 연장하는 워드선(WL)(7A)를 구성한다.

구동용 MISFET Q의 소오스영역으로서 사용되는 반도체영역(9) 및 (11)에는 접속구멍(6A)를 통해서 게이트전극(7)과 동일 도전층으로 구성되는 기준전압배선(7B)가 접속되어 있다.

고농도의 반도체영역(11)은 소오스영역 또는 드레인영역으로서 사용된다. 반도체영역(11)은 게이트전극(7) 및 그 측부에 마련된 사이드월 절연막(10)을 마스크로서 사용한 이온주입에 의해서 형성된다.

또한, 모든 평면도에 있어서, 도면을 알기 쉽게 하기 위해서 반도체영역(8)과 사이드월 절연막(10)은 생략되어 있다.

반도체영역(11)은 예를 들면 10²¹atoms/cm³정도의 불순물 농도를 갖고, n형 불순물 예를 들면 비소를 도입하는 것에 의해서 형성하고, 0.25㎛ 정도의 접합깊이로 구성한다.

전송용 MISFET Qs의 저농도(저불순물 농도)의 반도체영역(8)의 고농도(고불순물 농도)의 반도체영역(11)과 채널형성영역(웰영역(2)) 사이에 마련되어 있다. 반도체영역(8)은 소위 LDD(Lightly Doped Drain) 구조의 MISFET를 구성하기 위해 형성된다. 또한, MISFET Qs는 반드시 LDD구조가 아니라도 좋으며, 예를들면 그 소오스 및 드레인영역이 영역(11)로 이루어지는 것이라도 좋다. 반도체영역(8)은 예를 들면 10¹⁸atmos/cm³정도의 불순물 농도를 갖고, n형 불순물 예를 들면 인을 도입하는 것에 의해 형성하고, 0.10㎛정도의 접합깊이로 구성한다.

고농도의 반도체영역(9)는 메모리셀의 축적노드, 즉 정보로 되는 전하축적량의 향상에 기여하는 부분(용량 C를 구성하는 부분)의 웰영역(2)의 주면부에 마련되어 있다. 즉, 반도체영역(9)는 주로 구동용 MISFET Q의 드레인영역에 마련되어 있다. 또, 반도체영역(9)는 정보로 되는 전하축적량의 향상에 기여하는 전송용 MISFET Qs의 소오스영역 또는 드레인영역의 한쪽(구동용 MISFET Q와 접속되는 쪽)의 반도체영역(11)의 일부분에도 마련되어 있다. 이 반도체영역(9)는 전송용 MISFET Qs와 반도체영역(11)에 비해 구동용 MISFET Q의 드레인영역의 접합깊이를 깊게 궁한다. 또한, 반도체영역(9)는 이 실시예에서는 제조사아의 저머에서 구동용 MISFET Q의 소오스영역에도 형성된다.

반도체영역(9)는 구체적으로는 제3도 및 제7도에 부호(9)를 붙인 1점쇄선으로 둘러쌓인 영역내로서 필드절연막(3) 및 게이트전극(7)에 대해서 자기정합적으로 구성된다. 이 반도체영역(9)는 10²⁰∼10²¹*atoms/cm³정도의 불순물 농도를 갖고, n형 불순물 예를들면 인을 도입하는 것에 의해 형성되고, 0.4∼0.5㎛ 정도의 접합깊이를 갖도록 구성한다.

구동용 MISFET Q의 드레인영역으로서 작용하는 반도체영역(9)의 불순물 농도를 전송용 MISFET Qs의 저농도의 반도체영역(8)의 불순물 농도보다 높게 하는 것에 의해 구동용 MISFET의 구동능력을 크게 하여 β비율을 얻을 수 있으므로, 축적노드(반도체영역(9))에 기억된 정보를 안정하게 유지할 수 있다. 구동용 MISFET Q의 소오스 및 드레인영역으로 사용되는 반도체영역(8),(11)을 포함하도록 또는 포위하도록 반도체영역(9)를 마련하고 접합깊이를 전송용 MISFET의 소오스 또는 드레인으로서 반도체영역(8),(11)보다 깊게 구성한다. 이것에 의해, 구동용 MISFET Q의 게이트전극(7) 하부(채널형성영역쪽)로의 반도체영역(9)의 돌아들어감이 전송용 MISFET의 게이트전극(7) 아래로의(채널형성영역측으로의) 반도체영역(8)의 돌아들어감보다 크게 된다. 구동용 MISFET의 gm(Tansconductance)을 크게 할 수 있다. 반도체영역(9)(드레인영역)과 게이트전극(7)이 중첩되는 면적을 증가시키는 것에 의해, 게이트용량을 증가시켜 용량C의 전하축적량을 증가시킬 수 잇다. 따라서, 웰영역(2)내에 α선에 의해 발생하는 소수캐리어가 정보축적용 용량소자 C에 침입한 경우, 정보의 반전을 거의 일으키지 않도록 할 수 있으므로, 소프트에러를 방지할 수가 있다.

구동용 MISFET Q는 게이트전극(7)의 채널길이치수(게이트길이치수)를 크게 구성해도 좋다. 이 경우, 게이트용량을 증가시킬 수 있고, 또 채널형성영역쪽으로의 반도체영역(9)의 돌아들어감이 있어도 실효채널길이를 확보할 수 있다.

이와 같이 구성되는 메모리셀에 있어서, 또 정보로 되는 전하축적량의 향상에 기여하는 부분(용량 C를 구성하는 부분)의 웰영역(2)에 p+형 반도체영역(5)(제2반도체영역)가 마련되어 있다. 구체적으로는 반도체영역(5)는 적어도 구동용 MISFET Q의 드레인영역으로서 사용되는 반도체영역(9)(축적노드) 및 채널형성영역의 아래로서 반도체영역(9)와 웰영역(2)의 pn접합면에 접촉하는 깊은 위치에 구성된다. 반도체영역(5)는 반도체영역(11)과는 접촉하지 않는 위치 또는 접촉하더라도 이것에 의해서 증가하는 접합용량을 무시할 수 있는 위치, 즉 실질적으로 반도체영역(1)과 접촉하지 않는 위치에 형성된다.

반도체영역(5)는 반도체영역(9)와의 pn접합용량을 적극적으로 증가시키면서 구동용 MISFET Q의 채널형성영역에 영향을 미치지 않을 정도의 깊은 위치 및 불순물 농도로 구성한다. 반도체영역(5)의 불순물이 MISFET Q의 채널형성영역으로 확산하면, 기판효과정수가 커져 MISFET Q의 스레쉬홀드전압이 높아진다. 이 때문에, 메모리셀로의 정보라이트 동작시의 라이트전압이 저하하여 안정된 정보라이트동작을 실행할 수 없다.

반도체영역(5)는 구체적으로 예를 들면 10¹⁷∼10¹⁸atoms/cm³정도의 불순물 농도를 갖고, p형 불순물 예를 들면 붕소를 도입한는 것에 의해서 0.7λm 정도의 깊이에 불순물 농도의 피크를 갖도록 구성된다. 반도체영역(5)는 예를 들면 필드절연막(3)을 마스크로 해서 p형 불순물을 도입하고 메모리셀의 대략 전역(필드절연막(3) 아래를 제외한 영역)에 구성한다. 또한, 반도체영역(5)는 메모리셀 어레이 이외의 주변회로에 구성해도 좋지만, 특히 스레쉬홀드전압을 저감하여 동작속도의 고속화를 도모하고자 하는 부분에는 구성하지 않아도 좋다.

전송용 MISFET Qs의 소오스영역 또는 드레인영역(반도체영역(11))에 비해 구동용 MISFET Q의 드레인 영역을 접합깊이가 깊은 반도체영역(9)로 구성하고 있으므로, 이 반도체영역(9) 및 채널형성영역의 하부의 깊은 이치의 웰영역(2)의 주면부에 반도체영역(9)와 접촉하는 고농도의 반도체영역(5)를 마련할 수 있다. 따라서, 구동용 MISFET Q의 스레쉬홀드전압에 변동을 일으키는 일없이 α선에 의해 발생하는 소수캐리어에 대해서 포텐셜 배리어를 구성할 수 있음과 동시에 비교적 고농도의 반도체영역(5)와 고농도의 반도체영역(9)로 구성되는 pn접합용량을 증가시킬 수 있다.

따라서, 정보라이트 동작시의 전기적 신뢰성을 향상시키면서 축적노드에 소수캐리어가 침입하는 것을 방지하고 또한 소수캐리어가 축적노드에 침입하였다고 하더라도 정보의 반전을 일으키지 않도록 할 수 있으므로, 소프트에러를 방지할 수 있다. 소프트에러를 방지하는 것에 의해 메모리셀 면적을 축소할 수 있으므로, SRAM의 집적도를 향상시킬 수 있다.

MISFET Q, Qs상에는 이들을 피복하는 예를 들면 실리콘 산화막으로 이루어지는 충간 절연막(12)가 마련되어 있다. 소정의 반도체영역(11)의 상부의 충간 절연막(12)에는 접속구멍(13)이 마련되어 있다.

상기 메모리셀내의 충간 절연막(12)상에는 전원전압배선(V_∝)(14A) 및 고저항 부하소자(R₁R₂)(14B)가 마련되어 있다. 그 형상을 알기 쉽게 하기 위해 제8도에 배선(14A) 및 저항(14B)만의 평면형상을 도시한다.

고저항 부하소자(14B)의 한쪽 끝부분은 전원전압배선(14A)와 일체로 형성되는 것에 의해서 이것에 접속되어 있다. 고저항 부하소자(14B)의 다른쪽 끝부분은 접속구멍(13)을 통해서 MISFET Qs₁,Qs₂의 반도체영역(9),(11) 및 MISFET Q₁,Q₂의 게이트전극(7)과 전기적으로 접속되어 있다.

상기 전원전압배선(14A), 고저항 부하소자(14B)의 각각은 불순물의 도입으로 저항값을 제어할 수 있는 도전층, 예를 들면 다결정 실리콘막으로 구성되어 있다. 전원전압배선(14A)는 저항값을 저감하기 위해 n형의 불순물 예를 들면 비소 또는 인이 도입된 다결정 실리콘막으로 구성되어 있다. 고저항 부하소자(14B)는 상기 불순물이 도입되어 있지 않은 소위 논 도프(none doped)의 다결정 실리콘막으로 구성되어 있다. 즉, 제8도에 부호(14B)를 붙인 1점쇄선으로 둘러쌓인 영역을 포토레지스트로 피복한 상태로 배선(14A)를 형성하기 위한 불순물이 도입된다.

(15)는 전원전압배선(14A) 및 고저항 부하소자(14B)를 피복하는 예를 들면 실리콘 산화막으로 이루어지는 충간 절연막, (16)은 MISFET Qs의 반도체영역(11)상의 절연막(6),(12),(15)를 제거해서 마련된 접속구멍이다.

(17)은 데이타선 DL, /DL이며 접속구멍(16)을 통해서 MISFET Qs의 반도체영역(11)과 전기적으로 접속되어 충간 절연막(15)의 상부를 행방향으로 연장하도록 구성되어 있다. 데이터선(17)은 알루미늄막 또는 소정의 첨가물(Si,Cu)이 함유된 알루미늄막 등으로 구성되어 잇다.

제5도는 내부회로 A를 구성하는 p 및 n채널 MISFET Qp 및 Qn₃과 정전기파괴방지회로 B를 구성하는 n채널 MISFET Qn( 및 Qn₂)이 구성을 도시한 것이다.

MISFET Qn₃은 p형 웰영역(2)에 형성되고, 게이트절연막(6), 게이트전극(7), 소오스, 드레인영역인 한쌍의 n형 및 n+형 반도체영역(8) 및 (11)로 구성되어 있다. MISFET Qn₃은 MISFET Qs와 거의 마찬가지로 구성되어 있다. MISFET Qn₁( 및 Qn₂)은 p형 웰영역(2)에 형성되고, 게이트절연막(6), 게이트전극(7), 소오스, 드레인영역인 한쌍의 n+형의 반도체영역(9)로 구성되어 있다. MISFET Qn₁,Qn₂의 각각은 MISFET Q와 거의 마찬가지로 구성되어 있다. p채널 MISFET Qp는 n형 반도체기판(1)내에 형성되고, 게이트절연막(6), 게이트전극(7), 소오스, 드레인영역인 한쌍의 p+형의 반도체영역(18)로 구성되어 있다.

반도체영역(9)는 입력단회로 A의 MISFET Qp 및 LDD구조의 MISFET Qn₃의 정전기파괴내압에 비해 MISFET Qn₁,Qn₂의 드레인영역과 소오스영역 사이의 브레이크 다운전압(표면 브레이크다운전압 또는 펀치스루전압)이 낮아지도록 구성되어 있다. 즉, 반도체영역(9)는 입력단회로 A가 정전기파괴를 일으키기 전에 정전기파괴방지회로 B로 과대전압을 클램프하여 내부회로 즉 입력단회로 A의 정전기파괴내압을 향상할 수 있다. 본 발명은 이와 같이 정전기파괴내압을 높이기 위해 SRAM의 주변회로 부분에 마련되는 반도체영역(9)를 내부회로를 구성하는 메모리셀 부분에 적극적으로 마련한 점이 하나의 특징이다.

MISFET Qn₁,Qn₂와 MISFET Qn₃은 메모리셀 형성용 웰영역(2)와는 다른 웰영역으로서 서로 독립된 웰영역(2)내에 각각 형성된다. 또, 채널스토퍼영역(4)는 웰영역(2)내의 필드절연막(3) 아래에 형성된다.

또한, 제5도에 있어서 MISFET Qn₁( 및 Qn₂)의 채널길이가 MISFET Qn₃의 그것과 거의 동일하게 도시되어 있지만, 실제로는 브레이크다운전압을 적정한 크기로 하기 위해 MISFET Qn₃의 그것보다 매우 크게 된다.

(17)은 데이터선(DL)(17)과 동일 공정으로 형성되는 알루미늄층으로 이루어지는 소오스전극 및 드레인전극 또는 배선이다. 또한, 저항 R₃은 도시하지 않지만, 제2층째의 다결정 실리콘막(14A)(불순물을 도입한 부분)와 동일 영역으로 형성된다.

제5도에는 도시하고 있지 않지만, MISFET Qn의 드레인영역 및 MISFET Qn₂의 소오스영역(외부단자 BP에 접속되는 쪽)만을 반도체영역(9)로 형성해도 좋다. 또, 메모리셀내의 p+형 반도체영역(5)와 동일 공정으로 형성되는 영역을 정전기파괴방지회로 B의 회로소자, 즉 MISFET Qn₁ 및 Qn₂아래에 형성해도 좋다. 이것에 의해, 통상 동작시의 오동작을 방지하면서 브레이크다운전압을 작게할 수 있다.

다음에 본 실시예의 제조방법에 대해서 제9도 내지 제14도(각 제조공정마다에 있어서의 메모리셀의 주요부 단면도)를 사용하여 간단히 설명한다.

먼저, 단결정 실리콘으로 이루어지는 n-형의 반도체기판(1)에 p-형의 웰영역(2)를 형성한다. 그후, 반도체소자 형성영역 사이의 웰영역(2)의 주면에 주지의 기술에 의해 필드절연막(3) 및 p형의 채널스토퍼영역(4)를 형성한다.

그리고, 제9도에 도시한 바와 같이 반도체소자 형성영역의 웰영역(2)의주면상에 기판(1)의 주면의 열산화에 의해 게이트절연막(6)을 형성한다.

제9도에 도시한 게이트절연막(6)을 형성하는 공정후에 제10도에 도시한 바와 같이 웰영역(2)의 주면부에 p+형의 반도체영역(5)를 형성한다. 반도체영역(5)는 주로 필드절연막(3)을 불순물 도입용 마스크로서 사용하여 예를 들면 10¹³atoms/cm²정도의 붕소를 300KeV 정도의 에너지의 이온주입으로 도입하여 어닐링하는 것에 의해 형성한다. 이때 메모리셀 어레이 이외의 회로(주변회로), 예를 들면 제2도에 도시한 회로등의 형성영역은 포토레지스트막에 의해서 피복된다. 따라서, P+형 영역(5)는 메모리셀 어레이내에만 형성된다. 또한, 상술한 바와 같이 p+형 영역(5)를 주변회로의 일부, 예를 들면 MISFET Qn₁,Qn₂의 형성영역에 형성해도 좋다.

제10도에 도시한 반도체영역(5)를 형성하는 공정후에 소정의 게이트절연막(6)을 제거하고, 제11도에 도시한 바와 같이 다이렉트 콘택트용의 접속구멍(6A)를 형성한다.

그후, 게이트절연막(6)의 소정의 상부에 게이트전극(7)을 형성함과 동시에 워드선(7A) 및 기준전압배선(7B)를 형성한다. 게이트전극(7), 워드선(7A) 및 기준전압배선(7B)의 각각은 예를 들면 다결정 실리콘막(7a)의 상부에 고융점 금속실리사이드막(7b)를 형성한 폴리사이드막으로 구성한다. 다결정 실리콘막(7a)는 예를 들면 CVD에 의해 형성하고, 고융점 금속실리사이드막(7b)는 예를 들면 스퍼터에 의해 형성한다. 부호는 붙이지 않지만 다결정 실리콘막(7a)에 저항값을 저감하기 위해 확산된 불순물은 접속구멍(6A)를 통해서 웰영역(2)의 주면으로 확산하여 소오스영역 또는 드레인영역의 일부로서 사용되는 n형의 반도체영역(부호는 붙이지 않음)을 형성하도록 되어 있다. 이 n형의 반도체영역은 반도체영역(5)와 접촉하도록 충분히 깊게 확산하여 정보로 되는 전하축적량을 더욱 향상해도 좋다.

그리고, 제11도에 도시한 바와 같이 게이트전극(7)의 측부의 웰영역(2)의 주면에 LDD구조를 구성하기 위한 n형의 반도체영역(8)을 형성한다. 반도체영역(8)은 주로 게이트전극(7) 및 필드절연막(3)을 마스크로서 사용하고, n형의 불순물 예를 들면 인을 이온주입으로 도입하는 것에 의해 형성한다. 이때, p채널 MISFET(예를 들면 Qp) 형성영역은 포토레지스트막에 의해서 피복된다. 영역(8)을 위한 인은 영역(9)가 형성될 부분, 즉 MISFET Q₁,Q₂,Qn₁,Qn₂형성영역에도 도입된다. p채널 MISFET를 피복하는 포토레지스트막이 MISFET Q₁,Q₂,Qn₁,Qn₂를 피복하도록 해도 좋다.

제11도에 도시한 반도체영역(8)을 형성하는 공정후에 제12도에 도시한 바와 같이 정보로 되는 전하차축적량을 향상하는 부분의 웰영역(2) 반도체영역(8)의 주면부에 반도체영역(9)를 형성한다. 이 반도체영역(9)는 상술한 바와 같이 정전기파괴방지회로 B의 클램프용 MISFET Qn₁,Qn₂의 드레인영역, 소오스영역(9)와 동일 제조공정으로 형성한다. 반도체영역(9)는 상기 제3도 및 제7도에 부호(9)를 붙인 1점쇄선으로 둘러쌓인 영역내에 형성되고, 게이트전극(7) 및 필드절연막(3)을 마스크로서 사용하여 n형의 불순물을 도입하는 것에 의해 형성할 수 있다. 이 n형의 불순물을 도입하는 공정에 있어서, n형의 불순물이 도입되지 않는 영역(부호(9)를 붙이고, 1점쇄선으로 둘러싸인 영역 이외)은 포토레지스트막 등의 마스크로 피복된다. 그리고, 이 포토레지스트 마스크에 의해 p채널 MISFET 형성영역이 또 피복된다. 반도체영역(9)는 반도체영역(5)와 접촉하는 깊은 접합깊이를 갖도록 예를 들면 5×10¹⁵atoms/cm²정도의 인을 50KeV 정도의 에너지의 이온주입으로 도입하고, 950℃에서 30분간 어닐링하는 것에 의해 형성할 수 있다. 영역(9)의 형성을 위한 이온주입은 축적노드의 기생용량 C를 구성하는 게이트용량을 크게 하기 위해 게이트전극(7)을 마스크로 사용한다. 영역(9)는 영역(8)보다 높은 불순물 농도를 갖고 또한 영역(8)과 마찬가지로 게이트전극(7)을 마스크로한다. 이 때문에 게이트전극(7)의 양쪽의 기판내에 있어서 영역(9)는 영역(8)을 그 내부에 포함하거나 또는 둘러싼다.

구동용 MISFET Q의 드레인영역으로서 사용되는 반도체영역(9)가 클램프용 MISFET Qn₁,Qn₂의 드레인영역, 소오스영여과 동일 제조공정으로 형성되는 것에 의해 영역(9)를 형성하기 위한 전용의 불순물 도입공정을 마련할 필요가 없다.

제12도에 도시한 반도체영역(9)를 형성하는 공정후에 게이트전극(7)의 측부에 사이드월 절연막(10)을 형성한다. 절연막(10)은 예를 들면 기판(1)의 모든 주면상에 CVD에 의해 형성한 산화 실리콘막에 반응성 이온에칭(RIE) 등의 이방성 에칭을 실시하는 것에 의해 형성할 수 있다.

그후, 제13도에 도시한 바와 같이 소오스영역 또는 드레인영역으로서 사용되는 n+형의 반도체영역(11)을 형성한다. 반도체영역(11)은 비소를 예를 들면 10¹⁶atoms/cm², 80KeV 정도의 에너지의 이온주입으로 도입하는 것에 의해 형성한다. 영역(11)을 위한 비소는 영역(9)내에도 도입되지만 아무런 지장은 없다. 영역(9)를 위한 인의 확산속도가 영역(11)을 위한 비소의 그것보다 크고 또한 영역(11)이 절연막(10)에 의해서 규정되기 때문에 MISFET Q, Qn₁,Qn₂의 게이트전극(7) 근방에서는 영역(11)은 영역(9)에 포함되거나 또는 둘러싸인다. 이때, p채널 MISFET 형성영역은 포토레지스트막으로 이루어지는 마스크에 의해서 피복된다. 또한, 반도체영역(11)은 반도체영역(9)를 형성하는 공정전에 형성해도 좋다.

그후, 도시하고 있지 않지만 p채널 MISFET Qp의 소오스영역 및 드레인영역으로서 사용되는 p+형의 반도체영역(18)은 영역(18)을 위한 붕소의 확산계수가 인이나 비소보다 크기 때문에 반도체영역(11)을 형성하는 공정후에 형성된다.

제13도에 도시한 반도체영역(11)을 형성하는 공정후에 CVD에 의해 실리콘 산화막으로 이루어지는 충간 절연막(12)를 기판(1)상의 전면에 형성하고 소정 부분의 충간 절연막(12)를 제거해서 접속구멍(13)을 형성한다.

그후에 제14도에 도시한 바와 같이 충간 절연막(12)상에 전원전압용 배선(14A), 고저항 부하소자(14B)의 각각을 형성한다. 전원전압용 배선(14A), 고저항 부하소자(14B)는 충간 절연막(12)상의 전면에 CVD에 의해 다결정 실리콘막을 형성하고, 이 다결정 실리콘막에 저항값을 저감하는 n형의 불순물을 도입할지 도입하지 않을지에 의해 형성한다.

제14도에 도시한 전원전압용 배선(14A), 고저항 부하소자(14B)의 각각을 형성하는 공정후에 CVD에 의해 실리콘 산화막으로 이루어지는 충간 절연막(15)를 형성하고 접속구멍(16)을 형성한다. 그리고, 상기 제3도 및 제4도에 도시한 바와 같이 접속구멍(16)을 통해서 MISFET Qs의 한쪽의 반도체영역(11)과 전기적으로 접속하도록 충간 절연막(15)상에 스퍼터에 의해 알루미늄막으로 이루어지는 데이터선(17)을 형성한다. 그후, 도시하지 않지만 기판(1)상의 전면에 최종 패시베이션막이 형성되고, 본딩패드상에 상기 패시베이션막을 제거하는 것에 의해 열린 구멍이 형성된다.

본 명세서에 있어서, 상술한 미국 특허출원번호 764,208호가 참조로서 인용된다. 제1도, 제3도, 제4도, 제6도∼제14도에 도시된 SRAM은 영역(5) 및 (9)를 제외하고 이 참중에 개시된 SRAM과 유사하다. 본 발명에 따른 영역(5)는 필드절연막을 마스크로서 사용하는 것에 의해 형성되고 또한 MISFET Qs 및 Qn₃의 소오스, 드레인영역에는 실질적으로 접속되지 않도록 형성된다. 본 발명에 따라서 형성되는 영역(9)는 소오스, 드레인을 구성하기 위한 다른 영역(11)( 및 (8))보다 깊고, 또한 메모리셀의 MISFET 및 주변회로의 MISFET의 양쪽에 마련된다. SRAM의 영역(5) 및 (9) 이외의 부분은 기본적으로 미국 특허출원번호 764,208호에 명세서에 개시된 방법에 의해서 형성할 수 있다.

본 명세서에 있어서, 또 1985년 12월 3일에 출원된 미국 특허출원번호 804,120호가 참조로서 인용된다. 제2도 및 제5도에 개시된 주변회로의 MISFET Qp와 Qn₃은 미국 특허출원번호 804,120호의 명세서에 제시된 방법에 의해서 형성할 수 있다.

이상 본 발명자에 의해서 이루어진 발명을 상기 실시예 따라 구체적으로 설명하였지만, 본 발명은 상기 실시예에 한정되는 것은 아니고, 그 요지를 이탈하지 않는 범위내에서 여러 가지로 변경가능한 것은 물론이다.

MISFET Qn₁과 같이 깊은 반도체영역(9)를 갖는 MISFET가 제15도에 도시한 출력회로 C의 정전기파괴 방지회로 D를 구성해도 좋다. CMOS 인버터를 구성하는 p채널 MISFET Qp₂ 및 n채널 MISFET Qn₄는 각각 MISFET Qp 및 MISFET Qn₃과 동일 구성으로 된다. 이 CMOS 인버터의 출력은 출력용 외부단자 BP에 공급된다. 외부단자 BP와 전위 V_∝와 Vss 사이에 각각 그 게이트에 고정전위 예를 들면 Vss가 인가된 n채널 MISFET Qn₅,Qn₆*이 접속된다. MISFET Qn₅와 Qn₆은 제5도에 도시한 MISFET Qn₁(Qn₂) DHK 동일 구조로 된다.

제2도에 도시한 MISFET Qn₃ 및 제15도에 도시한 MISFET Qn₄가 MISFET Qn₁(Qn₂)와 동일 구조를 갖고 있어도 좋다. 즉, 깊은 영역(9)를 갖는 MISFET는 외부단자 BP에 그의 소오스, 드레인 또는 게이트가 접속되는 MISFET에 적용할 수 있다.

MISFET Qn₁,Qn₂,Qn₅, Qn₆아래에 제16도에 도시한 바와 같이, p+형 반도체영역(5)가 형성되어도 좋다. 이것에 의해, 통상의 전압범위 (0∼5V)에서의 동작에 불합리를 일으키는 일 없이 MISFET의 브레이크다운 전압을 작게할 수 있어 다음단의 회로의 회로소자(MISFET)의 파괴방지에 유효하다. 정전기파괴방지회로 B의 클래프용 MISFET Qn₁,Qn₂의 영역(9)와 메모리셀의 구동용 MISFET Q의 접합깊이가 같은 영역(9)를 각각 별도의 제조공정으로 형성해도 좋다.

깊은 반도체영역(9)는 게이트전극(7)을 형성하기 전에 형성해도 좋다. 제10도의 공정후, 예를 들면 포토레지스트막으로 이루어지는 마스크가 MISFET Qp, Qs, Qn₃ 등의 형성영역을 피복하도록 또한 MISFET Q₅,Qn₁,Qn₂의 게이트전극(7)에 상당하는 영역을 피복하도록 형성된다. 이 상태에서 영역(9)를 형성하기 위한 이온주입이 실행된다. 이 경우, 게이트전극(7)과 영역(9) 사이의 마스크맞춤 여유가 필요하다. 깊은 영역(9)는 또 본 명세서에 참조로서 인용되는 1986년 2월 3일에 출원된 미국 특허출원번호 825,587호에 기재되어 있는 방법에 의해서 형성되도 좋다.

본 발명은 p채널 MISFET로 이루어지는 부하소자와 구동용 n채널 MISFET에 의해 플립플롭회로를 구성하는 메모리셀을 구비한 SRAM에 적용할 수 있다. 즉, 저항 R 대신에 p채널 MISFET를 사용해도 좋다. 플립플롭회로는 각각이 p채널 MISFET와 구동용 n채널 MISFET로 이루어지는 2개의 CMOS 인버터회로에 의해서 구성된다. 2개의 CMOS 인버터회로의 입력 및 출력은 서로 접속되어 래치회로를 구성한다. 이 경우, 메메리셀의 p채널 MISFET는 제5도에 도시한 MISFET Qp와 동일 구조라도 좋다. 또, 메모리셀의 p채널 MISFET는 MISFET Qs₁또는 Q₁(Q₂)의 각 반도체영역의 도전형을 반대로 한 구조와 동일해도 좋다. 웰영역(2)에 상당하는 반대 도전형의 영역(n형 웰영역)은 형성해도 형성하지 않아도 좋다. 메모리셀의 p채널 MISFET의 적어도 드레인영역을 깊은 영역으로 하고, 또한 여기에 접하는 매립형의 n+형 반도체영역을 형성하는 것에 의해서 더욱 축적노드의 기생용량 C를 증가시킬 수 있다.

메모리셀의 p채널 MISFET는 다결정 실리콘층(14)를 이용하여 형성해도 좋다.

본 발명은 스테이틱회로로 구성된 메모리셀을 갖는 반도체 기억장치에 널리 유효하다.

Claims (21)

1. 제1 및 제2전송용 MISFET, 제1구동용 MISFET와 제1부하소자를 직렬 접속해서 이루어지는 제1인버터회로 및 제2구동용 MISFET와 제2부하소자를 직렬 접속해서 이루어지는 제2인버터회로를 갖고, 상기 제1구동용 MISFET의 드레인영역과 상기 제2구동용 MISFET의 게이트전극과 상기 제1전송용 MISFET의 소오스 또는 드레인영역의 한쪽이 서로 전기적으로 접속되고, 상기 제2구동용 MISFET의 드레인영역과 상기 제1구동용 MISFET의 게이트전극과 상기 제2전송용 MISFET의 소오스 또는 드레인영역의 한쪽이 서로 전기적으로 접속된 메모리셀을 구비한 반도체 기억장치로서, 상기 구동용 MISFET는 반도체기판의 주면상에 형성된 게이트절연막, 상기 게이트절연막상에 형성된 게이트전극, 상기 반도체기판내에 형성된 소오스 및 드레인영역을 갖고, 상기 전송용 MISFET는 상기 주면상에 형성된 게이트절연막, 상기 게이트절연막상에 형성된 게이트전극, 상기 반도체기판내에 형성된 소오스 및 드레인영역을 갖고, 상기 구동용 MISFET의 소오스 및 드레인영역의 상기 구동용 MISFET의 게이트전극 아래로의 돌아들어감은 상기 전송용 MISFET의 소오스 또는 드레인영역의 상기 전송용 MISFET의 게이트전극 아래로의 돌아들어감보다 크게 된 반도체 기억장치.
2. 제1항에 있어서, 상기 구동용 MISFET의 소오스 및 드레인영역은 제1영역을 갖고, 상기 전송용 MISFET의 소오스 또는 드레인영역은 제2영역과 제3영역을 갖고, 상기 제2영역은 상기 제3영역과 상기 전송용 MISFET의 채널형성영역 사이에 형성되고, 상기 제3영역의 불순물 농도는 상기 제2영역의 불순물 농도보다 높고, 상기 제1영역의 접합깊이는 상기 제3영역의 접합깊이보다 큰 반도체 기억장치.
3. 제2항에 있어서, 상기 전송용 MISFET의 게이트전극의 측벽에 사이드월 스페이서가 형성되고, 상기 제2영역은 상기 전송용 MISFET의 게이트전극에 대해서 자기정합적으로 형성되고, 상기 제3영역은 상기 사이드월 스페이서에 대해서 자기정합적으로 형성되고, 상기 제1영역은 상기 제1영역내에 상기 제3영역에 대응하는 제4영역을 갖는 반도체 기억장치.
4. 제3항에 있어서, 상기 제1영역은 상기 구동용 MISFET의 게이트전극에 대해서 자기정합적으로 형성되는 반도체 기억장치.
5. 제4항에 있어서, 상기 제1영역은 인을 불순물로서 함유하는 반도체 기억장치.
6. 제1 및 제2전송용 MISFET, 제1구동용 MISFET와 제1부하소자를 직렬 접속해서 이루어지는 제1인버터회로 및 제2구동용 MISFET와 제2부하소자를 직렬 접속해서 이루어지는 제2인버터회로를 갖고, 상기 제1구동용 MISFET의 드레인영역과 상기 제2구동용 MISFET의 게이트전극과 사기 제1전송용 MISFET의 소오스 또는 드레인영역의 한쪽이 서로 전기적으로 접속되고, 상기 제2구동용 MISFET의 드레인영역과 상기 제1구동용 MISFET의 게이트전극과 상기 제2전송용 MISFET의 소오스 또는 드레인 영역의 한쪽이 서로 전기적으로 접속된 메모리셀을 구비한 반도체 기억장치로서, 상기 구동용 MISFET는 반도체기판의 주면상에 형성된 게이트절연막, 상기 게이트절연막상에 형성된 게이트전극 및 상기 반도체기판내에 형성된 제1영역을 갖고, 상기 제1영역은 상기 구동용 MISFET의 게이트전극 아래까지 연장하고 또한 상기 구동용 MISFET의 드레인영역으로 작용하고, 상기 전송용 MISFET는 상기 주면상에 형성된 게이트절연막, 상기 게이트절연막상에 형성된 게이트전극 및 상기 반도체기판내에 형성된 제2영역을 갖고, 상기 제2영역은 상기 전송용 MISFET의 게이트전극 아래까지 연장하고 또한 상기 전송용 MISFET의 소오스 또는 드레인영역으로서 작용하고, 상기 제1영역의 불순물 농도는 상기 제2영역의 불순물 농도보다 높은 반도체 기억장치.
7. 제6항에 있어서, 상기 제1영역의 접합깊이는 상기 제2영역의 접합깊이보다 큰 반도체 기억장치.
8. 제6항에 있어서, 상기 제1영역의 상기 구동용 MISFET의 게이트전극 아래로의 돌아들어감은 상기 제2영역의 상기 전송용 MISFET의 게이트전극 아래로의 돌아들어감보다 큰 반도체 기억장치.
9. 제8항에 있어서, 상기 제1영역은 인을 불순물로서 함유하는 반도체 기억장치.
10. 제6항에 있어서, 상기 전송용 MISFET는 상기 반도체기판내에 형성된 제3영역을 또 갖고, 상기 제2영역은 상기 제3영역과 상기 전송용 MISFET의 채널형성영역 사이에 형성되고, 상기 제3영역의 불순물 농도는 상기 제2영역의 불순물 농도보다 높고, 상기 제2영역 및 제3영역은 상기 전송용 MISFET의 드레인영역으로서 작용하는 반도체 기억장치.
11. 제10항에 있어서, 상기 제1영역의 접합깊이는 상기 제3영역의 접합깊이보다 큰 반도체 기억장치.
12. 제10항에 있어서, 상기 전송용 MISFET의 게이트전극의 측벽에 사이드월 스페이서가 형성되고, 상기 제2영역은 상기 전송용 MISFET의 게이트전극에 대해서 자기정합적으로 형성되고, 상기 제3영역은 상기 사이드월 스페이서에 대해서 자기정합적으로 형성되는 반도체 기억장치.
13. 제12항에 있어서, 상기 제1영역은 상기 구동용 MISFET의 게이트전극에 대해서 자기정합적으로 형성되는 반도체 기억장치.
14. 그의 내부에 형성된 제1도전형의 제1반도체영역을 갖는 반도체기판, 상기 제1반도체영역상에 형성되고 또한 구동용 MISFET를 갖는 플립플롭회로와 상기 구동용 MISFET에 결합된 전송용 MISFET를 포함하는 메모리셀, 상기 제1반도체영역의 불순물 농도보다 높은 불순물 농도를 갖고 또한 상기 메모리셀의 축적용량을 증가시키도록 상기 구동용 MISFET의 드레인역역과 접촉하고있으며, 상기 제1반도체영역내에 잇어서 적어도 상기 구동용 MISFET를 상기 드레인영역과 게이트전극 아래에 형성된 상기 제1도전형의 제2반도체영역을 포함하며, 상기 전송용 MISFET는 상기 제1반도체영역내에 있어서 소정의 제1접합깊이를 갖고 또한 그의 채널영역과 접촉하는 소오스 및 드레인영역을 포함하고, 상기 구동용 MISFET는 상기 제1반도체영역내에 있어서 상기 소정의 제1접합깊이보다 깊은 소정의 제2접합깊이를 갖고 또한 그의 채널영역과 접촉하는 소오스 및 드레인영역을 포함하며, 상기 구동용 MISFET의 소오스 및 드레인영역의 상기 구동용 MISFET의 게이트전극 아래로의 돌아들어감은 상기 전송용 MISFET의 소오스 또는 드레인영역의 상기 전송용 MISFET의 게이트전극 아래로의 돌아들어감보다 크고, 상기 구동용 및 전송용 MISFET의 상기 소오스 및 드레인영역은 상기 제1도전형과 반대 도전형인 제2도전형을 갖는 반도체 기억장치.
15. 제14항에 있어서, 상기 제2반도체영역은 α선 입자에 의해 발생된 상기 제1반도체영역내의 소수캐리어에 대해서 포텐셜베리어를 형성하도록 상기 구동용 MISFET 아래에 형성되는 반도체 기억장치.
16. 제14항에 있어서, 상기 소정의 제1접합깊이를 갖는 상기 전송용 MISFET의 상기 소오스 및 드레인 영역은 LDD구조를 갖는 반도체 기억장치.
17. 제14항에 있어서, 상기 제2반도체영역은 상기 구동용 MISFET의 채널영역에 영향을 미치지 않는 위치에 형성되는 반도체 기억장치.
18. 제17항에 있어서, 상기 구동용 MISFET의 게이트길이는 상기 전송용 MISFET의 게이트길이보다 긴 반도체 기억장치.
19. 제14항에 있어서, 상기 제1도전형은 p형이고, 상기 제2도전형은 n형인 반도체 기억장치.
20. 제14항에 있어서, 상기 메모리셀은 스테이틱 랜덤 액세스의 메모리셀인 반도체 기억장치.
21. 제14항에 있어서, 상기 반도체기판상에 형성된 외부단자와 상기 반도체기판상에 형성되고 그의 소오스 및 드레인영역의 한쪽이 상기 소정의 제2접합깊이를 갖고 또한 상기 외부단자에 접속되어 있는 MISFET를 또 포함하는 반도체 기억장치.