KR900002886B1

KR900002886B1 - 반도체 기억장치

Info

Publication number: KR900002886B1
Application number: KR1019860008117A
Authority: KR
Inventors: 마사히로 시미즈; 히로기 시마노; 마사히데 이누이시; 가쓰히로 쓰가모도
Original assignee: 미쓰비시 뎅기 가부시끼가이샤; 시기 모리야
Priority date: 1985-12-20
Filing date: 1986-09-27
Publication date: 1990-05-01
Also published as: JPS62145859A; US5023682A; KR870006655A

Abstract

내용 없음.

Description

반도체 기억장치

제 1 도는 본 발명의 실시예인 반도체 기억장치의 메모리셀 주변부의 구조를 표시한 단면도.

제 2 도는 종래의 다이나믹 RAM의 메모리셀 주변부의 구조를 표시한 단면도.

제 3 도는 종래의 다른 다이나믹 RAM의 메모리셀 주변부의 구조를 표시한 단면도.

* 도면의 주요부분에 대한 부호의 설명

1:P^-형 반도체기판 2:제 1 게이트전극

3:제2게이트전극 4:제1게이트절연막

5:제2게이트절연막 6,7:N⁺형역역

9:분리절연막 10,13,80 : P⁺형영역

11,12:공핍층 14 : 사이드 월

15,16:티탄 실리사이듭막

본 발명은 반도체 기억장치에 관한 것으로 특히

선등의 방사선에 의한 소프트에러를 제거할 수 있는 반도체 기억장치에 관한 것이다.

종래의 이와 같은 종래의 반도체 기억장치로서 제 2 도에 도시된 것이 있었다. 제 2 도의 종래의 256K 다이나믹 RAM의 메모리셀 주변부의 구조를 표시한 단면도이다. 우선 이 메모리셀 주변부의 구성에 대하여 설명한다.

도면에 있어서 P⁺형 반도체기판(1)상에 반전, 기생방지를 위한 P⁺형영역(10)이 형성되고 있고 다시 P⁺형영역(10)상에 소자사이를 분리하기 위한 분리절연막(9)이 형성되어 있다. 또한 이들 P⁺형영역 분리절연막에 협삽되어 P^-형 반도체 기판(1)상에 N⁺형영역(6)과 N⁺형형역(7)이 상호 간격을 두고 형성되어 있고 N⁺형영역(6)과 N⁺형영역(7) 사이의 P^-형 반도체기판(1)상에 P^-형영역(8)이 형성되어 있다. 또한 N⁺영역(6) 상 및 분리절연막(9)상에 제 1 게이트 절연막(4)이 형성되어 있고 이 제 1 게이트 절연막상에 전원에 접속된 제 1 게이트전극(2)이 형성되어 있다. 또한 P⁺형영역(6)상 및 N⁺형영역(7)상에 제 2 게이트 절연막(5)이 형성되어 있고 이 제 2 게이트 절연막상에 워드선에 접속된 제 2 게이트전극(3)이 형성되어 있다.

N⁺형영역(6)은 좌측부분이 일측의 소오스/드레인 영역이 되고 제 1 게이트절연막(4)하의 우측부분이 정보를 기억하기 위한 전하축적 영역이 된다. 이 전하 축적영역과 제 1 게이트절연막(4)과 제 1 게이트전극(2)과는 메모리셀을 구성한다. N⁺형영역(7)은 비트선(도시없음)에 접속되어 있고 이 N⁺형영역은 타측의 소오스/드레인 영역이 된다. P⁺형영역(8)은 제 2 게이트전극(3)의 드레시홀드전압을 제어하기 위한 것이다. P^-반도체기판(1)과 N⁺형영역(6)과 N⁺형영역(7)과 P⁺형영역(8)과 제 2 게이트절연막(50)과 제 2 게이트전극(3)과는 트랜스퍼 게이트 트랜지스터를 구성한다. 11은 N⁺형영역(6)과 P^-형 반도체기판(1) 사이에 형성되는 공핍층을 12는 N⁺형영역(7)과 P^-형 반도체기판(1) 사이에 형성되는 공핍층을 표시한 것이다.

더우기 여기에서는 설명을 위해 편의상 N⁺형영역(6)의 노출된 부분상, 제 2 게이트전극(3)상 및 N⁺형영역(7) 상등에 형성되는 층간절연막, 이 층간절연막상에 형성되는 비트선등의 배선부분 및 이들 층간절연막상과 배선부분상에 형성되는 보호막을 생략하고 있다. 또한 불순물을 확산영역인 N⁺형영역(6)을 형성하는 대신에 제 1 게이트전극(2)에 정전위를 부여하므로서 제 1 게이트절연막(4)을 통하여 P^-형 반도체기판(1)상에 N⁺형영역(6) 상당부분에 N⁺형의 반전층을 유지시켜 이 반전층에 전하를 축적하도록 하여도 된다.

다음은 이 메모리셀 주변부의 동작에 대하여 설명한다. 메모리셀의 N⁺형영역(6)의 전하 측적영역에 전자가 축적되어 있는 상태를 "0"전자가 축적되어 있지 않은 상태를 "1"로 한다. 그리고 비트선에 접속되어 있는 N⁺형영역(7)의 전위는 센스앰프(도시없음)의 작용에 의하여 미리 어떠한 중간전위에 유지되어 있다.

여기에서 워드선의 전위가 상승하고 이 워드선에 접속되어 있는 트랜스퍼 게이트 트랜지스터의 제 2 게이트전극(3)의 전위가 드레시홀드전압보다도 높게되면 이 제 2 게이트전극의 직하에 N⁺형 반전층의 채널이 형성되어서 N⁺형영역(6)과 N⁺형영역(7)사이가 도통한다. 그리하여 이제 메모리셀의 기억정보가 "0", 즉 N⁺형영역(6)에 전자가 축적되어 있는 상태의 경우에는 이 N⁺형영역(6)과 비트선에 접속되어 있는 N⁺형영역(7)이 도통하므로서 그때까지 중간전위로 유지되었던 N⁺형영역(7)의 전위가 하강하고 또한 반대로 메모리셀의 기억정보가 "1", 즉 N⁺형영역(6)에 전자 축적되어 있지 않은 상태의 경우에는 이 도통에 의하여 중간전위에 있던 N⁺형영역(7)의 전위가 상승하게 된다.

그리고 이 비트선의 전위의 변화를 센스앰프에 의하여 감지, 증폭하여 인출함과 동시에 같은 기억정보를 리프레쉬하여 동일 사이클내에 재차 메모리셀에 기록하도록 되었다.

종래의 메모리셀 주변부는 이와 같은 동작하지만 소오스/드레인영역 및 전하축적영역이 N⁺형영역 또는 N⁺형 반전층에서 형성되어 있기 때문에

선등의 방사선이 메모리칩내에 입사하여 생성되는 전자 전공대안에서 전자가 N⁺형영역(6)이나 N⁺형영역(7)에 수집되어서 본래의 기억정보를 반전시키는 것으로 오동작(이하 소프트에러로 호칭한다)을 발생하는 문제점이 있었다.

또한 이 문제점을 해소하기 위하여 제 3 도에 표시한 바와 같이 N⁺형영역(6)의 주위에 P⁺형영역(13)을 형성하여 메모리셀용량을 증가시키고

선등의 방사선으로 생성되는 전자가 N⁺형영역(6)에 수집되어도 오동작하지 않게 임계전하량을 크게하여 소프트에러를 방지하는 수단이 있지만 비트선에 접속되어 있는 N⁺형영역(7)은 전자의 수집에 대하여 보호되어 있지 않고 또한 부가적으로 이 N⁺형영역(7) 주위에 P⁺영역을 형성하면 겨우 2~3㎛이라는 좁은 간격내에 P⁺형영역이 대향되는 것이 되어 기생 pnp 트랜지스터동작을 발생하여 트랜스퍼 게이트 트랜지스터를 안정되게 동작시키는 것이 곤란하게 된다는 문제점이 있었다.

본 발명은 상기와 같은 문제점을 해소하기 위하여 안출된 것으로서 미세화구조라하여도 트랜지스터 특성을 손상하지 않고 단순한 구조로

선등의 방사선에 의한 소프트 에러를 제거할 수 있는 반도체 기억장치를 얻고져 함을 목적으로 한다.

본 발명에 의한 반도체 기억장치는 제 1 도전형의 반도체기판상에 이 반도체기판을 불순물농도보다 불순물 농도가 높은 제 1 도전형의 반도체층을 형성하고 이 반도체층상에 그 일부가 일측의 소오스/드레인영역이 되고 기타 일부가 정보를 기억하기 위한 전하축적영역이 되는 제 2 도전형의 제 1 반도체영역을 형성하고 상기 반도체 층상에 제 1 반도체영역과 간격을 두고 비트선에 접속되고 또한 타측의 소오스/드레인영역이 되는 제 2 도전형의 제 2 반도체영역을 형성하고 제 1 반도체영역상에 제 1 게이트절연막을 형성하고 이 제 1 게이트절연막 상에 제 1 게이트전극을 형성하고 제 1 및 제 2 반도체영역간의 반도체기판상과 제 1 및 제 2 반도체영역상에 제 2 게이트절연막을 형성하고, 이 제 2 게이트 절연막상에 제 2 게이트전극을 형성하고 제 1 및 제 2 게이트절연막간의 제 1 반도체영역상, 제 2 반도체영역상 및 제 2 게이트전극상에 고융점 금속 실리사이드막을 형성한 것이다.

본 발명에 있어서는 제 2 도전형의 제 1 및 제 2 반도체영역이 제 1 도전형의 반도체기판의 불순물농도보다 불순물농도가 높은 제 1 도전형의 반도체층으로 둘러싸여짐으로 제 1 및 제 2 반도체영역과 이 반도체층간에 형성되는 공핍층의 폭이 좁아져서 제 1 및 제 2 반도체영역의 용량이 커진다. 이 때문에 제 1 및 제 2 반도체영역에 축적되는 "0", "1"에 대응하는 전자의 수의 차가 커지게 되고 제 1 및 제 2 반도체영역은

선의 입사에 의하여 생성되는 전자에 대하여 여유를 가질 수 있게 된다. 또한 반도체기판에서 확산된 전자는 반도체층에서 수명이 짧게되어 제 1 및 제 2 반도체영역에 도달하기 어렵게 된다. 또한 반도체기판과 반도체층과의 경계면에 전자에 대한 포텐셜 배리어가 형성되기 때문에 반도체기판에서 확산된 전자중에 에너지가 작은 것은 이 배리어에 의하여 통과할 수 없게 된다.

또한 제 1 및 제 2 반도체영역 및 제 2 게이트전극이 미세화되어도 고융점금속 실리사이드막에 의하여 제 1 반도체영역의 소오스/드레인영역의 확산저항, 제 2 반도체영역의 확산저항 및 제 2 게이트전극의 배선저항이 하강한다.

본 발명의 실시예를 도면에 따라 설명한다. 더우기 본 실시예의 설명에 있어서 종래의 기술의 설명과 중복되는 부분에 대하여는 그 설명을 생략한다.

제 1 도는 본 발명의 실시예인 반도체기억장치의 메모리셀 주변부의 구조를 표시한 단면도이다. 이 메모리셀 주변부의 제조방법에 대하여 설명하면 우선 예를 들면 불순물농도가 1×10¹⁴~1×10¹⁶㎝^-3의 P^-형 반도체기판(1)에 P형 불순물을 선택적으로 이온주입 확산하여 반전, 기생방지를 위한 P⁺형영역(10)을 형성하고 이후 P⁺형영영역(10)상에 소자간을 분리하기 위한 분리절연막(9)을 형성한다. 다음에 P^-형 반도체기판(1)에 N형 불순물을 선택적으로 이온주입, 확산하여 N^-형영역(6)내의 전하축적영역을 형성하고 이후 P^-형 반도체기판(1)에 P형 불순물을 이온주입, 확산하여 이 전하축적영역의 주위에 예를들면 불순물농도가 1×10¹⁵~1×10¹⁷㎝^-3의 P^-형영역(13)을 형성한다. 다음에 제 1 게이트절연막(4), 제 1 게이트전극(2)을 형성한다. 다음에 P⁺형 반도체기판(1)의 트랜스퍼 게이트 트랜지스터를 형성하여야 할 영역에 P형 불순물을 이온주입, 확산하여 예를들면 불순물농도가 1×10¹⁵~1×10¹⁷㎝^-3의 P⁺형영역(80)을 형성하고 이후 제 2 게이트절연막(5), 제 2 게이트전극(3)을 형성한다. 이때 P⁺형영역(80)내의 제 2 게이트절연막(5)하의 영역은 제 2 게이트전극(3)의 드레시홀드 전압 제어용의 영역이 된다. 다음에 P⁺형영역(80)에 N형 불순물을 이온주입, 확산하여 N⁺형영역(6)내의 일측의 소오스/드레인이 되는 영역 및 비트선에 접속되어 타측의 소오스/드레인이 되는 N⁺형영역(8)을 형성한다. 이때 N⁺형영역(6) 내의 소오스/드레인영역 및 N⁺형영역(7)의 깊이를 P⁺형영역(80)의 깊이보다 얕게 한다. 이것에 의하여 N⁺형영역(6)(7)은 P⁺형영역(13)(80)에 의하여 포위되게 된다.

그러나 N⁺형영역(6)내의 소오스/드레인영역 및 N⁺형영역(7)의 깊이를 P⁺형영역(80)의 깊이보다 얕게하므로서 이들 영역의 확산저항이 상승한다. 더우기 제 2 게이트전극(3)도 미세화됨에 따라 그 배선저항이 상승되어 간다. 그리하여 이들 저항을 하강시키기 위하여 제 2 게이트전극(3)의 측변에 산화막등이 사이드월(14)을 형성하고 N⁺형영역(6)내의 일측의 소오스/드레인이 되는 영역상, 타측의 소오스/드레인이 되는 N⁺형영역(7)상 및 게이트전극(3)상에 자기정합적으로 고융점 금속 실리사이드막, 예를들면 티탄 실리사이드막(15)(16)을 형성한다.

다음에 이 메모리셀 주변부의 동작에 대하여 설명한다. 상기한 소프트 에러는 칩내에

선등의 방사선이 입사한때에 생성되는 전자 정공대내에 전자가 N⁺형영역(6)(7)에 수집되어 야기된다.

측 칩내에 입사한

선은 에너지를 상실하여 정지될때까지의 그 비정에 따라서 다수의 전자 정공대를 생성하고 공핍층(11)(12)내에서 생성된 전자 정공대는 공핍층(11)(12)내부의 전장에 의하여 즉시 분리되고 전자는 N⁺형영역(6)(7)에 수집되고 정공은 P⁺형 반도체기판(1)을 통과하여 흘러 떨어진다. 또한 N⁺형영역 (6) (7)의 내부에서 생성된 전자 정공대는 재결합하기 때문에 전자의 증감에는 전혀 기여하지 않고 P^―형 반도체기판(1)의 내부에서 생성된 전자 정공대는 확산에 의하여 공핍층(11) (12)에 도달된 전자만이 N⁺형영역(6)(7)에 수집되어 소프트에러를 야기하고 다른 것은 P^-형 반도체기판(1)내에서 재결합되게 된다.

따라서 본 실시예에 있어서는 N^-형영역(6)(7)의 주위를 P^-형 반도체기판(1)의 불순물농도보다 고불순물 농도의 P⁺형영역(13)(80)으로 포위하게 하므로서 제 1 은 N⁺형영역(6)(7)과 P⁺형영역(13)(80)사이에 형성되는 공핍층(11)(12)의 폭이 좁게되어 N⁺형영역(6)(7)의 용량이 커진다. 또 제 2 는 N⁺형영역(6)(7)이 P⁺형영역(13)(80)내에 형성되기 때문에 P^-형 반도체 기판(1)에서 확산한 전자는 P⁺형영역(13)(80)내에서그 수명이 짧게되어 N⁺형영역(6)(7)에 도달하기 어렵게 된다. 또한 제 3 은 P^-형 반도체기판(1)과 P⁺형영역(13)(80)과의 계면에 전자에 대한 포텐셜 배리어가 형성되기 때문에 P^-형 반도체기판(1)에서 확산되는 전자중 에너지가 작은 것은 이 배리어에 의하여 통과할 수 없게 된다. 그리고 제 1 의 점에 의하여 N⁺형영역(6)(7)에 축적되는 "0", "1"에 대응하는 전자의 수의 차가 커지게 되고 N⁺형영역(6)(7)은

선등의 입사에 의하여 생성되는 전자에 대하여 여유를 갖게되고 또한 제 2 및 제 3의 점에 의하여 N⁺형영역(6)(7)에 확산되는 전자를 방지할 수 있고 이와 같이 하여 소프트 에러의 발생을 제거할 수 있다.

또한 상기 실시예에서 표시된 바와 같이 비트선에 접속되는 N⁺형영역(7)은 P⁺형영역(80)과 접하고 있으므로 접합의 공핍층용량이 증가하고 비트선의 부유용량 D_B가 커지게 된다. 센스앰프로 검출되는 신호전압 V는 V_D를 트랜스퍼 게이트 트랜지스터의 드레인전압, V_T를 트랜스퍼 게이트 트래지스터의 드레시홀드전압 C_S를 메모리셀 용량으로 하여 V=(V_D-V_T)/{1+9C_B/C_S)}로 부여되므로 부유용량 C_B가 커지게 되면 신호전압이 작아지고 기억장치로서의 동작이 불안정하게 된다. 이 때문에 부유용량 C_B가 커지게 되는 것을 억제할 필요가 있고 부유용량 C_B를 저감하기 위하여 비트선의 하측층간의 절연막이나 비트선의 상측의 보호막을 유전율이 낮은 예를들면 산화실리콘막이나 인유리막으로 하는 것이 본 발명에서는 특히 바람직하다.

더우기 상기 실시예에서는 N⁺형영역(6)(7)을 P⁺형영역(13)(80)으로 포위하는 예를 예시하였지만 센스앰프의 N⁺형영역 및 주변회로의 N⁺형영역을 P⁺형영역으로 포위하므로서 이들 부분에는 발생하는 소프트에러도 저감할 수 있다.

또한 상기 실시예는 다이나믹 RAM에 적용한 경우이지만 본 발명은 스태틱 RAM에 대하여도 동일하게 적용이 가능한 외에 N채널이 P채널의 경우에도 MOS디바이스가 아닌 바이폴러 디바이스에도 각각 적용할 수 있다.

또한 상기 실시예에서는 고융점 금속 실리사이드막이 티탄 실리사이드막일 경우에 대하여 표시하였지만 이 티탄 실리사이드막 대신에 타탄륨 실리사이드막 또는 텅스텔 실리사이드막 또는 몰리브덴 실리사이드막을 사용하여도 된다.

상기한 바와 같이 본 발명에 의하면 제 1 도전형의 반도체 기판상에 기 기판의 불순물농도보다 불순물농도가 높은 제 1 도전형의 반도체충을 형성하고 이 반도체층상에 일측의 소오스/드레인영역 및 전하축적영역이 되는 제 2 도 전형의 제 1 반도체영역을 형성하고 상기 반도체층상에 제 1 반도체영역과 간격을 두고 비트선에 접속되고 또한 타측의 소오스/드레인영역이 되는 제 2 도전형의 제 2 반도체영역을 형성하고 제 1 반도체영역상에 제 1 게이트절연막, 제 1 게이트전극을 형성하고 반도체기판상과 제 1 및 제 2 반도체영역상에 제 2 게이트절연막, 제 2 게이트전극을 형성하고 제 1 반도체영역상, 제 2 반도체영역상 및 제 2 게이트전극상에 고융점 금속 실리사이드막을 형성하였으므로 미세화구조에 있어서도 트랜지스터의 특성을 손상하지 않고 단순한 구조로

선등의 방사선에 의한 소프트 에러를 제거할 수 있는 반도체 기억장치를 얻을 수 있다.

Claims

제 1 도전형의 반도체기판과 전기 반도체기판상에 형성되며 전기 반도체기판의 불순물농도보다 불순물농도가 높은 제 1 도전형의 반도체층과 전기 반도체층상에 형성되며 그 일부가 일측의 소오스/드레인영역이 되고 기타의 일부가 정보를 기억하기 위한 전하축적영역이 되는 제 2 도전형의 제 1 반도체영역과 전기 반도체층상에 전기 제 1 반도체영역과 간격을 두고 형성되며 비트선에 접속되어 타측의 소오스/드레인영역이 되는 제 2 도전형의 제 2 반도체영역과 전기 제 1 반도체영역상에 형성되는 제 1 게이트절연막과 제 1 게이트 절연막상에 형성되는 제 1 게이트전극과 전기 제 1 및 제 2 반도체영역간의 전기 반도체기판상과 전기 제 1 및 제 2 반도체영역상에 형성되는 제 2 게이트절연막과 전기 제 2 게이트 절연막상에 형성되는 제 2 게이트전극과 전기 제 1 및 제 2 게이트절연막간의 전기 제 1 반도체영역상 전기 제 2 반도체영역상과 전기 제 2 게이트전극상에 형성되는 고융점 금속 실리사이드막과를 구비한 반도체 기억장치.
제 1 항에 있어서 전기 반도체기판의 불순물 농도는 1×10¹⁴~1×10¹⁵㎝^-3이고 전기 반도체층의 불순물 농도는 1×10¹⁵~1×10¹⁷㎝^-3인 반도체기억장치.
제 1 항에 또는 제 2 항에 있어서 전기 반도체층의 전기 제 2 게이트절연막하의 영역과 당해영역측부의 영역과는 전기 반도체기판에 제 1 도 전형의 불순물을 이온주입하므로서 동시에 형성되는 반도체기억장치.
제 1 항에 또는 제 2 항에 있어서 전기 고융점 금속 실리사이드막 티탄 실리사이드막, 탄타륨 실리사이드막 텅스텐 실리사이드막 또는 몰리브덴 실리사이드막으로된 반도체기억장치.
제 3 항에 있어서 전기 고융점 금속 실리사이드막은 티탄 실리사이드막 탄타륨 실리사이드막 텅스텐 실리사이드막 또는 몰리브덴 실리사이드막으로된 반도체기억장치.
제 1 항에 또는 제 2 항에 있어서 전기 고융점 금속 실리사이드막과 전기 비트선간에 실리콘 산화막 또는 인유리막으로된 저유전율이 층간 절연막을 구비한 반도체기억장치.
제 3 항에 있어서 전기 고융점 금속 실리사이드막과 전기 비트선간에 실리콘 산화막 또는 인유리막으로된 저유전율의 층간 절연막을 구비한 반도체기억장치.
제 4 항에 있어서 전기 고융점 금속 실리사이드막과 전기 비트선간에 실리콘 산화막 또는 인유리막으로된 저유전율의 층간 절연막을 구비한 반도체기억장치.
제 5 항에 있어서 전기 고융점 금속 실리사이드막과 전기 비트선간에 실리콘 산화막 또는 인유리막으로된 저유전율의 층간 절연막을 구비한 반도체기억장치.
제 6 항에 있어서 전기 비트선상에 형성되며 실리콘산화막 또는 인유리막으로된 저유전율의 보호막을 구비한 반도체기억장치.
제 7 항에 있어서 전기 비트선상에 형성되며 실리콘산화막 또는 인유리막으로된 저유전율의 보호막을 구비한 반도체기억장치.
제 8 항에 있어서 전기 비트선상에 형성되며 실리콘산화막 또는 인유리막으로된 저유전율의 보호막을 구비한 반도체기억장치.
제 9 항에 있어서 전기 비트선상에 형성된 실리콘산화막 또는 인유리막으로된 저유전율의 보호막을 구비한 반도체기억장치.