JPS5858766A - 絶縁ゲ−ト型電界効果半導体装置及びその製造方法 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 本発明はＰ縁ゲート型電界効果牛導体装置、例えばＭＩ
日ＩＦ　Ｗ　Ｔ　（Ｍｅｔａｌ　工ｎ５ｕｌｌｔＯｒ　
Ｅｌ＠ｍｌ（！Ｏ−ｎｄｕｃｔｏｒ　Ｆｉｅｌｄ　Ｋｆ
ｆｅｃｔ　Ｔｒ４ｎｓ１ｓｔ、ｏｒ　）からなるＭＩＳ
型メ子メモリＩＳ型論場回路装置、及びその製造方法に
関するものである。

例えば、ＭｌＳ型スタティックランダムアクセスメモリ
（以下、８−ＲＡＭと称する）においては・での＾速化
倉図る上で、ゲートｌ１ｌＥ極及びソース、ドレイン領
域等の拡散領域の信号伝遍）Ｓ度が重箸となっている。

これまでの技術によれば、材質的ＶＣみて、ゲート電極
を多結晶シリコンで形成すると、七の比抵抗かめオり小
さくなｈためにアクセスタイムが充分小名くならず、信
号伝達に際する遅延が生じてしまう。また、拡散領域は
一般には単結晶シリコンからなっているので、やはシ高
運化には限度かある。このために、拡散領域自体を例え
ばＶＩＳ型ロジックの配線として用することも困離であ
るつ こうした状況に鑑み、ゲート電極及び拡散領域を夫々Ｐ
ｔａｌ（白金シリサイド）化し、比抵抗の充分小さいＰ
ｔＢ１層？介して信号伝達運１”ｋ高める技術が知られ
ている（　Ｄｉｇａａｔ　ｏｆＴｅｃｈＰａｐｅｒａ’
　Ｔｈｅ１２ｔｈ　−００ｎｆ、　’Ｏｎ　８０：Ｌｉ
ｄ　Ｓｔ＆−ｔｅ　Ｄ＠’Ｖｉｃ＠ａム−４−２＃）。

この公知ａｍによれば、ｌチャネルＭ工１ｉｌＦＫＴか
らなるデバイスにおｈて、多結晶シリコン會ゲート電極
形状ｒバターニングし、Ｎ＋型ソース及びドレイン領域
【夫々形成した後、ソース及びドレイン領域上のｓｉｏ
ｍｌｌｌｋフォトエツチングで開口し、Ｉ！［全面ＫＰ
ｔＢａｔ−蒸着して熱処理することによって、ゲートの
多結晶シリコン層と上記開口部のソース及びドレイン領
域と會同時Ｋｐｔｓ１化して−る０しかしながら、本発
明者が検討したところ、上記公知技術によるＰｔＳｉ化
では、ゲート電極のパターニングとソース及びドレイン
領域上の開ロ工種とが別個に行なわれるために、各シリ
ｔイド化ヲ自己整合的（セル７アライン）ＫＪ成するこ
とが不可能であり、工数が増えて作業面及びコスト面か
らみて宅ましくない。″また、ソース及びドレイン領域
上の８１０２膜の開口位置は、既に形成嘔れてｂるゲー
ト電極との位置合ゼ時のマスクの合ゼずれ？考慮してゲ
ート電極から２μｍ以上も離しておく心安がある。従っ
て、その分だけソース及びドレイン細球のシリサイド化
面槓が狭くなり、充分な億抵抗化ｒ図ることができない
。

従って、本発明の目的は、上記シ１１サイド化の如き合
金化會容易かつ充分に達成できる絶縁ゲート型電界効来
半導体装置、及びその製造方法？提供すること＃Ｃめる
。

この目的に：ｓ収する友めに、本発明によれば、ゲート
１４ｒ極側面に自己整合的に設けられた絶縁層？マスク
としてゲート電極及びソース、ドレイン領域緘が同時に
自己整合的に合金化芒れていること１％像として込る。

また、七の合金化のために、ゲート電極−面に絶縁層會
自己整合的に形成した後、ゲート電極及びソース、ドレ
イン領域の各露出面１ｋｗ着金属で合金化させ、上記絶
縁層上の合金化されて−ない被着金属のみｔ除去するよ
うにしている。

以下、本発明の実施例に、図面について詳細に駅間する
。

蝉１図は、本発明を適用する５−ＲＡＭのメモリセルＭ
−０１ＣＩＩ（１ビット分）の回路図紮示すものである
。このメモリセルＭ−○ｌ１ｉＬは、ボＩＪシリコン負
荷抵抗Ｒ１、Ｒ１（或いは負荷用ＭＩａｙｍ丁）が直列
接続ちれたＭＩＢ型駆動トランジスタＱＳ　、Ｑ雪から
なる一対のインバータ回路【肩し、これらのインバータ
回路の人出力會交差結合することによって情報の１惜手
段としての７リツプ７０ツブＶ＊成している。また、各
インノ（−夕回路には、Ｆランスミッションゲート用の
Ｖ工Ｉｉ？１ｌＴＱ、　、Ｑａが接続ちれてｂる。負荷
抵抗ＲＩ　、Ｒ＊（の一方の端子にはポリシリコン配線
ｔ２介して電圧Ｖ。０が印加され、ま７＃ＭＩＢＩＥＴ
ＱＩ、Ｑ、、の各ソース端子は接地ちれているウヤして
、ｆ＄１のインバータの出力は第２のインノ（−夕のＭ
工８Ｆｌ’ｒＱ１のゲート端子に入力ａれ、ま九第２の
インバータの出力は第１のインノ（−タのＭ工Ｓ？ｌＴ
Ｑ、のゲート端子に人力もれている。第１のインバータ
の出力はＭＩ８νＩ？にＬｍ？介してデータ＃！ＤＫ、
第２のインバータの出力ＦｉＭ工日ＦＩＣＴＱｉｋ介し
てデータ巌りに加えられる。つまり、トランスミッショ
ンゲートＱ！、Ｑ４はフリップフロップと相補データ５
ｉｌ対Ｄ−０間における情報の伝達を制御する友めのア
ドレス手段として用いられ、その動作はワード＠Ｗ４Ｃ
印加賂れるアドレス信号によって制御される。

次に、このメモリセルＭ７０ＺＬの構造ｋｌＫ２図及び
第３図について良に詳細［説明する。

これらの図においては、第１図に対応する部分には同一
符号か付δれる。図中、１．２．．３．４．５はソース
又はドレイン領域となるＮ＋型拡散（又はイオン打込み
）ＩＩ域であって、七の上部は丁べて白金シリサイド（
Ｐｔ８ｔ　）層６が形成されている。ｔた、Ｗ（ワード
酸）、’ｌ　ｓ　　Ｇｌは各ＭＩｇＰｌｔｑｌ　％Ｑｌ
　、Ｑｓのゲート電極であって、多結晶シリコン層７と
白金シリサイド層８との積層体からなり、側面はゲート
絶縁膜９に連続したｆｌｉｏ、膜１０で実質的に侵われ
てｂる。また、ゲート電極Ｇ＋　、Ｇｓ　Ｆｉ延長され
て各Ｍ＋型領領域、２［夫々ダイレクトコンタクト方式
で接ＩＩ！−ｇれた後、高抵抗部ｆｔｓ　、Ｒ＋　　（
例えば上記ＰｔＳ　１層のない高抵抗多結晶シリコン層
７、又は高し暑い値電圧のＭ工８１ＦＥｉＴ）ｉ介して
、Ｇ。

及びＧＷと同様の多結晶シリフン−ｐｔ日１からなる電
ｓ配＊ｔＫｍＩ＆芒れてｂる。トランスミンシ曹ンゲー
トＱｍ　、Ｑｂａの各Ｎ　型領域１．５には夫々、アル
ξニウムのデータＩＩＤ、ＤがＷ！続されてお９、他方
、Ｍ工１ｌｉＦＩＴＱ、及びＱ雪に共通のＭ”１ｌｌｉ
ｌ域３はアルにニウム配−〇ＭＤによって接地されてい
る。なお、第３図において、１１はＰ型シリコン基板、
１２は素子分離用のフィールド日１賄ｉｌｌ、１３は層
間絶縁膜としてのリンシリケートガラス膜である。

上記した如きメモリ竜ルＭ−０罵Ｌ［おいテ４１１做的
々ことは、各ゲート電極ＧＩ　ｓ　ＧＩ　％　”及びＮ
＋型軸域１〜５の上部が白金シリサイド層８．６となっ
ており、しかもこれらの白金シリサイド層が禄述する方
法に基きゲート電極側面のＥｉｌＯｌｌ［１０７マスク
として自己整合的（セルファライン）Ｋ形成場れている
ことである。つまり、ゲート電極及びＮ　型領域は、シ
ート抵抗ｐＩＩが３Ω／−と非常に低抵抗の白金シリサ
イド層の存在によって、シリコン（シート抵抗３０−４
０Ω／、ｄ）＆ｌ″べてはるかに低抵抗比重れてｖ、６
沈めに、信号伝Ｊ運＃（特にワード練Ｗによるアクセス
タイム）を著しく速くすることができ、高速動作を図る
ことができる。しかも、この高速化を達成する上記白金
シリサイド層は、ゲート電極側面のｇｉｏ。

ｇ１０２基板１１の面方向において予め０．１〜０．１
５μｍという小さな厚みに形成し次状態で、全面に蒸着
し＾Ｐｔと８１との合金化反応を行なわゼることにより
得られる。この際、ｓｉｏｍ膜ｌＯ上では合金化が起こ
らずシリコン７及び１〜５上での４Ｐｔｌ）ｉが生成嘔
れるために、８１０．膜１０１マスクとしてゲート−極
及びＮ＋型ＩＩ械におりてのみＰｔ８１層が選択的にし
か一竜ルファラインで同時に形成場れたものと々る。従
って、工数を減らして作業性を向上嘔ゼ得ると共に、両
ＰＨ１１層８−６間の合ゼ余裕を考慮することなく上記
８１０雪膜ｌＯの厚み分名え予め精確に決めておけばよ
いから、特ＫＮ　　型領域上のＰｔ８１層６の面積を充
分にとれ、七の低抵抗化による効果？大きく下ることが
できる。

次に、上記メモルセルの製造方法１を第４図について一
明する０ １ず第４ム図のように、比抵抗ｌＯΩ−１のＰ型シリコ
ン基板１１の一生面に、５１１Ｍ、農２０を耐酸化マス
クとする公知の選択酸化技術によって厚＠１ｐｘＩ（Ｄ
フィールドＥ１１０ｍａｇ１２ｋ［長嘔ゼ、各素子領域
を分離する。

次いで８１．Ｎ、膜２０及び下地の保−用ｓｉｏ。

膜２１ｉエツチングで除去した後、第４Ｂ図のように、
公知のゲート酸化技術、化学的１相成長技術によって１
１Ｉ芒１０００ムのゲート酸化膜９、厚１３０００Ａの
多結晶シリコン層２２ｔ−形成し、更に多結晶シリコン
層２２ＶＣ公知のリン処１１に施して１０”／ｃＩｄの
不純物濃度とする。こ゛のリン処理に代えて、ＯＶＤ時
に予めリン供給ガスを送り込み、リン含有多結晶シリコ
ンミ成長逼ゼてもよい。

次いで第４０図のように、ＯＶＤ［よって厚さ１０００
ムのＳｉ、Ｎ４　膜２３を全面に成長さゼる。

次ＡＴ第４１１１のように、公知のプラズマエツチング
技術によって８１ｓＮ４　膜２３、多結晶シリコン層２
２？Ｉ−同一パターンでゲート電極形状にエツチングす
る。　　　　　　　　　　　　　′次い７＠４ｆｆｉ図
ノヨうＫ　、　　Ｈ言０　雰Ｗ　ｊａ中、８００〜９０
０℃の熱処理に施丁ことによって、８１１１４腺２３會
マスクとして多結ムシリコン智２２の側面に、基板１１
の面方向での埠ａがｚｏｏｏＸ程度の５１０５Ｍ２４に
成長ａゼる。これＫよって、多結晶シリコンｊ＊２２の
＠面がゲート酸化＠９に連綬した８１０寓膜２４で豪ａ
芒れる。

次りで第４Ｆ図のように、　８１．Ｍ、　膜２３のみ會
エツチングで除去した後、第４Ｇ図のように、全面にヒ
素のイオンビーム２５Ｑ８０に＠Ｖのエネルギー％　　
５　Ｘ　１０　”　／−のドーズ量で照射する。

この結果、多結晶シリコン層２２及びフィールド８１０
ｍ膜１２會ｆｆスクとして、これらの存在しなＩｎＱ域
のゲート駿化膜９を通してヒ素が基板１１に選択的に打
込まれ、名らにヒ素を熱拡散することによりＸｊ−０，
４μｍのイオン打込み領域、即ちソース又はドレイン領
域となるＮ　型領域１．２．３＠がセルファライン方式
で夫々形成される。

次Ｌｎで蒙４Ｈ図のように、ｆｉｉｏ、のみｔエツチン
グし、各Ｍ　　ｆＪａｅ域上の８１０１腺９を除去する
と共に、多結晶シリコン層２２の側面の８１０．膜２４
も一部エッチングして横方向の厚みが０．１〜０．１５
ｕｌｌの８１０１膜ｌＯとする。ｃの８１０！膜ｌＯの
厚みは、＠４１ｉ図の王権での酸化条件及び＄１４ｊｉ
図Ｏ工穆でのエツチング条件【コントロールすることに
よって、正確な大きさに設定できるし、ま′ＩＣ七の太
き場も種々に変光られる。

によって全面［Ｐ　を膜２６ｉｊ１名５００ム＃Ｍ麿に
付着ゼレめる。

次イで５００℃以上の熱処理によって、第４Ｊ図のよう
［、Ｐｔ膜２２と直接接しているシリコン（多結晶シ１
１コン２２、Ｍ＋型領領域１〜３ｔ＝合金化せしめ、各
白金シリサイド層６．８會夫々遺択的に形成する。これ
らのシリサイド層は８１０ｍｇｔｏ、ｔｚ上には形成さ
れないから、シリサイド層６．８Ｉｒｉ自己整合的に形
成されることになる。

また、このシリサイド化によって、ゲート電極は多結晶
シリコン２２の一部として浅場れた多結晶シリコン層７
とシリサイド層８との２層構造となる。

次１ｘで第４に図のように、王水ＶＣよって８１ｏ１膜
１０％　１２上に残されて込るｐｔ膜２６を選択的にエ
ツチングして除去する。

次いで第４Ｌ図のように％　ａＶＤＫよって全面にリン
シリケーートガラス膜１３？形収し、これに公知のフォ
トエツチング技術で各コンタクトホール２７４に形成す
る。

ｌ！に、公知の真空蒸着技術で全面にアルミニウムｔ−
付着名ゼ、これ會公知のフォトエツチングでバターニン
グして第２図及び第３図に示した各フルミニラム配Ｓｔ
−夫々形成する。

このようにして作成されたＭＩＥＩ型Ｅｉ−ＲムＸは、
ゲート電極側面の５ｉｏｔ膜１０を形成し、これに′ｖ
スクとして選択的にシリコンｔシリサイド化し友もので
あるから、ゲート電極に対し各１＋型領域のシリサイド
形収用の窓開ｆｆ【別々のマスクを用いて行なうのでは
なく、自己整合的に行なって（第４Ｈ図参照）から−に
自己整合的にシリサイド化（第４Ｊ図参照）したもので
るる。従って、シリすイド化するための一連の１根【セ
ルファライン方式で行なうことができ、作業性容易にし
て充分な面積のシリｔイド層ｒ委留良く形成できる・ 第５図は、第４図の方法の一部ｒ変史した別の製造工Ｎ
ｔ示す本のである。

この場合、まず第４Ｂ図のように多結晶シリコン層２２
倉形収した後、第５ム図のように、公知のプラズマエツ
チング技術でゲート電極形状の多結晶シリコン層２２に
加工下る。

次イでｗＳＢ図のように、ヒ素のイオンビーム３１）’
１８０ＫｅＶのエネルギー、５×ｌＯ鳳・Ｘｊのドーズ
量で打込み、上述したと同様ＶＣＷ　　型領域１〜３等
會自己整合的に夫々形成する。

次すで第５Ｃ図のように、高温、低圧での○ＶＤ［よっ
て全面ｆａｉ１．層３１１’１５０００Ａ［成長さゼる
、 次いで第５Ｄ図のように、多結晶シリコン層２２及びＭ
　　ｍ１ｌｌｉ域１〜３上の８１０１１層３１が除去さ
れる種度ニ、指向性のイオンエンチングを行なう。この
際、多結晶シリコン層２２の＠面近傍におｑる５１ｏ１
膜２２は基＠ｌｌの厚み方向におりて約８０υ０；の！
ｌＩａ’に’Ｍしているから　上記エツチング、後には
薄め（例えば０，２μｍ）ｇｉｏ、膜１０として残δれ
ることになり、多斬晶シリコン層２２の上面及びＮ　型
領域１〜３０大部分の上面が夫々選択的に露出する。

この後は、第４工図〜第４Ｌ図で述べたと同様（ｉ”）
工１！に行なうことによって、セルファラインで各シリ
サイド層葡形成することができる。

第５図の方法では、Ｏ’ＶＤ［よる８１０嘗層３１を何
らのマスクを使用することなくエツチングし、多結晶シ
リコン層２２の側面のみにシリサイド化時のマスクとな
るａｉｏ、膜１０１ｒ残しているから、やは９′ｖスク
合ゼ等の手間を要さず、容メかつ確実にシＩＩサイド層
會形成できる。

以上、本発明を例示したが、上述の例は本発明の技術的
Ｒ１？！に基いてｌ！［蜜形が回層である一上述の例で
は、多結晶シリコン−白金シリサイドの２層構造が七の
ままゲートに連なる耐融として用い九が、％にての配Ｍ
Ｉ【ダイレクトコンタクト用として用いる場合には上記
のように下層に多結ルシリコンを存在さぞる方が素子の
安定性の面で望ましい。しかし、そうした下層の多結晶
シリコンｒ設けなくても問題はなく、ゲート電極及びヤ
の配耐ｒ丁べて白金シリサイド化して本よい。ｔた、こ
のシリサイド化のための金属は、上述のＰｔ以外のもの
？使用してよい、、製造プロセス面では、打込みイオン
橿や酸化条件ｊｌｔ−変一することができ、また例えば
＠５０図の８１０ト膜３１は通常のＯＶＤで形成してよ
いし、或いは低不純物ａ度のリンシリケートガラスＰ１
１１に：代用してもよい。第５Ｄ図の指向性エツチング
は例えばＯＨＦ、ｌｉ用いたりアクティブスパッタエツ
チングで行なってよいう１だ、上述の例では、メモ１）
セルのみ？示したかての周辺回路においても上述と同様
にシリサイド層？設けたＭ１日ＦＪＣＴＩ形成すること
ができる。

また、本発明は上述の高集積Ｍ工８型メモリ以外のＭＩ
Ｓ型デバイス、例えばＭ工８型ロジック回ＩＮＩＫも適
用可能である。ＭＩ日型ロジック回路では、％にソース
又はドレイン領域等の拡散領域は上述のシリサイド層の
存在によって電気抵抗が小ａ〈なってｂることから、配
−として用いることができるというオＩ１点がめる。ま
た、このような配融として用いない場合でも、拡散ｉｑ
ｍ上のシリサイド層に連なるｐｔｓｔ−配線としてフィ
ールド８１０、膜上に選択的に装丁こともできる。

【図面の簡単な説明】

図面は本発明の実施例を示すものであって　第１図はス
タティックランダムアクｔスメモリのメモリセルの岬価
回路図、請２図はその平面図、第３図は第２図のＸ−Ｘ
＠断面図、算４ム図〜第４Ｌ図は上記メモリセル部の製
造方法を王権ｌ＠に示す各断面図、第５ム図〜第５Ｄ図
は上記メモリセルの別の製造方法の主要工種’ＪｒＭ次
示す各断面図である。 なお、図面に用いられている符号において、１〜５はＭ
＋型子牛導体領域６及び８は白金シ１１サイド層、７及
び２２は多結晶シリコン層、１０及び２４は８１０．膜
、２３は８１．　Ｎ、膜、２６にｐｔ＠、３１は１ｉｌ
ｏ１層、Ｍ−ＯＩＬはメモリセル、Ｑ＋及びＱｌは駆動
トランジスタ、Ｑｌ及びＱ、４は　トランスミツシ曹ン
ゲート、ＲＩ及びＲ１は負荷抵抗、Ｗはワード−１Ｄ及
びＤＩＩ′ｉデーターでめるう 代理人　弁理士　　薄　１）利　幸 第　　１　　図 Ｍ−ＣＥＬ 第　　２　　図 Ｕ　　　　　　ケ的 第　　３　　図 第４Ａ図 第４８図 第４Ｃ図 第４Ｄ図 第４Ｅ区 【 第４ｆ図 第４Ｈ図 第４１図 第４に図 第４ム゛図 第５Ａ図 第５Ｂ図 ノθ ＼／／

Claims (1)

1. 【特許請求の範囲】 １、　ソース領域と、ドレイン領域と、これら内領域間
   においてゲート絶縁膜上に存在下るゲート電極とｔ夫々
   肩し、このゲート電極の側面に制奮場れた厚みで自己整
   合的に設けられた絶縁層？マスクとして前記ソース及び
   ドレイン領域と前記ゲート電極との小なくとも上地が自
   己整合的に合金化されていることを特徴とする絶縁ゲー
   トヤ龜詳効果中導体装置６ ２、半導体基体の一生ｒｋＪＫ形成したゲート絶に線上
   にゲート電極形状の半導体層ｒ形成する１機と、この半
   導体層の両側にて前記半導体基体にソース領域及びドレ
   イン領域を形成する王権と、これら１ｑｆｉｉｉｌ城上
   の絶縁膜をエツチング除去して各土間ｒ露出８ゼると同
   時に１　前記半導体層の清面ケ傾傍する絶線層？前記ゲ
   ート絶縁換［連続してＷｉｌＩ債１逓れた厚みで自己整
   合的に残丁工程と、しかる恢ｒ金属層？全面に被着する
   工種と、熱地’ＢＪＫよって前記ソース及びドレイン領
   域と前記半導体層との小なくとも上ｓ會前記金属層で合
   金化ゼしめる１根と、少なくとも前記絶縁層上に合金化
   逼れないで残っている前記金域層【除去する王権とを夫
   々肩することを脣常とする絶縁ゲート型電界効果牛導体
   装胃の製造方法、