JPH0373571A - 半導体メモリ装置とその製造方法 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 （産業上の利用分野） 本発明は半導体メモリ装置とその製造方法に関するもの
である。

（従来の技術） 一般のＭＯ８型半導体集積回路装置は、フィールド酸化
膜によって素子分離を行ない、ソース領域とドレイン領
域はゲート電極をマスクにしてセルファライン法により
不純物が基板に導入されて形成されている。ソース領域
とドレイン領域のコンタクトはトランジスタ１個につい
て１個又は２個が必要であるため、コンタクトマージン
や配線ピッチによって高集積化が妨げられる欠点がある
。

そこで、その問題を解決するために、プレーナセル構造
と称される半導体集積回路装置が提案されている（特開
昭６１−２８８４６４号公報、特開昭６３−９６９５３
号公報などを参照）。

プレーナセル構造では、複数のＭＯＳトランジスタのソ
ース領域のための連続した拡散領域と、複数のＭＯＳト
ランジスタのドレイン領域のための連続した拡散領域と
が互いに平行に基板に形成され、基板上にはＩ！縁膜を
介して両拡散領域に交差するゲート電極が形成される。

プレーナセル構造では、素子分離用にフィールド酸化膜
を設ける必要がなく、また、ソース領域とドレイン領域
が複数個のトランジスタで共有されるので、そのコンタ
クトも数個または数十個のトランジスタに１個の割りで
すみ、高集積化を図る上で好都合である。

プレーナセル構造のメモリ装置を製造する従来の方法で
は、基板にフィールド酸化膜、メモリ領域のソース・ド
レインとなる拡散領域、ゲート酸化膜及び多結晶シリコ
ンにてなるゲート電極を形成した後、書き込むべきデー
タに応じて、対応するメモリトランジスタのコア部（チ
ャネル領域〉に開口をもつレジストパターンを形成し、
イオン注入を行なってそのメモリトランジスタのしきい
値電圧を読出しの際のゲート電圧ではそのメモリトラン
ジスタがオンにならない高いしきい値電圧とする。

（発明が解決しようとする課題） プレーナセル構造では、ビットラインが長い拡散領域で
構成されるため、拡散抵抗が大きくなり、高速化の妨げ
となる。

そこで、本発明はプレーナセル構造の半導体゛メモリ装
置を高速化することを目的とするものである。

本発明はまた、高速化したプレーナセル構造の半導体メ
モリ装置を製造する方法を提供することを目的とするも
のである。

（課題を解決するための手段） 本発明の半導体メモリ装置は、複数のメモリトランジス
タのソース領域のための拡散領域と、複数のメモリトラ
ンジスタのドレイン領域のための拡散領域とが互いに平
行に基板に形成され、前記両拡散領域上にはシリサイド
膜が形成され、そのシリサイド膜上にはゲート酸化膜よ
りも厚い絶縁膜が形成され、ゲート電極が前記両拡散領
域と絶縁されて両拡散領域に交差する方向に形成されて
いる。

本発明の方法は、以下の工程（Ａ）から（Ｊ）を含んで
いる。

（Ａ）半導体基板上にバッファ酸化膜を介してシリコン
窒化膜を形成し、複数のメモリトランジスタのソース領
域のための拡散領域と複数のメモリトランジスタのドレ
イン領域のための拡散領域とに開口をもつように前記シ
リコン窒化膜をパターン化する工程。

（Ｂ）前記シリコン窒化膜パターンをマスクとして基板
に不純物を導入する工程、 （Ｃ）前記シリコン窒化膜パターンの開口部のバッファ
酸化膜を除去した後、高融点金属膜を堆積する工程、 （Ｄ）熱処理を施してシリサイド膜を形成する工程、 （Ｅ）未反応の高融点金属膜をエツチング除去する工程
。

（Ｆ）シリコン窒化膜以外の絶縁膜で前記シリコン窒化
膜パターンの開口部を埋める工程、（Ｇ）シリコン窒化
膜を除去する工程、（Ｈ）バッファ酸化膜を除去する工
程、（Ｉ）ゲート酸化膜を形成する工程、 （Ｊ）多結晶シリコン膜を堆積し、パターン化してゲー
ト電極を形成する工程。

（作用〉 ビットラインとなる長い拡散領域上にはシリサイド膜が
形成されているため、ビットラインの抵抗が従来の拡散
領域のみによるビットラインの抵抗に比べて低くなる。

ビットラインと、ビットライン上を交差するように形成
されているワードライン（ゲート電極）との間にはゲー
ト酸化膜よりも厚い絶縁膜が形成されているため、ビッ
トラインとワードライン間の容量が小さくなる。

また、ビットラインとワードラインの間に厚い＄１［膜
が存在することにより、コア注入を行なった際にビット
ラインにコアイオンが注入されにくくなり、ビットライ
ンの接合容量の増加を防ぐことができる。

これらのことからメモリ装置の高速動作を行なうことが
可能になる。

（実施例） 第１−図は一実施例を表わす。（Ａ）は平面図、（Ｂ）
は（Ａ）のＢ−Ｂ’線位置での断面図、（Ｃ）は（Ａ）
のｃ−ｃ　’線位置での断面図である。ただし、各図の
寸法は一致していない。

２はＰ型シリコン基板であり、ソース領域とドレイン領
域はそれぞれ複数個のメモリトランジスタについて連続
する互いに平行な帯状のＮ０拡散領域４ｇ、４ｄとして
形成されている。拡散領域４ｓ、４ｄ上には高融点金属
シリサイド膜６が形成され、シリサイド膜６上にはＰＳ
Ｇ膜などの厚い酸化膜８が形成されている。基板２の表
面でシリサイド膜６で被われていない部分は、ゲート酸
化膜１０により被われている。

基板２上にはゲート酸化膜１０又は厚い酸化膜８を介し
て多結晶シリコン膜にてなるゲート電極（ワードライン
）１２が拡散領域４ｓ、４ｄの長手方向と直交して交差
する方向に形成されている。

ワードライン１２上には高融点金属シリサイド膜１４が
形成されている。１６は層間絶縁膜である。

拡散領域４ｇ、４ｄは順にソースｆ；Ｒ域４ｓ、ドレイ
ン領域４ｄ、ソース領域４ｓ、・・・・・・と配列され
ている。１８はコンタクトである。

第１図（Ａ）において、破線で囲まれた領域２０ａ、２
０ｂはそれぞれ１個のメモリトランジスタを表わしてい
る。各メモリトランジスタのＲＯＭコードを決めるため
に、それぞれのチャネル領域の基板にコアイオンが注入
されるかされないかによってしきい値電圧が設定されて
いる。メモリトランジスタ２０ａではそのチャネル領域
にコアイオンが注入されておらず、２０ｂではそのチャ
ネル領域にコアイオンが注入されているものとする、メ
モリトランジスタ２０ａのワードライン１２が選択され
て電圧が印加されたとき、ビットライン（ドレイン拡散
領域）４ｄからソース領域４Ｓへ電流が流れる６メモリ
トランジスタ２０ｂではそのワードライン１２が選択さ
れて電圧が印加されてもビットライン４ｄからソース領
域４ｓへは電流は流れない。これにより、ビットライン
４ｄに接続されたセンス回路によってＲＯＭの内容が読
み出される。

次に、第２図により一実施例の製造方法を説明する。

（Ａ）Ｐ型シリコン基板２の表面に熱酸化によってバッ
ファ酸化膜３ｏを２５０人程度の厚さに形成し、その上
にシリコン窒化膜３２を２５００〜３０００Å程度の厚
さに堆積する。

（Ｂ）シリコン窒化膜３２上にレジストを形成し、メモ
リトランジスタのソース領域とドレイン領域を形成する
領域に開口をもつように写真製版によってレジスト３４
にパターン化を施す。

レジストパターン３４をマスクにしてシリコン窒化膜３
２をエツチングしてパターン化する。

リン又は砒素をバッファ酸化膜３０を通過させて基板２
に注入する。このときの注入エネルギーは１００ＫｅＶ
以上とする。

（Ｃ）レジスト３４を餘去し、シリコン窒化膜３２のパ
ターンの開口部のバッファ酸化膜３０を除去した後、Ｔ
ｉやＷなどの高融点金属膜３６をスパッタリング法やＣ
ＶＤ法などの方法により堆積する。高融点金属膜３６の
厚さは１μｍ程度とする。

（Ｄ）９５０℃程度で１５〜２０分間の熱処理を施す、
これにより基板２に注入された不純物が活性化されてソ
ース領域４Ｓとドレイン領域４ｄとなる。それとともに
、堆積した高融点金属膜３６と基板シリコンとが反応し
てシリサイド膜６が形成される。

その後、未反応の高融点金属膜３６をエツチング除去し
、シリサイド１ｌｉ６を残す、このエツチング条件はよ
く知られており、ウェットエツチングでもドライエツチ
ングでも行なうことができる。

（Ｅ）ＣＶＤ法などの方法により、シリコン窒化膜３２
の開口部が十分埋まる深さにＰＳＧなどのシリコン酸化
膜８を堆積する。シリコン酸化膜３８の厚さは例えば１
μｍ程度とする。

（Ｆ）エッチバック法によりシリコン酸化膜８をエツチ
ングし、シリコン酸化膜８がシリコン窒化膜３２の開口
部を埋めた状態とする。シリコン酸化膜８のエッチバッ
クは、シリコン酸化膜８を堆積した後、そのままの状態
で全面エツチングを施してもよく、又はＳＯＧ　（スピ
ン・オン・グラス）などの絶縁膜を塗布して表面を平坦
化した後、シリコン酸化膜８とその絶縁膜とのエツチン
グ速度が等しくなる条件で全面エツチングしてもよい。

（Ｇ）シリコン窒化ＩｐＪ３２をエツチング除去する、
その後、シリコン酸化膜エツチングを行なってシリコン
窒化膜３２の下に存在していたバッファ酸化膜３０を除
去する。このとき、シリサイド膜６上のシリコン酸化膜
８もバッファ酸化膜３０と同じ厚さだけエツチングされ
る。

（Ｈ）ゲート酸化膜１０を形成する。

その後、多結晶シリコン［１２を２０００人程度０厚さ
に堆積する。

多結晶シリコン膜１２上にＴｉやＷなどの高融点金属膜
をスパッタリング法やＣＶＤ法などの方法により堆積し
、熱処理を施してシリサイド膜１４を形成する。

その後、写真製版とエツチングを施し、シリサイド膜１
４と多結晶シリコン膜１２をパターン化し、ワードライ
ン（ゲート電極）を形成する、その後、眉間絶縁膜を形
成し、コンタクトホールを形成し、メタル配線を形成し
、パッシベーション膜を形成する。

ＲＯＭコードを決めるためのコア注入は、工程（Ｈ）で
ワードラインを形成した後に行なう。

実施例はＮチャネルＭＯＳトランジスタを例にしている
が、導電型を逆にしたＰチャネルＭＯＳトランジスタに
本発明を適用することもできる。

（発明の効果） 本発明ではプレーナセル構造のメモリトランジスタにお
いて、ソース領域及びドレイン領域となる拡散領域上に
シリサイド膜を形成したので、ビットラインやソースの
抵抗値が低くなる６例えば。

従来のようにビットラインが拡散領域のみによるものに
比べて、抵抗値を１７１Ｏ以下とすることができる。

ビットラインとワードラインの交差部分には厚い絶縁膜
が存在しているので、ビットラインとワードラインの間
の容量が小さくなる。

さらに、ワードラインとビットライン間に厚い絶縁膜が
存在することにより、ビットラインにコアイオンが注入
されにくくなり、ビットラインの接合容量の増加を防ぐ
ことができる。

以上の結果、プレーナセル構造のメモリ装置の動作速度
を速めることができるようになる。

【図面の簡単な説明】

第１図は一実施例を表わす図であり、（Ａ）は平面図、
（Ｂ）は（Ａ）のＢ−Ｂ　’線位置での断面図、（Ｃ）
は（Ａ）のｃ−ｃ’線位置での断面図である。第２図は
本発明方法の一実施例を示す工程断面図である。 ２・・・・・・シリコン基板、４ｓ・・・・・・ソース
領域、４ｄ・・・・・・ドレイン領域、６・・・・・・
シリサイド膜、８・・・・・・厚いシリコン酸化膜、１
０・・・・・・ゲート酸化膜、工２・・・・・・ワード
ライン、３０・・・・・・バッファ酸化膜、３２・・・
・・・シリコン窒化膜、３６・・・・・・高融点金属膜
。

Claims (2)

【特許請求の範囲】
1. （１）複数のメモリトランジスタのソース領域のための
   拡散領域と、複数のメモリトランジスタのドレイン領域
   のための拡散領域とが互いに平行に基板に形成され、前
   記両拡散領域上にはシリサイド膜が形成され、そのシリ
   サイド膜上にはゲート酸化膜よりも厚い絶縁膜が形成さ
   れ、ゲート電極が前記両拡散領域と絶縁されて両拡散領
   域に交差する方向に形成されている半導体メモリ装置。
2. （２）以下の工程（Ａ）から（Ｊ）を含む半導体メモリ
   装置の製造方法。 （Ａ）半導体基板上にバッファ酸化膜を介してシリコン
   窒化膜を形成し、複数のメモリトランジスタのソース領
   域のための拡散領域と複数のメモリトランジスタのドレ
   イン領域のための拡散領域とに開口をもつように前記シ
   リコン窒化膜をパターン化する工程、 （Ｂ）前記シリコン窒化膜パターンをマスクとして基板
   に不純物を導入する工程、 （Ｃ）前記シリコン窒化膜パターンの開口部のバッファ
   酸化膜を除去した後、高融点金属膜を堆積する工程、 （Ｄ）熱処理を施してシリサイド膜を形成する工程、 （Ｅ）未反応の高融点金属膜をエッチング除去する工程
   、 （Ｆ）シリコン窒化膜以外の絶縁膜で前記シリコン窒化
   膜パターンの開口部を埋める工程、 （Ｇ）シリコン窒化膜を除去する工程、 （Ｈ）バッファ酸化膜を除去する工程、 （Ｉ）ゲート酸化膜を形成する工程、 （Ｊ）多結晶シリコン膜を堆積し、パターン化してゲー
   ト電極を形成する工程。