KR0147877B1 - 마스크롬 및 그 제조 방법 - Google Patents
마스크롬 및 그 제조 방법Info
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Abstract
본 발명은 각각 절연막(34)으로 둘러싸여 반도체 기판(1) 상부에 형성된 다수의 게이트 전도막(32); 상기 게이트 전도막(32) 측벽 하부로부터 인접한 게이트 전도막(32) 측벽 하부의 반도체 기판(31) 표면에 일정깊이로 형성된 다수의 소오스 및 드레인 접합(33,33'); 상기 모든 소오스 및 드레인 접합(33,33')에 콘택되어 소오스 및 드레인 접합(33,33')을 연결하되 예정된 부위는 단절된 전도막(35)을 포함하여 이루어지는 것을 특징으로 하는 마스크 롬에 관한 것으로, 프로그램 코딩이 금속배선 이후에 이루어져 마스크롬 제조 전 공정의 10%만 추가 진행하면 됨으로 TAT의 개선을 가져오며, 공핍층 형성을 위한 이온주입 및 마스크 단계가 필요치 않고, 특히 고에너지의 이온 주입을 요구하는 프로그램 코딩 공정이 아니기 때문에 고성능 이온주입기가 필요하지 않게 된다.
Description
제1도 및 제2도는 종래의 마스크 롬 프로그램 코딩 방법을 나타내는 단면도.
제3도는 본 발명에 따라 프로그램 코딩을 실시하는 상태를 나타내는 단면도.
제4(a)도 내지 제4(e)도는 본 발명에 따른 마스크롬 제조 공정도.
* 도면의 주요부분에 대한 부호의 설명
401 : 실리콘 기판 402 : 게이트 산화막
403 : 게이트 폴리실리콘막 404 : 질화막
405 : 질화막 스페이서 406 : 소스/드레인 접합
407 : 폴리실리콘막 408 : 층간절연막
409 : 금속콘택 410 : 감광막
411 : 실리콘 질화막
본 발명은 마스크 롬(Mask ROM) 및 그 제조방법에 관한 것이다.
제1도 및 제2도를 참조하여 종래기술에 따른 마스크 롬의 프로그램 코딩 방법을 살펴본다. 도면에서 11 및 21은 반도체 기판, 12 및 22는 필드 산화막, 13 및 23은 게이트 산화막, 14 및 24는 감광막, 15 및 25는 이온주입, 26은 게이트용 폴리실리콘막을 각각 나타낸다.
제1도는 반도체 기판(11) 상에 필드 산화막(12)을 형성한 후 게이트 산화막(13)을 형성한 다음에 프로그램 코드 마스크인 감광막(14)을 형성한 상태에서 이온주입(15)을 함으로써 프로그램 코드를 칩(chip) 상에 이식시키는 초기 프로그램 방법으로 공정이 매우 단순한 반면 프로그램 이식 후의 공정이 매우 길기 때문에 TAT(turn around time)이 길어지는 단점이 있다.
제2도는 후기 프로그램 코딩 방식을 나타내는 단면도로서, 마스크롬 전체 제조공정을 2/3 정도 진행한 후 프로그램 코드 이식을 수행하는 하는 것으로, 도면에 도시된 바와 같이 게이트용 폴리실리콘막(26)이 증착된 상태에서 프로그램 코드 마스크인 감광막(24)을 형성한 후 이온주입(25)을 실시하여 프로그램 코드 이식을 수행한다.
따라서, 후기 프로그램 코딩 방법은 초기 프로그램 코딩 방법보다는 TAT가 줄어들어 드는 반면, 마스킹 공정이 추가되고 고에너지의 이온주입기를 필요로 하기 때문에 제조 비용이 높아지는 단점이 발생하며, 아울러 나머지 1/3의 제조 공정을 더 거쳐야 하기 때문에 여전히 TAT(turn around time)이 길어지는 문제점이 남게 된다.
상기 제반 문제점을 해결하기 위하여 안출된 본 발명은 프로그램 코딩을 이온주입 방식이 아닌 폴리실리콘막을 이용한 식각 공정으로 수행하면서 마스크 롬 제조 공정의 끝 단계에 프로그램 코딩을 실시하여 TAT(turn around time)이 길어지는 문제를 해결하는 마스크 롬 및 그 제조 방법을 제공함을 그 목적으로 한다.
상기 목적을 달성하기 위한 본 발명의 마스크 롬은, 자신의 소스와 드레인에 콘택된 전도막에 의해 상기 소스와 드레인이 상호 접속되어, 정상 상태에서 온 상태를 갖는 다수의 제1모스트랜지스터; 및 자신의 소스와 드레인에 상기 전도막이 콘택되되 상기 소스와 드레인 간이 분리되도록 상기 전도막이 단락되어, 정상 상태에서 오프 상태를 갖는 다수의 제2모스트랜지스를 포함하여 이루어진다.
상기 제1모스트랜지스터는, 절연막으로 둘러싸여 반도체 기판 상부에 형성된 게이트 전도막; 상기 게이트 전도막과 인접한 다른 게이트 전도막 사이의 상기반도체 기판 표면에 일정깊이로 형성된 소스 및 드레인; 및 상기 소스와 드레인에 각각 콘택되어 상기 소스와 드레인을 상호 연결한 상기 전도막을 포함하여 이루어진다.
상기 제2모스트랜지스터는, 절연막으로 둘러싸여 반도체 기판 상부에 형성된 게이트 전도막; 상기 게이트 전도막과 인접한 다른 게이트 전도막 사이의 상기 반도체 기판 표면에 일정깊이로 형성된 소스 및 드레인; 및 상기 소스와 드레인에 각각 콘택되되 상기 소스와 드레인 간이 분리되도록 상기 게이트 전도막 상부 지역에서 단락된 상기 전도막을 포함하여 이루어진다.
또한, 본 발명의 마스크 롬 제조 방법은, 기억소자 영역과 주변회로 영역을 포함하는 마스크 롬 제조방법에 있어서; 반도체 기판에 게이트와 소스 및 드레인을 갖는 다수의 모스트랜지스터를 형성하는 단계; 상기 기억소자 영역의 상기 반도체기판에 형성된 모스트랜지스터들의 모든 소스와 드레인을 전기적으로 상호 연결하기 위하여, 상기 기억소자 영역에서 상기 소스와 드레인에 콘택되는 전도막을 패터닝하는 단계; 상기 주변회로 영역의 상기 반도체 기판에 형성된 모스트랜지스터의 소스 또는 드레인에 콘택되는 금속막을 패터닝하는 단계; 및 상기 기억소자 영역의 모스트랜지스터들 중에서 원하는 모스트랜지스터의 소스와 드레인을 상호 단락시키기 위하여, 마스크 패턴을 형성하고 상기 제2전도막을 선택식각하는 단계를 포함하여 이루어진다.
바람직하게, 상기 마스크 패턴은 상기 기억소자 영역에서 상기 원하는 모스트랜지스터의 게이트 상부지역에서 오픈된다.
이하, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자가 본 발명의 기술적 사상을 용이하게 실시할 수 있을 정도로 상세히 설명하기 위하여, 본 발명의 가장 바람직한 실시예를 첨부된 도면 제3도, 제4(a)도 내지 제4(e)도를 참조하여 설명하기로 한다.
먼저, 제3도는 본 발명에 따라 프로그램 코딩이 완료된 상태를 나타내는 마스크 롬의 단면도로서, 도면에서 31은 반도체 기판, 32는 게이트, 33은 소스, 33'은 드레인, 34 및 36은 절연막, 35는 전도막, 37은 감광막을 각각 나타낸다.
도면에 도시된 바와 같이 본 발명에 따른 마스크 롬은 어레이된 모든 모스트랜지스터(MOSFET)의 각 소스(33)와 드레인(33')이 전도막(35)에 의해 상호 연결되어있다가, 마스크 공정에 의해 감광막(37)막 형성 후 상기 전도막(35)을 식각하는 것에 의해 프로그램 코딩을 실시하는 것이다.
전도막(35)이 형성되지 않은 상태의 모스트랜지스터는 증가형(enhancement) 모스트랜지스터로서, 정상 동작 시, 즉 상기 전도막(35)에 의해 소스와 드레인이 상호 연결된 반면, 상기 전도막(35)에 의해 소스(33)와 드레인(33')이 상호 연결되어 있는 경우에는 이 양단에 전류가 흐르게 된다.
따라서, 프로그램 코딩 전 상태(전도막이 식각되지 않은 상태)에서는 모든 기억소자들이 소스(33)와 드레인(33') 사이에 전류가 흐를 수 있는 전도 상태로 되어 있다. 이것은 마치 종래의 방식에서 전 기억 소자를 공핍형(depletion) 모스트랜지스터로 형성시키는 것과 같은 효과이다.
프로그램 코딩을 실시하기 위해서는 전도막(35)과 주변회로지역(도면에 도시되지 않음)에 형성될 금속층과의 절연을 위하여 절연막(36)상에 프로그램 코드 마스크인 감광막(37)을 패터닝 한다.
이때, 감광막(37)이 열려있는 영역이 있게 되는데 이 영역은 다음에 실시되는 식각공정에 의해 전도막(35)의 일부를 제거시키게 함으로써 해당 기억 소자가 정상적인 증가형 트랜지스터로 동작하게 된다.
이렇게 함으로써 프로그램된 소자는 정상적일 때 오프 상태(0 state)로, 비프로그램된 소자는 정상적일 때 온 상태(1 state)로 작동한다.
제4(a)도 내지 제4(e)도는 상기 서술한 프로그램 코딩 방법을 사용한 본 발명에 따른 마스크롬 제조 공정도로서, 먼저, 제4(a)도와 같이 실리콘 기판(401)상에 게이트 산화막(402), 게이트 폴리실리콘막(403), 질화막(404)을 차례로 증착한다.
이어서, 제4(b)도와 같이 게이트 마스크를 사용하여 상기 질화막(404), 게이트 폴리실리콘막(403), 게이트 산화막(402)을 차례로 식각한 후 전체구조 상부에 다시 질화막을 증착한 다음에 실리콘 기판(401)이 노출될때까지 다시 전면식각하여 상기 패터닝된 게이트 폴리실리콘막(403) 측벽부위에 질화막 스페이서(305)를 형성하고 소스/드레인 이온주입을 실시하여 소스/드레인 접합(406)을 형성한다.
계속해서, 제4(c)도와 같이 전도막인 폴리실리콘막(407)을 증착하고 기판의 기억소자 영역(도면의 좌측)에 패터닝하여 소스와 드레인 접합(406)을 상호 연결한 후 기판의 전체 구조상부에 층간절연막(408)을 도포한다. 이후 기판의 기억소자 이외의 영역인 주변회로 지역이나 금속콘택이 필요한 셀 어레이 지역(도면의 우측)에 금속콘택(409)을 실시한다.
계속해서, 제4(d)도에 도시된 바와 같이 프로그램 코드 마스크인 감광막(410) 패턴을 형성한후 층간절연막(408) 및 폴리실리콘막(407)을 차례로 식각하여 프로그램 코딩을 실시한다.
끝으로, 감광막(410)을 제거한 후 보호용 절연막인 실리콘질화막(411)을 전체구조 상부에 도포한다.
상기 설명과 같이 이루어지는 본 발명은 코딩이 금속배선 이후에 이루어져 마스크롬 제조 전 공정의 10% 정도 추가 진행하면 됨을 TAT이 길어지는 문제를 개선할 수 있으며, 공핍층 형성을 위한 이온주입 및 마스크 단계가 필요치 않고, 특히 고에너지의 이온주입을 요구하는 프로그램 코딩 공정이 아니기 때문에 고성능 이온주입기가 필요하지 않게 된다.
본 발명의 기술 사상은 상기 바람직한 실시예에 따라 구체적으로 기술되었으나, 상기한 실시예는 그 설명을 위한 것이며 그 제한을 위한 것이 아님을 주의하여야 한다. 또한, 본 발명의 기술 분야의 통상의 전문가라면 본 발명의 기술 사상의 범위내에서 다양한 실시예가 가능함을 이해할 수 있을 것이다.
Claims (6)
- 마스크 롬에 있어서, 자신의 제1소스와 제1드레인에 콘택된 전도막에 의해 상기 제1소스와 제2드레인이 상호 접속되어, 정상 상태에서 온 상태를 갖는 다수의 제1모스트랜지스터; 및 자신의 제2소스와 제2드레인에 상기 전도막이 콘택되되 상기 제1소스와 제1드레인 간이 분리되도록 상기 전도막이 단락되어, 정상 상태에서 오프 상태를 갖는 다수의 제2모스트랜지스터를 포함하여 이루어진 마스크 롬.
- 제1항에 있어서, 상기 제1모스트랜지스터는, 절연막으로 둘러싸여 반도체 기판 상부에 형성된 게이트 전도막; 상기 게이트 전도막과 인접한 다른 게이트 전도막 사이의 상기 반도체 기판 표면에 일정깊이로 형성된 상기 제1소스 및 제1드레인; 및 상기 제1소스와 제2드레인에 각각 콘택되어 상기 제1소스와 제2드레인을 상호 연결한 상기 전도막을 포함하여 이루어지는 마스크 롬.
- 제1항에 있어서, 상기 제2모스트랜지스터는, 절연막으로 둘러싸여 반도체 기판 상부에 형성된 게이트 전도막; 상기 게이트 전도막과 인접한 다른 게이트 전도막 사이의 상기 반도체 기판 표면에 일정깊이로 형성된 제2소스 및 제2드레인; 및 상기 제2소스와 제2드레인에 각각 콘택되되 상기 제2소스와 제2드레인 간이 분리되도록 상기 게이트 전도막 상부 지역에서 단락된 상기 전도막을 포함하여 이루어지는 마스크 롬.
- 기억소자 영역과 주변회로 영역을 포함하는 마스크 롬 제조방법에 있어서; 반도체 기판에 게이트와 소스 및 드레인을 갖는 다수의 모스트랜지스터를 형성하는 단계; 상기 기억소자 영역의 상기 반도체기판에 형성된 모스트랜지스터들의 모든 소스와 드레인을 상호 연결하기 위하여, 상기 기억소자 영역에서 상기 소스와 드레인에 콘택되는 전도막을 패터닝하은 단계; 상기 주변회로 영역의 상기 반도체 기판에 형성된 모스트랜지스터의 소스 또는 드레인에 콘택되는 금속막을 패터닝하는 단계; 및 상기 기억소자 영역의 모스트랜지스터들 중에서 원하는 모스트랜지스터의 소스와 드레인 간을 상호 단락시키기 위하여, 마스크 패턴을 형성하고 상기 전도막을 선택식각하는 단계를 포함하여 이루어진 마스크 롬 제조 방법.
- 제4항에 있어서; 상기 마스크 패턴은 상기 기억소자 영역에서 상기 원하는 모스트랜지스터의 게이트 상부지역에서 오픈된 것을 특징으로 하는 마스크 롬 제조 방법.
- 제3항 또는 제4항에 있어서, 상기 전도막은 폴리실리콘막인 것을 특징으로 하는 마스크 롬 제조 방법.
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1019940017158A KR0147877B1 (ko) | 1994-07-15 | 1994-07-15 | 마스크롬 및 그 제조 방법 |
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| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1019940017158A KR0147877B1 (ko) | 1994-07-15 | 1994-07-15 | 마스크롬 및 그 제조 방법 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| KR960005793A KR960005793A (ko) | 1996-02-23 |
| KR0147877B1 true KR0147877B1 (ko) | 1998-11-02 |
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ID=19388127
Family Applications (1)
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|---|---|---|---|
| KR1019940017158A KR0147877B1 (ko) | 1994-07-15 | 1994-07-15 | 마스크롬 및 그 제조 방법 |
Country Status (1)
| Country | Link |
|---|---|
| KR (1) | KR0147877B1 (ko) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR20020095124A (ko) * | 2001-06-12 | 2002-12-20 | 닛뽕덴끼 가부시끼가이샤 | 마스크 롬 및 그 제조 방법 |
-
1994
- 1994-07-15 KR KR1019940017158A patent/KR0147877B1/ko not_active IP Right Cessation
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR20020095124A (ko) * | 2001-06-12 | 2002-12-20 | 닛뽕덴끼 가부시끼가이샤 | 마스크 롬 및 그 제조 방법 |
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| Publication number | Publication date |
|---|---|
| KR960005793A (ko) | 1996-02-23 |
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