KR100243738B1 - 반도체 소자의 제조 방법(Method for manufacturing semiconductor device) - Google Patents
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Abstract
본 발명은 접합 영역과 소자 분리막에 걸친 반도체 소자의 접촉창의 형성 방법에 관한 것으로, 상기 목적을 달성하기 위하여 반도체 기판에 트렌치 구조의 소자 분리막과 활성 영역을 형성하는 단계; 상기 소자 분리막의 소정 영역과 그와 인접한 예정된 고농도 이온 주입 영역이 개구되도록, 상기 반도체 기판 상에 마스크 패턴을 형성하는 단계; 전체 구조 상에 고농도 이온 주입 공정을 실시하여 고농도 접합 영역을 형성하는 단계; 상기 마스크 패턴을 제거하고, 상기 고농도 접합 영역 사이의 소정의 활성 영역 상에 게이트 산화막과 게이트 전극층을 차례로 증착하여 게이트 전극을 형성하는 단계; 전체 구조 상에 저농도 이온 주입 공정을 실시하여 상기 게이트 전극과 인접한 하부 활성 영역 및 그와 인접한 상기 고농도 접합 영역에 저농도 LDD 영역을 형성하는 단계; 전체 구조 상에 상기 마스크 패턴을 형성하여 개구된 영역 상의 상기 게이트 산화막 및 불순물을 제거하고, 폴리실리콘막과 금속막을 차례로 증착한 후 급속 고온 열공정을 실시하여 금속 실리사이드층을 형성하는 단계; 및 상기 마스크 패턴을 제거하되 상기 마스크 패턴 상의 상기 폴리실리콘막 및 금속막이 물리적으로 제거되도록 하여, 상기 접합 영역과 상기 소자 분리막의 소정 영역 상에 상기 폴리실리콘막과 금속막으로 이뤄진 접촉창을 형성하는 단계를 포함하는 것을 특징으로 한다.
Description
본 발명은 반도체 소자의 제조 방법에 관한 것으로, 특히 반도체 소자의 고집적화를 위하여 금속 배선을 위한 콘택홀의 접촉창의 소정 부분을 소자 분리막 상에 형성시키는 반도체 소자의 제조 방법에 관한 것이다.
최근 반도체 산업 전반에 걸쳐 서브-마이크론급 소자의 제조 등 반도체 소자의 고집적화가 요구됨에 따라, 각 소자의 패턴들이 보다 미세화되고 있다. 이에 따라, 패턴을 미세화하기 위하여 반도체 소자의 패널과 접합 영역을 포함한 활성 영역 및 소자 분리 영역을 축소시켜 왔다.
그러나, 소자 분리 영역의 경우 인접한 소자간의 기생 회로에 의한 열화를 방지하기 위해서는 어느 정도 그 폭을 확보해 주어야 하고, 활성 영역 또한 반도체 소자의 양호한 동작 특성을 위해서는 그 길이 및 폭을 감소시키는데 한계가 있다. 특히 종래에는 통상의 방법에 따라 소오스/드레인 접합 영역 상에 금속 배선의 접촉창과 콘택홀을 형성하였기 때문에 접합 영역의 폭을 줄이는데 어려움이 있다.
도1은 종래 기술에 의한 LDD(Lightly Doped Drain) 구조를 갖는 반도체 소자의 단면도로, 간략하게 설명하면 반도체 기판(10)의 소자 분리막(11) 사이에 트랜지스터가 형성되어 있다. 상기 트랜지스터는 반도체 기판(10) 상에 형성된 게이트 산화막(12)과 게이트 전극(15), 상기 게이트 전극의 측면에 형성된 사이드월 스페이서(14) 및 상기 사이드월 스페이서 하부의 반도체 기판에 형성된 저농도 LDD 접합 영역(13b)과 고농도 접합 영역(13a)을 포함한 소오스/드레인으로 이루어져 있다.
그리고, 각 접합 영역 상에 금속 배선을 위하여 금속 실리사이드막으로 형성된 접촉창(17)이 형성되어 있고, 그 상부에 콘택홀(19a)을 통해 금속 배선(19b)이 형성되어 있다. 상기 접촉창은 접합 영역의 금속 배선을 위한 콘택홀 형성시 충분한 공정 마진을 주기 위하여 접합 영역 상에 형성된다.
그러나, 도1에 도시된 바와 같이 종래에는 접합 영역의 금속 배선을 위한 접촉창을 접합 영역 상에 형성하기 때문에 접합 영역이 차지하는 활성 영역을 줄이는데 한계가 있다.
따라서, 본 발명은 반도체 소자의 접합 영역(소오스/드레인) 및 그와 인접한 소자 분리막의 소정 영역 상에 접촉창을 형성함으로써, 접합 영역 상에 형성되는 콘택홀의 공정 마진을 확보함과 동시에 접합 영역이 차지하는 면적도 줄여 고집적화를 이룰 수 있는 반도체 소자의 제조 방법을 제공하는데 그 목적이 있다.
도1은 종래 기술에 따른 LDD 구조를 갖는 일전도형 트랜지스터를 나타내는 단면도.
도2a내지 도2e는 본 발명의 실시예에 따른 LDD 구조를 갖는 일전도형 트랜지스터의 제조 공정을 나타내는 공정 단면도.
* 도면의 주요부분에 대한 부호의 설명
10,20 : 반도체 기판 11,21 : 소자 분리막
22 : 마스크 패턴 13a,13b,23a,23b : 접합 영역
12,24 : 게이트 산화막 15,25 : 게이트 전극
26 : 폴리실리콘막 27 : 금속막
18,28 : 절연막 19a,29a : 콘택홀
19b,29b : 금속 배선 14 : 사이드월
17,W : 접촉창
상기 목적을 달성하기 위하여, 본 발명에 따른 반도체 소자의 제조 방법으로, 반도체 기판에 트렌치 구조의 소자 분리막과 활성 영역을 형성하는 단계; 상기 소자 분리막의 소정 영역과 그와 인접한 예정된 고농도 이온 주입 영역이 개구되도록, 상기 반도체 기판 상에 마스크 패턴을 형성하는 단계; 전체 구조 상에 고농도 이온 주입 공정을 실시하여 고농도 접합 영역을 형성하는 단계; 상기 마스크 패턴을 제거하고, 상기 고농도 접합 영역 사이의 소정의 활성 영역 상에 게이트 산화막과 게이트 전극층을 차례로 증착하여 게이트 전극을 형성하는 단계; 전체 구조 상에 저농도 이온 주입 공정을 실시하여 상기 게이트 전극과 인접한 하부 활성 영역 및 그와 인접한 상기 고농도 저합 영역에 저농도 LDD 영역을 형성하는 단계; 전체 구조 상에 상기 마스크 패턴을 형성하여 개구된 영역 상의 상기 게이트 산화막 및 불순물을 제거하고, 폴리실리콘막과 금속막을 차례로 증착한 후 급속 고온 열공정을 실시하여 금속 실리사이드층을 형성하는 단계; 및 상기 마스크 패턴을 제거하되 상기 마스크 패턴 상의 상기 폴리실리콘막 및 금속막이 물리적으로 제거되도록 하여, 상기 접합영역과 상기 소자 분리막의 소정 영역 상에 상기 폴리실리콘막과 금속막으로 이뤄진 접촉창을 형성하는 단계를 포함하는 것을 특징으로 한다.
[실시예]
이하, 첨부된 도면을 참조로하여 본 발명의 실시예를 설명한다.
도2a에서 2e는 본 발명의 일실시예에 따른 반도체 소자의 제조 방법을 나타낸 공정 단면도로, 여기서는 LDD 구조를 갖는 N형 모스 트랜지스터에 대해서만 간략하게 도시하여 설명하기로 한다.
먼저, 도2a에 도시된 바와 같이 P-웰(도시하지 않음)이 형성된 반도체 기판(20)에 트렌치 분리 공정을 이용하여 두꺼운 산화막을 형성한 후 이를 화학적·기계적 연마(CMP)로 평탄화하여 소자 분리막(21)을 형성한다.
그 다음, 반도체 기판 상에 후 소오스/드레인 마스크 패턴(22)을 형성하되, 노광 후 형성된 상기 마스크 패턴의 크기는 후속 공정에서 형성될 게이트 전극과 LDD 이온주입 영역을 합한 크기로, 소정의 접합 영역과 소자 분리막이 노출되도록하여 이온 주입함으로써 반도체 기판(20) 상에 고농도 접합 영역(23a)을 형성한다.
여기서, 통상적인 트랜지스터 제조 공정과는 달리 고농도 접합 영역(23a)을 게이트 전극보다 먼저 형성하는 것은, 고농도 접합 영역 형성시 필요한 고온 열처리 공정을 게이트 형성 전에 진행함으로써 저항이 낮은 폴리사이드막을 게이트 전극에 사용할 수 있기 때문이다.
그 다음, 상기 소오스/드레인 마스크 패턴(22)을 제거하고, 도2b에서와 같이 반도체 기판 상에 게이트 산화막(24)과 폴리실리콘막 및 폴리사이드막을 형성한 후 사진 식각 공정을 통하여 게이트 전극(25)을 형성하고, 이어서 이온 주입 공정을 통하여 저농도 LDD 접합 영역(23b)을 형성하여 LDD 구조를 만든다.
그리고, 전체 구조 상에 감광막을 도포한 후, 도2c에서와 같이 상기 소오스/드레인 마스크 패턴(22)을 형성하여 접합 영역(23a) 상에 존재하는 게이트 산화막 및 불순물을 제거한다.
계속해서, 저온 스퍼터링법을 사용하여 전체 구조 상에 저온 스퍼터링 방법을 이용하여 폴리실리콘막(26) 및 티타늄과 같은 금속막(27)을 차례로 증착한 후 급속 고온 열처리 공정을 통하여 금속 실리사이드층을 형성한다.
이어서, 리프트 오프(Lift-Off) 박막 제조 기술을 이용하여 아세톤 등의 감광막 용매로 소오스/드레인 마스크 패턴(22)과 상기 마스크 패턴을 둘러싼 폴리실리콘막(26)과 금속막(27)을 제거하면, 도2d에 도시된 바와 같이 접합 영역과 일부 소자 분리막 상에 금속 실리사이드층이 있는 접촉창(W)이 형성된다.
그 다음, 전체 구조 상부에 절연막(28)을 증착하여 화학적·기계적 연마를 통해 평탄화하고, 통상의 공정을 진행하여 콘택홀(29a)을 통해 금속 배선(29b)을 형성한 것이 도2e에 도시되어 있다.
따라서, 상기와 같이 소자 분리막 상의 소정 영역에 접촉창을 형성함으로써 접합 영역이 차지하는 면적을 줄여 고집적화를 이룰 수 있으며, 또한 콘택홀을 형성하는데 종래와 같이 충분한 공정 마진을 확보할 수 있다.
그리고, 상기 공정 진행 과정에서 고농도 접합 영역을 게이트 전극 형성 전에 형성함으로써 게이트 전극에 면저항이 낮은 금속막을 사용할 수 있다.
이상에서 설명한 바와 같이, 접합 영역과 소자 분리막의 소정 영역에 금속배선을 위한 접촉창을 형성함으로써 콘택홀을 형성하는데 충분한 공정 마진을 확보할 수 있다. 또한, 반도체 기판에 접합 영역이 차지하는 면적도 줄일 수 있어 반도체 소자의 고집적화를 이룰 수 있다.
그리고, 게이트 형성 전에 고농도 접합 영역을 형성시킴으로써 게이트 전극으로 사용되는 금속의 선택폭을 넓힐 수 있다.
이상에서 설명한 본 발명은 전술한 실시예 및 첨부된 도면에 의해 한정되는 것이 아니고, 본 발명의 기술적 사상을 벗어나지 않는 점위 내에서 여러 가지 치환, 변형 및 변경이 가능함이 본 발명이 속하는 기술 분야에서 통상의 지식을 가진 자에게 있어 명백할 것이다.
Claims (6)
- 반도체 기판에 트렌치 구조의 소자 분리막과 활성 영역을 형성하는 단계; 상기 소자 분리막의 소정 영역과 그와 인접한 예정된 고농도 이온 주입 영역이 개구되도록, 상기 반도체 기판 상에 마스크 패턴을 형성하는 단계; 전체 구조 상에 고농도 이온 주입 공정을 실시하여 고농도 접합 영역을 형성하는 단계; 상기 마스크 패턴을 제거하고, 상기 고농도 접합 영역 사이의 소정의 활성 영역 상에 게이트 산화막과 게이트 전극층을 차례로 증착하여 게이트 전극을 형성하는 단계; 전체 구조 상에 저농도 이온 주입 공정을 실시하여 상기 게이트 전극과 인접한 하부 활성 영역 및 그와 인접한 상기 고농도 접합 영역에 저농도 LDD 영역을 형성하는 단계; 전체 구조 상에 상기 마스크 패턴을 형성하여 개구된 영역 상의 상기 게이트 산화막 및 불순물을 제거하고, 폴리실리콘막과 금속막을 차례로 증착한 후 급속 고온 열 공정을 실시하여 금속 실리사이드층을 형성하는 단계; 및 상기 마스크 패턴을 제거하되 상기 마스크 패턴 상의 상기 폴리실리콘막 및 금속막이 물리적으로 제거되도록 하여, 상기 접합 영역과 상기 소자 분리막의 소정 영역상에 상기 폴리실리콘막과 금속막으로 이뤄진 접촉창을 형성하는 단계를 포함하는 반도체 소자의 제조 방법.
- 제1항에 있어서, 상기 마스크 패턴의 제거는 아세톤을 용매로하여 제거하는 것을 특징으로 하는 반도체 소자의 제조 방법.
- 제1항에 있어서, 상기 게이트 전극층은 금속 폴리사이드층을 포함하는 것을 특징으로 하는 반도체 소자의 제조 방법.
- 제1항에 있어서, 상기 금속막은 티타늄(Ti)인 것을 특징으로 하는 반도체 소자의 제조 방법.
- 제1항에 있어서, 상기 폴리실리콘막은 저온 스퍼터링법에 의하여 증착되는 것을 특징으로 하는 반도체 소자의 제조 방법.
- 제1항에 있어서, 상기 금속막은 저온 스퍼터링법에 의하여 증착되는 것을 특징으로 하는 반도체 소자의 제조 방법.
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| KR19990004675A (ko) | 1999-01-25 |
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