KR100219103B1 - 반도체 장치 제조 방법 - Google Patents

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Abstract

실리콘 반도체 기판의 선택 영역 표면에 불순물 확산층들을 형성하는 단계(a), 불순물 확산층들의 상부에 내화성 금속막을 형성하는 단계(b), 내화성 금속막을 내화성 금속 실리사이드막으로 변화시키기 위한 1차 열 어닐링을 실시하는 단계(c), 1차 열 어닐링으로 인해 내화성 금속막 상부에 형성된 변성층과 내화성 금속막의 무반응 부분들을 에칭하는 단계(d), 및 내화성 금속 실리사이드막의 저항을 감소시키기 위한 2차 열 어닐링을 실시하는 단계(e)를 포함하는 반도체 장치 제조 방법에 있어서, 단계들 (c) 및 (d) 사이에 실시되어 변성층에 손상을 발생시키는 단계(f)를 포함하는 것을 특징으로 하는 반도체 장치 제조 방법이 제공된다. 예컨대, 변성층의 손상은 비소(As) 이온 주입에 의해 유발된다. 상기 방법은 포트레지스트 단계들의 수를 증가시키지 않고, 실리사이드화에 수반되는 누설 전류의 발생을 방지할 수 있다.

Description

반도체 장치 제조 방법
본 발명은 내화성 금속 실리사이드막을 전극으로 사용하는 반도체 장치 제조 방법에 관한 것이다.
도1a 내지 1f도를 참조하여, 티타늄 실리사이드막을 전극으로 사용하는 종래의 반도체 장치 제조 방법이 아래에 설명된다. 아래에 기술되는 반도체 장치는 n 채널 모스(MOS)형이다.
도1a에 도시된 바와 같이, 먼저 p형 실리콘 반도체 기판(1)의 표면에 약 300 nm의 두께를 가진 실리콘 산화막(2)이 형성된다. 실리콘 산화막(2)은 소자가 형성되는 소자 형성 영역들을 정의하는 소자 분리 영역들로서 작용한다. 그 다음, 소자 형성 영역 상부에 이온 주입이 실시되고, 이에 따라 소자 형성 영역 상부에 10 nm의 두께를 가진 게이트 산화막(3)이 형성되며, 또한 게이트 산화막(3)의 상부에 약 150 nm의 두께를 가진 폴리실리콘막(4)이 형성된다. 그 다음, 게이트 산화막(3)과 폴리실리콘막(4)이 사진 공정 및 반응성 이온 에칭 공정에 의해 패터닝되며, 이에 따라 게이트 전극을 이루는 층 구조(3a)가 형성된다.
그 다음, 도1b에 도시된 바와 같이, 인(P) 이온 주입이 실시되어, 패터닝된 폴리실리콘막(4)을 이용한 자기 정합(se1f-aligned) 방식으로 저농도 소스 및 드레인 영역들(5-1 및 5-2)이 형성된다. 그 다음, 결과물의 상부에 약 100 nm의 두께를 가진 실리콘 산화막이 침적된다. 상기 침적된 실리콘 산화막에 이방성 반응성 드라이 에칭이 실시되어 층 구조(3a) 주위에 절연 스페이서(6)가 형성된다. 그 다음, 결과물에 예컨대,30 KeV의 에너지, 3×1015cm-2의 비소가 이온 주입되어, 패터닝된 폴리실리콘막(4), 절연 스페이서(6) 및 소자 형성 영역(2)을 제외한 다른 영역에 고농도 소스 및 드레인 영역들(7-1 및 7-2)이 형성된다.
그 다음, 도1c에 도시된 바와 같이, 결과물에 예컨대, 30 KeV의 에너지, 3×1014cm-2의 비소가 이온 주입되어, 실리콘 기판(1)의 표면이 비정질화된다.자연 산화막이 제거된 후, 스퍼터링 공정이 실시되어 기판(1)의 상부에 약 30 nm의 두께를 가진 티타늄막(8)이 침적된다.
그 다음, 도1d에 도시된 바와 같이, 질소 분위기에서 30초 동안, 690℃의 온도 조건으로 결과물에 1차 램프 어닐링(annealing)이 실시되어, 티타늄막(8)과 고농도 소스/드레인 영역들(7-1,7-2), 그리고 티타늄막(8)과 폴리실리콘막(4)이 각각 서로 반응한다. 결과적으로, 도1d에 도시된 바와 같이, 폴리실리콘막(4)과 고농도 소스/드레인 영역들(7-1,7-2)의 표면상에 티타늄 실리사이드막(9)이 형성된다. 1차 램프 어닐령에 의해, 티타늄막(8)은 실리콘과 반응하지 않은 질소, 산소 및 티타늄을 포함하는 막(8a)으로 변성된다. 도1d에 도시된 바와 같이, 막(8a)은 절연 스페이서(6)의 표면상에는 존재하지 않는다. 1차 램프 어닐링에 의해, 티타늄막(8a)의 상부에는 변성막(10)이 또한 형성된다. 변성막(10)은 질소 분위기 속에 잔류하는 질소 및 산소와 반응한 티타늄막(8)으로 이루어진 막이다.
그 다음, 도1e에 도시된 바와 같이, 티타늄막(8a)은 암모니아(NH3)와 과산화수소(H2O2)를 포함하는 용액에 의해 제거되며, 30초 동안 840℃에서 2차 램프어닐링이 실시되어 티타늄 실리사이드막(9)보다 작은 저항을 가진 티타늄 실리사이드막(9a)이 형성된다. 티타늄 실리사이드막들(9,9a)은 각각 주로 결정형들(C49,C54)을 이룬다.
그 다음, 도1f에 도시된 바와 같이, 결과물의 상부에 약 1 μm의 실리콘산화막이 침적된다. 고농도 소스/드레인 영역들(7-1,7-2) 상부에 접속홀들(12)이 형성된다. 그 다음, 스퍼터링 공정에 의해, 접속홀들(12)의 내벽에 티타늅과 질화티타늄으로 이루어진 차단막(13)이 형성된다. 그 다음, 접속홀들(12)은 텅스텐(W)으로 채워진다. 그 다음, 결과물의 전면에 알루미늄막이 형성되고 필요한 패턴으로 패터닝되어 배선층(15)을 형성한다. 마지막으로, 결과물은 실리큰 질화막으로 이루어진 보호막(16)으로 덮여진다.
티타늄 실리사이드막(9)을 형성하기 위한 1차 램프 어닐이 질소 분위기에서 실시되는 이유는 티타늄 실리사이드막(9)이 티타늄-실리콘 접속 영역으로부터 수평으로 성장하여 게이트 전극과 소스/드레인 영역들(7-1,7-2) 사이, 그리고 메모리의 워드 라인과 같이 소자 분리 영역들(2)상에 형성된 배선들과 MOS 트랜지스터의 소스/드레인 영역들(7-1,7-2) 사이의 절연성을 저하시키는 것을 방지하기 위한 것이다. 그러나, 이러한 기술조차도 누설 전류의 발생을 방지하기에는 충분치 않다. 그 이유는 다음과 같다. 변성층(10)의 에칭 속도는 매우 작다. 그러므로, 변성층(10)과 티타늄막(8a)이 제거될 때 티타늄을 완전히 제거하는 것이 불가능하다. 결과적으로, 절연 스페이서(6)와 소자 분리 영역(2)의 표면에 도전성 물질이 제거되지 않은 채로 남게 된다. 이러한 도전성 물질은 게이트 전극과 소스/드레인 영역들 사이, 그리고 배선들과 소스/드레인 영역들 사이의 절연성을 저하시키며, 이에 따라 누설 전류가 발생한다.
일본 특허 공보 3-116837(미심사됨)은 티타늄 실리사이드막의 형성에 수반되는 누설 전류의 발생을 방지하기 위한 방법을 제안하고 있다. 제안된 방법에 따르면, 도1c에 도시된 바와 같이, 티타늄막(8)이 형성된 후 사진 공정이 실시되어, 실리사이드막이 성장할 수 없는 소자 분리 영역들(2) 및 절연 스페이서(6)와 같은 영역들을 제외한 영역의 티타늄막(8) 상부에 포토레지스트막으로 이루어진 마스크가 형성된다. 그 다음, 마스크로 덮이지 않은 영역들을 통해 티타늄막(8)안으로 산소 이온들이 주입된다. 따라서, 티타늄막(8)의 산소 이온 주입 부분들은 티타늄막을 티타늄 실리사이드막으로 바꾸기 위한 열 어닐링 동안 실리콘이 상기부분들을 지나 확산되는 것을 방지한다.
그러나, 3-116837에 제안된 상기 방법은 다음과 같은 단점을 갖고 있다. 첫째, 마스크를 형성하기 위하여 추가적인 포토레지스트 단계가 실시되어야 한다. 둘째, 절연 스페이서(6)의 폭, 즉 실리콘 산화막의 폭이 매우 작고, 패턴 중복의 불일치를 피하기 어렵다는 점을 고려할 때, 소스/드레인 영역들과 게이트 전극의 전면에 실리사이드막을 형성하는 것이 매우 어렵거나 거의 불가능하기 때문에 3-116837에 개시된 방법은 소형, 고집적의 반도체 장치를 제조하는데 적합하지 않다.
종래 기술의 상기 문제점들에 비추어 볼 때, 본 발명의 목적은 추가적인 포토레지스트 단계를 실시하지 않고, 실리사이드화에 수반되는 누설 전류의 발생을 방지할 수 있는 반도체 장치 제조 방법을 제공하는데 있다.
본 발명에 따르면, 실리콘 반도체 기판의 선택 영역 표면에 불순물 확산층들을 형성하는 단계(a), 불순물 확산층들의 상부에 내화성 금속막을 형성하는 단계(b), 내화성 금속막을 내화성 금속 실리사이드막으로 변화시키기 위한 1차 열어닐링을 실시하는 단계(c), 1차 열 어닐링으로 인해 내화성 금속막 상부에 형성된 변성층과 내화성 금속막의 무반응 부분들을 에칭하는 단계(d), 및 내화성 금속실리사이드막의 저항을 감소시키기 위한 2차 열 어닐링을 실시하는 단계(e)를 포함하는 반도체 장치 제조 방법에 있어서, 단계들 (c) 및 (d) 사이에 실시되어 변성층에 손상을 발생시키는 단계(f)를 포함하는 것을 특징으로 한다.
1차 및 2차 열 어닐링 단계들은 질소(N2) 분위기에서 실시되는 것이 바람직하다. 변성층의 손상은 여러 방법으로 유발될 수 있다. 예컨대, 비소(As) 이온주입에 의해 변성층의 손상이 일어날 수 있다. 비소 이온이 주입된 변성층은 암모니아와 과산화수소를 포함하는 용액으로 쉽게 제거될 수 있다. 또 하나의 예를들면, 산화 공정에 의해 변성층의 손상이 일어날 수 있다. 변성층은 산소 플라즈마에 노출됨으로써 산화될 수 있다. 하나의 대안으로서, 변성층은 산소 분위기에서 3차 열 어닐링을 실시함으로써 산화될 수 있는데, 이 경우 3차 열 어닐링은 2차 열 어닐링이 실시되는 온도보다 낮은 온도에서 실시되는 것이 바람직하다. 산화된 변성층은 암모니아와 과산화수소를 포함하는 상기 용액으로 쉽게 에칭될 수 있다.
내화성 금속막의 산화 후 질소 분위기에서 실시되는 1차 열 어닐링은 암모니아와 과산화수소를 포함하는 용액으로 에칭되기 어려운 변성층의 형성을 방지한다.
본 발명에 따르면, 실리사이드막이 소스/드레인 영역들의 기생 용량을 감소시키는 MOS 트랜지스터에서 게이트 전극과 소스/드레인 영역들 사이에 단락이 발생하는 것을 방지할 수 있으며, 이에 따라 MOS 트랜지스터의 동작중에 게이트 전극으로부터 소스/드레인 영역들로 누설 전류가 흐르는 것을 방지할 수 있고, 또한 소스/드레인 영역들간의 상호 도통을 방지할 수 있다, 따라서, 상기 누설 전류 및 상호 도통에 기인한 오동작 및 전력 소모 증가를 방지할 수 있다.
그 이유는 다음과 같다. 내화막과 실리콘을 서로 반응시키기 위해 실시되는 질소 분위기 속에서의 램프 어닐링 단계에서 변성층이 형성된다. 이 변성층은 암모니아와 과산화수소를 포함하는 용액에 대해 낮은 에칭 속도를 나타내며, 이에따라 변성층은 에칭 공정을 통해 내화 금속막의 무반응 부분들과 함께 제거되기 어렵다. 한편, 본 발명에 따르면, 변성층은 에칭을 실시하기 전에 손상시킴으로써 에칭에 의해 내화 금속막의 무반응 부분들과 함께 쉽게 제거될 수 있다. 변성층의 손상은 비소 이온 주입이나 산화에 의해 유발될 수 있다.
하나의 대안으로, 내화막의 표면이 산화된 후 내화막과 실리콘을 서로 반응시키기 위해 질소 분위기에서 램프 어닐링을 실시함으로써, 내화막의 표면이 질화되는 것을 방지할 수 있다. 그러므로, 내화막의 무반응 부분들이 에칭되어 제거될 때, 도전성 물질이 절연 스페이서의 표면으로부터 제거되는 것을 방지할 수 있다. 따라서, 본 발명은 M0S 트랜지스터의 동작중 게이트 전극으로부터 소스/드레인 영역들로 누설 전류가 흐르는 것을 방지할 수 있으며, 또한 소스/드레인 영역들간의 상호 도통을 방지할 수 있다.
상기한 바와 같이, 본 발명은 추가적인 포토레지스트 단계 없이 누설 전류의 발생을 방지할 수 있으며, 이에 따라 반도체 장치의 제조 수율과 신뢰성을 향상시킬 수 있다.
제1a 내지 1f도는 종래의 반도체 장치 제조 방법의 각 단계들을 나타내는 단면도.
제2a 내지 2g도는 본 발명의 제1 실시예에 따라 수행되는 반도체 장치 제조 방법의 각 단계들을 나타내는 단면도.
제3a도는 본 발명의 제1 실시예에 따라 제조된 MOS 트랜지스터에서 누설 전류의 발생 빈도를 나타내는 도표.
제3b도는 종래 방법에 따라 제조된 MOS 트랜지스터에서 누설 전류의 발생 빈도를 나타내는 도표.
제4a 내지 4c도는 본 발명의 제2 실시예에 따라 수행되는 반도체 장치 제조 방법의 각 단계들을 나타내는 단면도.
제5a도는 제2 실시예에서 질소 분위기에서의 램프 어닐링 후에 발견된 여러 원소들의 분포를 나타내는 도표.
제5b도는 제2 실시예에서 산소 플라즈마에 의한 산화 후에 발견된 여러 원소들의 분포를 나타내는 도표.
제6a 내지 6c도는 본 발명의 제3 실시예에 따라 수행되는 반도체 장치 제조 방법의 각 단계들을 나타내는 단면도.
* 도면의 주요부분에 대한 부호의 설명
1 : 실리콘 기판 2, l1 : 실리콘 산화막
3 : 게이트 산화막 3a : 층 구조
4 : 폴리실리콘막 5-1, 5-2 : 저농도 소스/드레인 영역
6 : 절연 스페이서 7-1, 7-2 : 고농도 소스/드레인 영역
8, 8a, 8b, 8c : 티타늄막 9, 9a : 티타늄 실리사이드막
10, 10a, 10b : 변성막 11 : 층간 절연막
12 : 접속흘 13 : 차단막
14 : 매립 텅스텐 15 : 배선층
16 : 보호막
본 발명의 제1 실시예에 따른 반도체 장치 제조 방법이 도2a 내지 2g를 참조하여 아래에 설명된다.
먼저, 도2a에 도시된 바와 같이, p형 실리콘 반도체 기판(1)의 표면에 약 300 nm의 두께를 가진 실리콘 산화막(2)이 형성된다. 실리콘 산화막(2)은 소자가 각각 형성되는 소자 형성 영역들을 정의하는 소자 분리 영역들로서 작용한다. 그다음, MOS 트랜지스터의 문턱값을 제어하기 위해 소자 형성 영역의 상부에 이온주입이 실시되고, 이에 따라 소자 형성 영역 상부에 10 nm의 두께를 가진 게이트산화막(3)이 형성되며, 또한 게이트 산화막(3)의 상부에는 약 150 nm의 두께를 가진 폴리실리콘막(4)이 형성된다. 그 다음, 게이트 산화막(3)과 폴리실리콘막(4)이 사진 공정 및 반응성 이온 에칭 공정에 의해 패터닝되며, 이에 따라 게이트 전극을 이루는 층 구조(3a)가 형성된다.
그 다음, 도2b에 도시된 바와 같이, 인(P) 이온 주입이 실시되어, 패터닝된 폴리실리콘막(4)을 이용한 자기 정합 방식으로 저농도 소스 및 드레인 영역들(5-1 및 5-2)이 형성된다. 그 다음, 결과물의 상부에 약 100 nm의 두께를 가진 실리콘 산화막이 침적된다. 상기 침적된 실리콘 산화막에 이방성 반응성 드라이 에칭이 실시되어 층 구조(3a) 주위에 절연 스페이서(6)가 형성된다. 그 다음, 결과물에 예컨대, 30 KeV의 에너지, 3×1015cm-2의 비소가 이온 주입되어, 패터닝된 폴리실리콘막(4), 절연 스페이서(6) 및 소자 형성 영역(2)을 제외한 다른 영역에 고농도 소스 및 드레인 영역들(7-1 및 7-2)이 형성된다.
그 다음, 도2c에 도시된 바와 같이, 결과물에 예컨대, 30 KeV의 에너지, 3×1014cm-2의 비소가 이온 주입되어, 실리콘 기판(1)의 표면이 비정질화된다. 자연 산화막이 제거된 후, 스퍼터링 공정이 실시되어 실리콘 기판(1)의 전면에 약 30 nm의 두께를 가진 티타늄막(8)이 침적된다.
그 다음, 도2d에 도시된 바와 같이, 질소 분위기에서 30초 동안, 690℃의 온도 조건으로 결과물에 1차 램프 어닐링(annealing)이 실시되어, 티타늄막(8)과 고농도 소스/드레인 영역들(7-1,7-2), 그리고 티타늄막(8)과 폴리실리콘막(4)이 각각 서로 반응한다. 결과적으로, 도2d에 도시된 바와 같이, 폴리실리콘막(4)과 고농도 소스/드레인 영역들(7-1,7-2)의 표면상에 티타늄 실리사이드막(9)이 형성된다. 1차 램프 어닐링에 의해, 티타늄막(8)은 실리콘과 반응하지 않은 질소, 산소및 티타늄을 포함하는 막(8a)으로 변성된다. 도2d에 도시된 바와 같이, 막(8a)은 절연 스페이서(6)의 표면상에는 존재하지 않는다. 1차 램프 어닐링에 의해, 티타늄막(8a)의 상부에는 변성막(10)이 또한 형성된다. 변성막(10)은 질소 분위기 속에 잔류하는 질소 및 산소와 반응한 티타늄막(8)으로 이루어진 막이다.
그 다음, 예컨대 30 KeV의 에너지, 3×1014cm-2의 비소가 변성막(10)에 주입되어, 도2e에 도시된 바와 같이, 변성막(10)에 손상이 일어난다(이후, 손상된 변성막은 참조 부호 10a로 참조된다).
그 다음, 도2f에 도시된 바와 같이, 손상된 변성막(10a)과 무반응 티타늄막(8a)은 암모니아(NH3)와 과산화수소(H2O2)를 포함하는 용액에 의해 제거되며, 30초 동안 840℃에서 2차 램프 어닐링이 실시되어 대체로 저항이 낮은 결정형 C54를 포함하는 티타늄 실리사이드막(9a)이 형성된다.
그 다음, 도2g에 도시된 바와 같이, 결과물의 상부에 약 1 μm의 실리콘 산화막이 침적된다. 고농도 소스/드레인 영역들(7-1,7-2) 상부에 접속홀들(12)이 형성된다. 그 다음, 스퍼터링 공정에 의해, 접속홀들(12)의 내벽에 티타늄과 질화티타늄으로 이루어진 차단막(13)이 형성된다. 그 다음, 접속홀들(12)은 텅스텐(W)으로 채워진다. 그 다음, 결과물의 전면에 알루미늄막이 형성되고 필요한 패턴으로 패터닝되어 배선층(15)을 형성한다. 마지막으로, 결과물은 실리콘 산화막으로이루어진 보호막(16)으로 덮여진다.
상기 제1 실시예는 질소 분위기에서 30초 동안 690℃에서 이루어지는 1차램프 어닐링 공정 후 수행되는 비소 이온 주입 단계를 포함하기 때문에, 1차 램프어닐링에 의해 티타늄막(8a)의 상부에 형성된 티타늄 변성층(10)은 여러 방법으로 균열되거나 손상된다. 이에 따라, 변성막(10)은 후속 단계에서 티타늄막(8a)이 에칭되는 것과 동시에 쉽게 제거될 수 있다. 따라서, 절연 스페이서(6)와 소자 분리영역들(2)의 상부에는 도전성 물질이 거의 존재하지 않게 되어, 반도체 장치의 동작중에 게이트 전극과 소스/드레인 영역들 사이, 그리고 서로 인접한 소스/드레인영역들 사이에 누설 전류가 흐르는 것이 방지된다.
도3a 및 3b는 하나의 웨이퍼에서 게이트 전극과 소스/드레인 영역들 사이의 누설 전류의 발생 도수를 나타내는 도표들이다. 4 nm의 게이트 폭을 가진 트랜지스터들이 평가를 위해 형성된 단일 칩이 사용되었다. 도3a는 1차 램프 어닐링 후 비소 이온 주입이 실시되는 제1 실시예에 따라 제조된 트랜지스터에 대한 결과를 나타내며, 도3b는 비소 이온 주입이 실시되지 않는 종래의 방법에 따라 제조된 트랜지스터에 대한 결과를 나타낸다. 비소 이온 주입이 게이트 전극과 소스/드레인 영역들 사이의 누설 전류의 발생 빈도를 감소시킨다는 것이 명백하다.
더우기, l nA보다 큰 누설 전류를 나타내는 반도체 장치는 불량인 것으로 가정할 때, 비소 이온 주입이 실시되지 않는 경우는 수율이 약 85%인 반면, 비소 이온 주입이 실시되는 경우 수율은 적어도 95%가 된다.
본 발명의 제2 실시예에 따른 반도체 장치 제조 방법이 도4a 내지 4c를참조하여 아래에 설명된다. 제2 실시예는 스퍼터링에 의해 약 300 nm 두께의 티타늄막(8)이 형성될 때까지는 제1 실시예와 동일한 단계들을 가진다.
그 다음, 도4a에 도시된 바와 같이, 질소 분위기에서 30초 동안, 690℃의 온도 조건으로 결과물에 1차 램프 어닐링이 실시되어, 티타늄막(8)과 고농도 소스/드레인 영역들(7-1,7-2), 그리고 티타늄막(8)과 폴리실리콘막(4)이 각각 서로 반응한다. 결과적으로, 도4a에 도시된 바와 같이, 폴리실리콘막(4)과 고농도 소스/드레인 영역들(7-1,7-2)의 표면상에 티타늄 실리사이드막(9)이 형성된다. 1차 램프 어닐링에 의해, 티타늄막(8)은 실리콘과 반응하지 않은 질소, 산소 및 티타늄을 포함하는 막(8a)으로 변성된다. 도4a에 도시된 바와 같이, 막(8a)은 절연 스페이서(6)의 표면상에는 존재하지 않는다. 1차 램프 어닐링에 의해, 티타늄막(8a)의 상부에는 변성막(l0)이 또한 형성된다.
그 다음, 결과물은 아래의 조건에서 생성되고 있는 플라즈마에 노출된다.
기판 온도 : 100 - 200℃
분위기 : 산소 분위기
압력 : 130 Pa
RF 전력 : 600 W
결과적으로, 도4b에 도시된 바와 같이, 변성막(10)은 산화된다(이후, 산화된 변성막은 참조 부호 10b로 참조된다).
상기 산소 플라즈마에 노출하는 대신에, 결과물은 산소 분위기에서 30초동안 650℃의 조건으로 램프 어닐링될 수 있다.
그 다음, 도4c에 도시된 바와 같이, 무반응 티타늄막(8a)은 암모니아(NH3)와 과산화수소(H2O2)를 포함하는 용액을 사용하여 제거된 후, 840℃에서 30초 동안 램프 어닐링이 실시되어 저저항 티타늄 실리사이드막(9a)이 형성된다.
그 다음, 제1 실시예와 유사하게, 결과물의 상부에 약 1 μm의 실리콘 산화막이 침적된다. 고농도 소스/드레인 영역들(7-1,7-2) 상부에 접속홀들(12)이 형성된다. 그 다음, 스퍼터링 공정에 의해, 접속홀들(12)의 내벽에 티타늄과 질화티타늄으로 이루어진 차단막(13)이 형성된다. 그 다음, 접속홀들(12)은 텅스텐(W)으로 채워진다. 그 다음, 결과물의 전면에 알루미늄막이 형성되고 필요한 패턴으로 패터닝되어 배선층(15)을 형성한다. 마지막으로, 결과물은 실리콘 산화막으로 이루어진 보호막(16)으로 덮여진다(도2g 참조).
제2 실시예에서, 산소 플라즈마 노출에 의한 산화는 1차 램프 어닐링 후에 실시된다. 따라서, 1차 램프 어닐링 공정에서 티타늄막(8a)의 상부에 형성된 변성막(10)은 산화되고, 따라서 후속 공정에서 무반응 티타늄막이 에칭될 때 변성막도 에칭에 의해 쉽게 제거될 수 있다. 따라서, 티타늄 실리사이드막을 제외한 모든 막이 에칭에 의해 제거된다. 결과적으로, 절연 스페이서(6)와 소자 분리 영역들(2)의 상부에는 도전성 물질이 존재하지 않게 되며, 이에 따라 반도체 장치의 동작중에 게이트 전극과 소스/드레인 영역들 사이와, 소스/드레인 영역들 사이에 누설 전류가 발생하지 않는다.
도5a와 5b는 각각 질소 분위기에서 1차 램프 어닐링이 실시된 후와, 산소 플라즈마에 노출된 후에 티타늄 내에 어느 정도의 원자 퍼센트가 존재하는가를 측정한 결과를 나타낸다. 측정은 XPS를 사용하여 이루어졌다.
도5a와 5b를 비교 참조하면, 변성막(10)에 포함된 질소 원자들은 산소 플라즈마에 의해 산소 원자들로 대체된다는 것을 알 수 있다. 암모니아와 과산화수소를 포함하는 용액에 대한 변성막(10)의 에칭 속도가 티타늄 질화막(TiN)보다 약 2배 정도 크기 때문에, 변성막(10)은 절연 스페이서(6)와 소자 분리 영역들(2)의 상부에 에칭되지 않고 남아 있을 가능성이 없다. 따라서, 게이트 전극과 소스/드레인 영역들 사이와 소스/드레인 영역들 사이의 누설 전류를 크게 감소시키는것이 가능하게 된다.
본 발명의 제3 실시예에 따른 반도체 장치 제조 방법이 도6a 내지 6c를 참조하여 아래에 설명된다.
제3 실시예는 스퍼터링에 의해 약 300 nm 두께의 티타늄막(8)이 형성될때까지는 제1 및 제2 실시예와 동일한 단계들을 가진다.
그 다음, 결과물은 아래의 조건에서 생성되고 있는 산소 플라즈마에 노출된다.
기판 온도 : 100 - 200℃
분위기 : 산소 분위기
압력 : 130 Pa
RF 전력 : 600 W
결과적으로, 도6a에 도시된 바와 같이, 변성막(10)은 그 표면이 산화된다. 즉, 변성막(10)에 포함된 티타늄이 산화된다(이후, 산화된 변성막은 참조 부호 10c로 참조된다).
변성막(10)을 상기 산소 플라즈마에 노출하는 대신에, 결과물은 산소 분위기에서 30초 동안 650℃에서 램프 어닐링될 수 있다.
그 다음, 질소 분위기에서 30초 동안, 690℃의 온도 조건으로 결과물에 1차램프 어닐링이 실시되어, 티타늄막(8b)과 고농도 소스/드레인 영역들(7-1,7-2), 그리고 티타늄막(8b)과 폴리실리콘막(4)이 각각 서로 반응한다. 결과적으로, 도6b에 도시된 바와 같이, 폴리실리콘막(4)과 고농도 소스/드레인 영역들(7-1,7-2)의 표면상에 티타늅 실리사이드막(9)이 형성된다. 산화된 티타늄을 포함하는 변성막(10c)은 티타늄막(8b)을 덮고 있기 때문에, 결과물의 표면이 질화되는 것을 방지할 수 있다.
그 다음, 도6c에 도시된 바와 같이, 무반응 티타늄막(8b)이 암모니아와 과산화수소를 포함하는 용액을 사용하여 제거된 후, 840℃에서 30초 동안 2차 램프어닐링이 실시되어 저저항 티타늄 실리사이드막(9a)이 형성된다.
그 다음, 제1 및 제2 실시예들과 유사하게, 결과물의 상부에 약 1 μm의 실리콘 산화막이 침적된다. 고농도 소스/드레인 영역들(7-1,7-2) 상부에 접속홀들(12)이 형성된다. 그 다음, 스퍼터링 공정에 의해, 접속홀들(12)의 내벽에 티타늄과 질화 티타늄으로 이루어진 차단막(13)이 형성된다. 그 다음, 접속홀들(12)은 텅스텐(W)으로 채워진다. 그 다음, 결과물의 전면에 알루미늄막이 형성되고 필요한 패턴으로 패터닝되어 배선층(15)을 형성한다. 마지막으로, 결과물은 실리콘 산화막으로 이루어진 보호막(16)으로 완전히 덮여진다(도2g 참조).
상기 제3 실시예에서, 산소 분위기에서 플라즈마에 의해 이루어지는 산화공정은 티타늄 스퍼터링 공정 후에 실시되며, 따라서 후속 단계에서 질소 분위기에서 30초 동안 690℃에서 1차 램프 어닐링이 실시될 매, 티타늄막(8)의 표면은 이미 산화되어 있는 상태이기 때문에, 결과물의 표면이 질화되는 것이 방지된다. 따라서, 티타늄 실리사이드를 제외한 모든 막을 제거하는 것이 가능하게 된다. 결과적으로, 제1 및 제2 실시예들과 유사하게, 절연 스페이서(6)와 소자 분리 영역들(2)의 상부에는 도전성 물질이 전혀 남지 않게 되어, 반도체 장치의 동작중에 게이트 전극과 소스/드레인 영역들 사이와 소스/드레인 영역들 사이에 누설 전류가 발생하지 않게 된다.
상기 제1 내지 제3 실시예들에서 티타늄 실리사이드막이 예시되었지만, 본발명은 코발트(Co) 실리사이드막과 니켈(Ni) 실리사이드막과 같은 내화성 실리사이드막의 형성에 적용될 수 있다는 것에 주목해야 한다.
상기 실시예들에서, 결정형들은 티타늄 실리사이드막의 저항을 감소시키기 위하여 C49로부터 C54로 변환된다. 그러나, 티타늄 실리사이드막의 저항은 내화성 금속과 실리콘의 비율을 변경함으로써 감소될 수 있다.
본 발명은 실리사이드막이 자기 정합 방식으로 게이트 전극과 소스/드레인영역들에 형성되는 샐리사이드(salicide) 구조만이 아니라, 실리사이드막이 소스/드레인 영역에만 형성되는 구조에도 적용될 수 있다.

Claims (10)

  1. 실리콘 반도체 기판(1)의 선택 영역 표면에 불순물 확산층들(4, 7-1, 7-2)을 형성하는 단계(a), 상기 불순물 확산층들(4,7-1,7-2)의 상부에 내화성 금속막(8)을 형성하는 단계(b), 1차 열 어닐링을 실시하여 상기 내화성 금속막(8)을 내화성 금속 실리사이드막(9)으로 변화시키는 단계(c), 상기 1차 열 어닐링으로 인해 상기 내화성 금속막(8) 상부에 형성된 변성층(10)과 상기 내화성 금속막(8)의 무반응(non-reacted) 부분들을 에칭하는 단계(d), 및 상기 내화성 금속 실리사이드막(9)의 저항을 감소시키기 위해 2차 열 어닐링을 실시하는 단계(e)를 포함하는 반도체 장치 제조 방법에 있어서, 상기 단계들 (c) 및 (d) 사이에 실시되어 상기 변성층(10)에 손상을 발생시키는 단계(f)를 포함하는 것을 특징으로 하는 반도체 장치 제조 방법.
  2. 제1항에 있어서, 상기 손상은 상기 단계(d)에서 비소(As) 이온 주입에 의해 유발되는 반도체 장치 제조 방법.
  3. 제1항에 있어서, 상기 손상은 상기 변성막(10)을 산화시킴으로써 유발되는 반도체 장치 제조 방법.
  4. 제1항에 있어서, 상기 단계(f) 대신에, 상기 단계들 (b) 및 (c) 사이에 실시되어 상기 내화성 금속막(8)을 산화시켜 상기 내화성 금속막(8) 상부에 상기 단계(e)에서 에칭될 산화막을 형성하는 단계(g)를 더 포함하는 반도체 장치 제조 방법.
  5. 제1항 내지 4항 중 어느 한 항에 있어서, 상기 제1 및 제2 열 어닐링들은 질소(N2) 분위기에서 실시되는 반도체 장치 제조 방법.
  6. 제1항 내지 4항 중 어느 한 항에 있어서, 상기 단계(e)에서의 상기 에칭은 암모니아(NH3)와 과산화수소(H2O2)를 포함하는 용액을 사용하여 실시되는 반도체 장치 제조 방법.
  7. 제1항 내지 4항 중 어느 한 항에 있어서, 상기 내화성 금속막(8)은 티타늄(Ti), 코발트(Co) 및 니켈(Ni)중 하나로 구성되는 반도체 장치 제조 방법.
  8. 제3항 또는 4항에 있어서, 상기 산화는 산소 플라즈마에 노출됨으로써 실시되는 반도체 장치 제조 방법.
  9. 제3항 또는 4항에 있어서, 상기 산화는 산소 분위기에서 3차 열 어닐링을 실시함으로써 이루어지는 반도체 장치 제조 방법.
  10. 제9항에 있어서, 상기 3차 열 어닐링은 상기 2차 열 어닐링이 실시되는 온도보다 낮은 온도에서 실시되는 반도체 장치 제조 방법.
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