JP3734559B2 - 半導体装置の製造方法 - Google Patents
半導体装置の製造方法 Download PDFInfo
- Publication number
- JP3734559B2 JP3734559B2 JP05886596A JP5886596A JP3734559B2 JP 3734559 B2 JP3734559 B2 JP 3734559B2 JP 05886596 A JP05886596 A JP 05886596A JP 5886596 A JP5886596 A JP 5886596A JP 3734559 B2 JP3734559 B2 JP 3734559B2
- Authority
- JP
- Japan
- Prior art keywords
- layer
- cobalt
- cobalt silicide
- silicide layer
- amorphous
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Lifetime
Links
- 238000004519 manufacturing process Methods 0.000 title claims description 19
- 239000004065 semiconductor Substances 0.000 title claims description 18
- 239000010941 cobalt Substances 0.000 claims description 155
- 229910017052 cobalt Inorganic materials 0.000 claims description 155
- GUTLYIVDDKVIGB-UHFFFAOYSA-N cobalt atom Chemical compound [Co] GUTLYIVDDKVIGB-UHFFFAOYSA-N 0.000 claims description 155
- 229910021332 silicide Inorganic materials 0.000 claims description 113
- FVBUAEGBCNSCDD-UHFFFAOYSA-N silicide(4-) Chemical compound [Si-4] FVBUAEGBCNSCDD-UHFFFAOYSA-N 0.000 claims description 113
- 229910052710 silicon Inorganic materials 0.000 claims description 54
- 239000012535 impurity Substances 0.000 claims description 51
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 claims description 50
- 239000010703 silicon Substances 0.000 claims description 50
- 238000010438 heat treatment Methods 0.000 claims description 40
- 229910019001 CoSi Inorganic materials 0.000 claims description 38
- 238000009792 diffusion process Methods 0.000 claims description 37
- 229910052732 germanium Inorganic materials 0.000 claims description 18
- GNPVGFCGXDBREM-UHFFFAOYSA-N germanium atom Chemical group [Ge] GNPVGFCGXDBREM-UHFFFAOYSA-N 0.000 claims description 17
- 229910052785 arsenic Inorganic materials 0.000 claims description 13
- RQNWIZPPADIBDY-UHFFFAOYSA-N arsenic atom Chemical compound [As] RQNWIZPPADIBDY-UHFFFAOYSA-N 0.000 claims description 12
- 150000002500 ions Chemical class 0.000 claims description 4
- 239000010410 layer Substances 0.000 description 267
- 239000000758 substrate Substances 0.000 description 27
- 238000000034 method Methods 0.000 description 26
- 238000005468 ion implantation Methods 0.000 description 17
- 238000004151 rapid thermal annealing Methods 0.000 description 14
- 238000010586 diagram Methods 0.000 description 11
- 230000002093 peripheral effect Effects 0.000 description 11
- NRTOMJZYCJJWKI-UHFFFAOYSA-N Titanium nitride Chemical compound [Ti]#N NRTOMJZYCJJWKI-UHFFFAOYSA-N 0.000 description 10
- 229910021420 polycrystalline silicon Inorganic materials 0.000 description 9
- 229920005591 polysilicon Polymers 0.000 description 9
- 238000001953 recrystallisation Methods 0.000 description 9
- XKRFYHLGVUSROY-UHFFFAOYSA-N Argon Chemical compound [Ar] XKRFYHLGVUSROY-UHFFFAOYSA-N 0.000 description 8
- VYPSYNLAJGMNEJ-UHFFFAOYSA-N Silicium dioxide Chemical compound O=[Si]=O VYPSYNLAJGMNEJ-UHFFFAOYSA-N 0.000 description 8
- 238000002513 implantation Methods 0.000 description 8
- 229910052814 silicon oxide Inorganic materials 0.000 description 8
- 239000002344 surface layer Substances 0.000 description 8
- KRHYYFGTRYWZRS-UHFFFAOYSA-N Fluorane Chemical compound F KRHYYFGTRYWZRS-UHFFFAOYSA-N 0.000 description 7
- 238000007796 conventional method Methods 0.000 description 7
- 238000002474 experimental method Methods 0.000 description 6
- IJGRMHOSHXDMSA-UHFFFAOYSA-N Atomic nitrogen Chemical compound N#N IJGRMHOSHXDMSA-UHFFFAOYSA-N 0.000 description 5
- MHAJPDPJQMAIIY-UHFFFAOYSA-N Hydrogen peroxide Chemical compound OO MHAJPDPJQMAIIY-UHFFFAOYSA-N 0.000 description 4
- 229910052786 argon Inorganic materials 0.000 description 4
- 230000001133 acceleration Effects 0.000 description 3
- 230000015572 biosynthetic process Effects 0.000 description 3
- 238000000605 extraction Methods 0.000 description 3
- ZOXJGFHDIHLPTG-UHFFFAOYSA-N Boron Chemical compound [B] ZOXJGFHDIHLPTG-UHFFFAOYSA-N 0.000 description 2
- QAOWNCQODCNURD-UHFFFAOYSA-N Sulfuric acid Chemical compound OS(O)(=O)=O QAOWNCQODCNURD-UHFFFAOYSA-N 0.000 description 2
- 230000002159 abnormal effect Effects 0.000 description 2
- -1 arsenic ions Chemical class 0.000 description 2
- 229910052796 boron Inorganic materials 0.000 description 2
- 239000000470 constituent Substances 0.000 description 2
- 230000000694 effects Effects 0.000 description 2
- 239000007789 gas Substances 0.000 description 2
- 239000011259 mixed solution Substances 0.000 description 2
- 229910052757 nitrogen Inorganic materials 0.000 description 2
- VHUUQVKOLVNVRT-UHFFFAOYSA-N Ammonium hydroxide Chemical compound [NH4+].[OH-] VHUUQVKOLVNVRT-UHFFFAOYSA-N 0.000 description 1
- 229910005883 NiSi Inorganic materials 0.000 description 1
- OAICVXFJPJFONN-UHFFFAOYSA-N Phosphorus Chemical compound [P] OAICVXFJPJFONN-UHFFFAOYSA-N 0.000 description 1
- 229910008484 TiSi Inorganic materials 0.000 description 1
- RTAQQCXQSZGOHL-UHFFFAOYSA-N Titanium Chemical compound [Ti] RTAQQCXQSZGOHL-UHFFFAOYSA-N 0.000 description 1
- 230000003213 activating effect Effects 0.000 description 1
- 230000004913 activation Effects 0.000 description 1
- XAGFODPZIPBFFR-UHFFFAOYSA-N aluminium Chemical compound [Al] XAGFODPZIPBFFR-UHFFFAOYSA-N 0.000 description 1
- 229910052782 aluminium Inorganic materials 0.000 description 1
- 235000011114 ammonium hydroxide Nutrition 0.000 description 1
- 238000006243 chemical reaction Methods 0.000 description 1
- 238000005229 chemical vapour deposition Methods 0.000 description 1
- 238000004891 communication Methods 0.000 description 1
- 229910001873 dinitrogen Inorganic materials 0.000 description 1
- 239000002019 doping agent Substances 0.000 description 1
- 238000005516 engineering process Methods 0.000 description 1
- 238000005530 etching Methods 0.000 description 1
- 238000002347 injection Methods 0.000 description 1
- 239000007924 injection Substances 0.000 description 1
- 238000001459 lithography Methods 0.000 description 1
- 239000000463 material Substances 0.000 description 1
- 239000000203 mixture Substances 0.000 description 1
- 230000003647 oxidation Effects 0.000 description 1
- 238000007254 oxidation reaction Methods 0.000 description 1
- 230000003071 parasitic effect Effects 0.000 description 1
- 238000000059 patterning Methods 0.000 description 1
- 229910052698 phosphorus Inorganic materials 0.000 description 1
- 239000011574 phosphorus Substances 0.000 description 1
- 238000012545 processing Methods 0.000 description 1
- 238000011160 research Methods 0.000 description 1
- 238000004335 scaling law Methods 0.000 description 1
- 238000004544 sputter deposition Methods 0.000 description 1
- 238000012360 testing method Methods 0.000 description 1
- 239000010936 titanium Substances 0.000 description 1
- 229910052719 titanium Inorganic materials 0.000 description 1
- XLYOFNOQVPJJNP-UHFFFAOYSA-N water Substances O XLYOFNOQVPJJNP-UHFFFAOYSA-N 0.000 description 1
Images
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
- H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
- H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/66007—Multistep manufacturing processes
- H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
- H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
- H01L29/66409—Unipolar field-effect transistors
- H01L29/66477—Unipolar field-effect transistors with an insulated gate, i.e. MISFET
- H01L29/665—Unipolar field-effect transistors with an insulated gate, i.e. MISFET using self aligned silicidation, i.e. salicide
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
- H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
- H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
- H01L21/28—Manufacture of electrodes on semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/268
- H01L21/283—Deposition of conductive or insulating materials for electrodes conducting electric current
- H01L21/285—Deposition of conductive or insulating materials for electrodes conducting electric current from a gas or vapour, e.g. condensation
- H01L21/28506—Deposition of conductive or insulating materials for electrodes conducting electric current from a gas or vapour, e.g. condensation of conductive layers
- H01L21/28512—Deposition of conductive or insulating materials for electrodes conducting electric current from a gas or vapour, e.g. condensation of conductive layers on semiconductor bodies comprising elements of Group IV of the Periodic Table
- H01L21/28518—Deposition of conductive or insulating materials for electrodes conducting electric current from a gas or vapour, e.g. condensation of conductive layers on semiconductor bodies comprising elements of Group IV of the Periodic Table the conductive layers comprising silicides
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
- H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
- H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
- H01L21/76897—Formation of self-aligned vias or contact plugs, i.e. involving a lithographically uncritical step
Landscapes
- Engineering & Computer Science (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Power Engineering (AREA)
- General Physics & Mathematics (AREA)
- Manufacturing & Machinery (AREA)
- Computer Hardware Design (AREA)
- Physics & Mathematics (AREA)
- Condensed Matter Physics & Semiconductors (AREA)
- Ceramic Engineering (AREA)
- Insulated Gate Type Field-Effect Transistor (AREA)
- Electrodes Of Semiconductors (AREA)
- Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)
- Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)
Description
【０００１】
【発明の属する技術分野】
本発明は、半導体装置の製造方法に関し、より詳しくは、サリサイドプロセスを有する半導体装置の製造方法に関する。
【０００２】
【従来の技術】
今日の半導体デバイスの高集積化、高速度化のスピード化はめざましく、高速３次元画像処理や高速通信などを家庭のパソコンやゲーム機で簡単に楽しめるようになってきた。このような高性能化は、ＣＭＯＳデバイスのサイズを単に微細化することによって実現されてきた。現在のＣＭＯＳデバイスは、ゲート長が0.35μｍ程度の大きさの量産段階にあり、研究レベルでは0.1 〜0.O5μｍのＣＭＯＳデバイスも報告されている。しかし、ゲート長が0.35μｍよりも小さくなるデバイスではスケーリング則に従わない寄生抵抗が大きくなり、従来のトレンド通りには性能が上がらない。そこでゲート、ソース及びドレインを同時にシリサイド化して低抵抗化するプロセス、即ちサリサイドプロセスが必須の技術になっている。
【０００３】
ＭＯＳトランジスタにおいて、ショートチャネル効果などを抑えるために拡散層を浅くすると、拡散層の抵抗の増大をもたらすので、ゲート電極を構成するポリシリコン表面やソース層及びドレイン層の表面を自己整合的にシリサイド化して低抵抗化する技術が検討されている。そのシリサイドとしては、TiSi2 、CoSi2 、NiSiなどの材料が用いられる。
【０００４】
次に、ゲート、ソース、ドレインの表層にCoサリサイドを用いたＭＯＳトランジスタの一般的な製造工程について説明する。
まず、図２０(a) に示すように、シリコン基坂101 のうちLOCOS 酸化膜102 によって分離された領域の表面を熱酸化によって50Å程度のゲート酸化膜103 を形成する。続いて、その上にＣＶＤ法により1500Å程度の膜厚のポリシリコン膜104 を形成する。
【０００５】
次に、図２０(b) に示すように、ポリシリコン膜104 内にポロン、リン或いは砒素のいずれかをイオン注入した後に、ポリシリコン膜104 をパターニングしてゲート電極105 を形成する。この後に例えば隣をイオン注入して浅い不純物注入層106 を形成する。
次に、図２０(c) に示すようにＣＶＤ法により1000Å程度の厚さのシリコン酸化膜を形成し、ゲート電極105 が露出するまで異方性エッチングを行い、シリコン酸化膜をサイドウォール107 として残す。
【０００６】
その後に、隣をイオン注入して深い不純物注入層108 を形成した後に、浅い不純物注入層106 と深い不純物注入層108 を加熱処理により活性化し、これによりゲート電極105 の両側のシリコン基板101 にＬＤＤ構造のソース層109 とドレイン層110 を形成することになる。
次に、バッファードフッ酸によりゲート電極105 、ソース層109 、ドレイン層110 それぞれの表面のシリコン酸化膜（自然酸化膜）を除去した後に、図２０(d) に示すように 100Å程度のコバルト膜111 と 300Å程度の窒化チタン膜112 を形成し、550 ℃30秒のRTA(rapid thermal annealling) 処理によってシリサイド化してコバルトシリサイド層113 を形成する。
【０００７】
続いて、図２０(e) に示すように窒化チタン膜112 と未反応のコバルト膜111 とを除去し、さらに850 ℃30秒のRTA 処理を行い、これによりゲート電極105 、ソース層109 及びドレイン層110 の表面に形成されたコバルトシリサイド層114 をさらに低抵抗化する。
そのようなサリサイド技術は基本的な工程であり、その改良技術として、シリサイド層の平坦化技術が特開昭62-33466号公報に示され、また、シリサイド層の膜厚の均一化技術が特開平5-291180号公報に記載されている。
【０００８】
【発明が解決しようとする課題】
以上のようなコバルトシリサイド層の形成は、ソース層及びドレイン層が深い場合には特に問題はないが、例えば１００nm程度まで浅くなってくると、リーク電流が流れやすくなるという問題がある。
その原因としては、コバルトシリサイド層の底からコバルトシリサイドのスパイクが発生してソース層及びドレイン層を突き抜けるためと考えられる。このようなコバルトシリサイドのスパイクは、コバルトシリサイド層を上記した２つの特許公報に記載された方法や温度条件によって形成しても生じた。
【０００９】
本発明は、このような問題に鑑みてなされたものであって、底面でスパイクが生じ難いコバルトシリサイド層を形成する工程を含む半導体装置の製造方法を提供することを目的とする。
【００１０】
【課題を解決するための手段】
（手段）
上記した課題は、図１、２に例示するように、シリコン層１の上層部に不純物を導入し、熱処理により不純物拡散層９，１０を形成する工程と、前記不純物拡散層９，１０の上層部に元素をイオン注入することにより非晶質層１１を形成する工程と、前記非晶質層１１の上にコバルト膜１２を形成する工程と、前記コバルト膜１２と前記不純物拡散層９，１０を第１の温度により加熱して、前記非晶質層１１の上層部にＣｏ2Ｓｉ又はＣｏＳｉよりなるコバルトシリサイド層１４を形成し、前記Ｃｏ2Ｓｉ又はＣｏＳｉよりなるコバルトシリサイド層１４の下に前記非晶質層を残存させる工程と、前記不純物拡散層９，１０内のシリコンと反応しなかった前記コバルト膜１２を除去する工程と、前記Ｃｏ2Ｓｉ又はＣｏＳｉよりなるコバルトシリサイド層１４及び前記不純物拡散層９，１０を第２の温度により加熱することにより、前記Ｃｏ2Ｓｉ又はＣｏＳｉをＣｏＳｉ2に変化させるとともに、前記ＣｏＳｉ2よりなるコバルトシリサイド層１４を前記非晶質層１１と同じ深さ又は前記非晶質層１１より深く形成する工程とを有することを特徴とする半導体装置の製造方法によって解決する。
【００１１】
上記半導体装置の製造方法において、前記第１の温度は４５０℃以下であることを特徴とする。
上記半導体装置の製造方法において、前記第２の温度は、６００℃以上、９００℃以下であることを特徴とする。
上記半導体装置の製造方法において、前記コバルト膜は８〜２０nmの厚さに形成することを特徴とする。
【００１２】
上記半導体装置の製造方法において、前記コバルト膜を形成した後、前記第１の温度による加熱を行う前に前記コバルト膜上に、コバルトと反応しないキャップ層（例えばＴｉＮ）を形成する工程を有することを特徴とする。
上記半導体装置の製造方法において、前記元素は、ゲルマニウム、シリコン、砒素であることを特徴とする。
この場合、前記ゲルマニウムは８×１０13ａｔｏｍｓ／ｃｍ2以上でイオン注入され、前記シリコンは８×１０14ａｔｏｍｓ／ｃｍ2以上でイオン注入され、前記砒素は８×１０13ａｔｏｍｓ／ｃｍ2〜５×１０14ａｔｏｍｓ／ｃｍ2でイオン注入されることを特徴とする。
【００１３】
（作用）
次に、本発明の作用について説明する。
本発明によれば、不純物拡散層の上層部にコバルトシリサイド層を形成するために、シリコンよりなる不純物拡散層の上層部にイオン注入により非晶質層を形成し、さらにコバルト膜を不純物拡散層の上に形成した後に、１回目の熱処理によりコバルト膜と不純物拡散層内のシリコンとを反応させてその非晶質層の上層部に低温でCoSi又はCo2Si よりなるコバルトシリサイド層を形成し、続いて未反応のコバルト膜を除去し、ついで２回目の熱処理によってコバルトシリサイド層を構成するCoSi又はCo2Si をCoSi2 に変化させてシート抵抗を低抵抗化するとともに、コバルトシリサイド層を初期の非晶質層の深さと同じかそれよりも深く入り込ませている。
【００１４】
このような工程によれば、コバルトシリサイド層を形成するための１回目の熱処理及び２回目の熱処理の際に、コバルトシリサイド層の構成元素の下方への移動が非晶質層によって妨げられ、コバルトシリサイド層のスパイクの発生は防止される。しかも、２回目の熱処理の際に、非晶質層の初期の深さまでコバルトシリサイド層を広げて、非晶質層が再結晶化してもその再結晶がコバルトシリサイド層により浸漬させるようにしたので、抵抗の高い再結晶とコバルトシリサイド層との接合が妨げられ、コンタクト抵抗の上昇が防止される。
【００１５】
その１回目の熱処理の温度が４５０℃以上になると、非晶質層が下から再結晶化してしまうので、非晶質化した意味がなくなる。また、２回目の熱処理の温度が不純物拡散層を活性化するための温度以上であれば、シリサイド層からコバルトが溶け出して接合リークを増大させるので好ましくない。
このようなコバルトシリサイド層はＭＯＳトランジスタのソース層、ドレイン層などに使用されてそれらの層を低抵抗化する。
【００１６】
なお、非晶質層を形成するためにイオン注入する元素は、特に限定するものではないが、質量の大きなゲルマニウム、シリコンや、ドーパントに使用される砒素などが好ましい。
【００１７】
【発明の実施の形態】
そこで、以下に本発明の実施形態を図面に基づいて説明する。
以下に、本発明の実施の形態について説明する。
図１は、本発明の一実施形態の工程を示す断面図である。
まず、図１(a) に示すように、シリコン基坂１のうちLOCOS 酸化膜２によって分離された領域の表面を熱酸化し、これによって厚さ5nm 程度のゲート酸化膜３を形成する。続いて、ゲート酸化膜３及びLOCOS 酸化膜２の上にＣＶＤ法により150nm 程度の膜厚のポリシリコン膜４を形成する。
【００１８】
次に、図１(b) に示すように、ポリシリコン膜４内に例えば砒素をイオン注入した後に、ポリシリコン膜４及びゲート酸化膜３をパターニングしてポリシリコン膜４によりゲート電極５を形成する。この後に、ゲート電極５をマスクに使用して例えば砒素をシリコン基板１にイオン注入して浅い不純物注入層６を形成する。そのイオン注入のドーズ量は３×１０14atm/cm2 であり、その加速エネルギーは１０keV である。
【００１９】
次に、ＣＶＤ法により100nm 程度の厚さのシリコン酸化膜を形成する。続いて、ゲート電極５の上面が露出するまでシリコン酸化膜を垂直方向に異方性エッチングして、図１(c) に示すようにシリコン酸化膜をゲート電極５の側面にサイドウォール７として残す。
その後に、ゲート電極５をマスクに使用して砒素をシリコン基板１にイオン注入して深い不純物注入層８を形成する。そのイオン注入のドーズ量は２×１０15atm/cm2 であり、その加速エネルギーは４０keV である。
【００２０】
次に、１０００℃で１０秒間のＲＴＡ処理によってゲート電極５内の砒素を内部に拡散させるとともに、浅い不純物注入層６と深い不純物注入層８の砒素を活性化させて図１(d) に示すようなＬＤＤ構造のソース層９とドレイン層１０をゲート電極５の両側のシリコン基板１に形成する。この場合、ソース層９とドレイン層１０のうちサイドウォール７に重ならない領域の深さはシリコン基板１の表面から１００nm程度となる。
【００２１】
その後に、図１(e) に示すように、ソース層９、ドレイン層１０を含む全体にゲルマニウムをイオン注入し、これによりゲート電極５、ソース層９及びドレイン層１０の表層にアモルファス（非晶質）層１１を形成する。そのイオン注入は、ドーズ量８×１０13atm/cm2 以上である。また、イオン注入時の加速エネルギーは、ソース層９とドレイン層１０の底よりも浅くアモルファス層１１が形成され、しかも後のシリサイド化用第１回目加熱処理時にアモルファス層１１が消失しない程度に深く、さらにシリサイド化用第２回目加熱処理時にアモルファス層１１が消失する大きさに設定する。
【００２２】
具体的には、これから形成しようとするシリサイド層の深さによるが、ソース層９、ドレイン層１０の深さが１００nmの場合に、２０〜４０keV 程度の範囲内にある。
続いて、バッファードフッ酸によりゲート電極５、ソース層９、ドレイン層１０それぞれの表面のシリコン酸化膜を除去する。バッファードフッ酸は、フッ酸を２、水を１００の割合の混合液であり、その除去時間は６０秒程度である。
【００２３】
次に、図２(a) に示すように全体に厚さ８〜２０nm程度のコバルト（Co）膜１２と３０nm程度の窒化チタン（TiN ）膜１３をスパッタにより順次形成する。
コバルト膜１２の成長の際には、成長雰囲気圧力を５mTorr 、成長雰囲気へのアルゴンガス流量を１００sccm、コバルトターゲットに印加する直流電力量を0.2W/cm2とした。コバルト膜１２の厚さは、ゲルマニウムイオン注入エネルギーを大きくするほど厚くする。
【００２４】
また、窒化チタン膜１３の成長の際には、成長雰囲気圧力を５mTorr 、成長雰囲気へのアルゴンガス流量を５０sccm、窒素ガス流量を５０sccm、窒化チタンターゲットに印加する直流電力量を7.0W/cm2とした。窒化チタン膜１３は、シリサイド化の際にシリサイド層の表面に凹凸が生じるのを抑制するために形成される。
【００２５】
その後に、上記したシリサイド化用第１回目加熱処理を行う。即ち、図２(b) に示すように、窒素又はアルゴンの雰囲気中で、４００〜４５０℃で３０秒間のＲＴＡ(rapid thermal annealling)処理を行ってゲート電極５、ソース層９、ドレイン層１０のそれぞれの表面をシリサイド化すると、アモルファス層１１の上部にCo2Si 又はCoSiよりなるコバルトシリサイド層１４が形成される。なお、ＲＴＡ温度が４００℃よりも低くなると、コバルトシリサイド層１４は形成されず、また、４５０℃よりも高くなるとアモルファス層１１の下が再結晶化されるので好ましくない。この加熱処理時には、アモルファス層１１の上部がコバルトシリサイド層１４によって浸食されるだけでなく、アモルファス層１１のうち底から単結晶化してくるが、上記したようにゲルマニウムのイオン注入エネルギーを最適化しているので、この段階でアモルファス層１１が消滅することはなく、わずかでも残っている。
【００２６】
次に、図２(c) に示すように、７０℃に加熱した過酸化水素とアンモニア水の混合液(H2O2:NH4OH:H2O ＝１：１：４) に１８０秒間浸けることにより窒化チタン膜１３を除去し、続けて硫酸と過酸化水素の混合液(H2SO4:H2O2 ＝３：１) に２０分間浸けることにより未反応のコバルト膜１２を除去する。この場合、コバルトシリサイド層１４はそのまま残る。
【００２７】
次に、シリサイド化用第２回目加熱処理を行う。即ち、図２(d) に示すように、窒素又はアルゴンの雰囲気中でコバルトシリサイド層１４を６００℃〜９００℃の温度範囲で加熱する。これにより、コバルトシリサイド層１４はCo2Si 又はCoSiからCoSi2 に変わって低抵抗化する。この場合、６００℃よりも加熱温度を低くすると、CoSi2 が生じにくくなって低抵抗化が達成できなくなる。また、９００℃以上よりも加熱温度が高くなると、コバルトシリサイド層１４からCo原子が溶け出し接合リークを増大させる。
【００２８】
これにより得られたコバルトシリサイド層１４の厚さは、ソース層９及びドレイン層１０を構成する不純物拡散層の残った厚さを１とすると、0.5 〜2.0 程度になる。
この後に、図２(e) に示すように、全体にＣＶＤ法により７００nmの厚さのシリコン酸化膜１５を形成し、ついで、シリコン酸化膜１５をパターニングしてゲート電極５、ソース層９及びドレイン層１０の上にコンタクトホールを形成した後に、膜厚２０nmのチタン膜１６、膜厚１００nmの窒化チタン膜１７、膜厚５００nmのアルミ層１８を形成し、これらの３つの層１６〜１８をフォトリソグラフィー法によってパターニングして一般的なゲート引出電極１９、ソース引出電極２０、ドレイン引出電極２１を形成する。
【００２９】
なお、上記した説明では、アモルファス層１４を形成するためにゲルマニウムを使用したが、シリコン、砒素、硼素など他の元素をイオン注入しても良い。なお、元素の質量や、不純物拡散層の不純物濃度の制御などを考慮すると、ゲルマニウム、シリコンが好ましい。ゲルマニウムは８×１０13 atoms/cm2以上でイオン注入され、シリコンは８×１０14 atoms/cm2以上でイオン注入され、砒素は８×１０13atoms/cm2 〜５×１０14 atoms/cm2でイオン注入される。
【００３０】
以上のような工程により形成されたＭＯＳトランジスタにおけるコバルトシリサイド層１４の底部には殆どスパイクが発生せず、リーク電流が抑制された。
以下に、コバルトシリサイド層１４のスパイク発生について詳述する。
図３(a) に示すように、シリコン基板１をアモルファス化しないでその上に膜厚１０nmのコバルト層１２を形成した後に次に示すような第１の実験を行った。
【００３１】
まず、図３(b) に示すように、コバルト層１２及びシリコン基板１を４００℃で加熱したところ、Co2Si で示されるコバルトシリサイド層１４がシリコン基板１の表層に形成された。次に、図３(c) に示すように、コバルトシリサイド層１４及びシリコン基板１を４５０℃で加熱したところ、コバルトシリサイド層１４を構成していたCo2Si がCoSiに変化した。続いて、図３(d) に示すように、コバルトシリサイド層１４をさらに６００℃で加熱したところ、CoSiがCoSi2 に変化し、しかもコバルトシリサイド層１４の底面にはスパイク２２が生じていた。未反応コバルトを除去した後のCoSi2 とSiの界面の断面図をＴＥＭ観察したところ、図４に示すようになり、その界面は凹凸があり、最大で約８０nmのつらら状の異常成長（スパイク）が生じていた。
【００３２】
次に、図５(a) に示すように、シリコン基板１を表面から浅くアモルファス化した後に、その上に膜厚１０nmのコバルト層１２を形成し、ついで次に示すような第２の実験を行った。
まず、図５(b) に示すように、コバルト層１２及びシリコン基板１を４００℃で加熱したところ、Co2Si で示されるコバルトシリサイド層１４がシリコン基板１表層に形成され、その底部には薄いアモルファス層１１が残った。つぎに、図５(c) に示すように、４００℃で加熱されたコバルト層１４及びシリコン基板１をさらに４５０℃で加熱したところ、コバルトシリサイド層１４を構成するCo2Si がCoSiに変わり、しかもコバルトシリサイド層１４がアモルファス層１１を全て浸食した。そしてコバルトシリサイド層１４の底面にはスパイクが生じていた。さらに、図５(d) に示すように、コバルトシリサイド層１４を再び６００℃で加熱したところ、CoSi2 で示されるコバルトシリサイド層１４が形成され、その底面にはスパイク２２が生じていた。
【００３３】
次に、図６(a) に示すように、シリコン基板１の表層を深くアモルファス化した後に膜厚１０nmのコバルト層１２を生成し、さらに次に示す第３の実験を行った。
まず、図６(b) に示すように、コバルト層１２及びシリコン基板１を４００℃で加熱したところ、Co2Si で示されるコバルトシリサイド層１４がシリコン基板１の表層に形成され、その底部には厚いアモルファス層１１が残った。続いて、図６(c) に示すように、４００℃で加熱されたコバルトシリサイド層１４及びシリコン基板１をさらに４５０℃で加熱したところ、コバルトシリサイド層１４を構成するCo2Si がCoSiに変わり、その下方にはアモルファス層１１が存在したが、アモルファス層１１の底部はわずかに再結晶化していた。さらに、図６(d) に示すように、コバルトシリサイド層１４を再び６００℃で加熱したところ、CoSi2 で示されるコバルトシリサイド層１４が形成され、その底面にはスパイク２２が生ぜず、しかも、その下方ではアモルファス層１１が再結晶化した結果のシリコン層２３が存在していた。
【００３４】
従って、コバルトシリサイド層１４からのスパイクの発生を防止するためには第３の実験の工程のようにアモルファス層１１を十分に深くすればよいとも考えられる。しかし、再結晶化したシリコン層２３には実際には図２に示すようにソース層及びドレイン層が存在し、アモルファス層１１内の不純物の活性化は８５０℃程度の加熱温度では十分ではなく、コバルトシリサイド層１４とソース層／ドレイン層とのコンタクト抵抗が十分に低減できなくなる。これにより、ソース層及びドレイン層の低抵抗化というシリサイド化の当初の目的を達成できない。
【００３５】
次に、図７(a) に示すように、シリコン基板の表層をアモルファス化した後に膜厚１０nmのコバルト層１２を形成し、さらに、次に示す第４の実験を行った。この実験では、アモルファス層１１の深さを適正な値にした、即ち、１回目の加熱処理後にコバルトシリサイド層１４の下にアモルファス層１１が存在し、また、６００℃の再加熱処理ではアモルファス層１１のうちの再結晶化したシリコン層２３もコバルトシリサイド層１４によって浸食されるようにした。
【００３６】
まず、図７(b) に示すように、コバルト層１２及びシリコン基板１を４００℃で３０秒間加熱したところ、Co2Si で示されるコバルトシリサイド層１４がシリコン基板１表層に形成され、その下方にはアモルファス層１１が残った。続いて、図７(c) に示すように、コバルトシリサイド層１４及びシリコン基板１をさらに４５０℃で３０秒間加熱したところ、コバルトシリサイド層１４を構成するCo2Si がCoSiに変わった。また、そのコバルトシリサイド層１４は、厚さが２０．２nmであり、そのうち２．０mmがシリコン基板１の表面から突出した状態となった。また、コバルトシリサイド層１４の下方には再結晶したシリコン層２３とアモルファス層１１が存在し、これらの厚さは合計で１８．２nm以下であった。
【００３７】
さらに、図７(d) に示すように、コバルトシリサイド層１４及びシリコン基板１を６００℃で３０秒間、再加熱したところ、コバルトシリサイド層１４を構成していたCoSiがCoSi2 となり、厚さが３５．２nmと厚くなった。この場合、コバルトシリサイド層１４はシリコン基板１の表面から１．２nm沈んで存在したので、当初のアモルファス層１４は完全にコバルトシリサイド層１４に浸食され、しかもその下方には再結晶化したシリコン層２３は存在しなかった。
【００３８】
従って、コバルトシリサイド層１４の下に存在するソース層とドレイン層は最初に１０００℃程度で活性化された低抵抗の状態を維持したままであり、これによりコバルトシリサイド層１４とソース層、ドレイン層とのコンタクト抵抗は良好であった。また、CoSi2 とSiの界面をＴＥＭ観察したところ図４のような異常成長はみられず、その界面は比較的平坦であった。
【００３９】
以上のことから、膜厚１０nm〜２０nmのコバルト膜を形成し、これを第１回目で４００℃〜４５０℃の温度、第２回目で６００〜９００℃の温度でそれぞれ３０秒間加熱してCoSi2 のコバルトシリサイド層１４を形成する場合には、それぞれの膜厚に対して約１８．２nm〜２６．４nm以上３５．２nm〜７０．２nm以下の深さになるようにアモルファス層１１を形成する必要があることがわかった。
【００４０】
また、Co2Si 又はCoSiよりなるシリサイド層１４を形成する場合には、シリサイド反応が起こりかつアモルファス層１１の再結晶速度を極端に遅くする温度条件で行うと効果的である。例えば、図８に示すように４５０℃以下でアモルファス層１１の再結晶速度が極端に遅くなる。また、アモルファス層１１を形成する場合に、不純物を含有しない場合よりも不純物を含有する場合の方が再結晶速度が遅いことがわかる。
【００４１】
最後に、コバルトシリサイド層のリーク電流について説明する。リーク電流は図９に示すように、シリコン基板３１を接地する一方、不純物拡散層３２の上層部のコバルトシリサイド層３３に正の電圧を印加した。
まず、ゲルマニウムをイオン注入しない場合について説明する。
５５０℃、３０秒間の第１回目のＲＴＡによってコバルトシリサイド層３３を形成してその後に未反応のコバルトを除去した直後、即ちウォッシュアウト直後の、リーク電流とバイアス電圧の関係（以下、リーク電流特性という）について不純物拡散層３２の平面積を変えて調査したところ、図１０(a) 〜(c) に示すような結果が得られ、また、リーク電流特性について不純物拡散層３２の周辺長を変えて調査したところ、図１１(a) 〜(c) に示すような結果が得られた。
【００４２】
さらに、８２５℃、３０秒間の第２回目のＲＴＡによってCoSi2 よりなるコバルトシリサイド層３３を形成した後のリーク電流特性について不純物拡散層３２の面積を変えて調査したところ、図１２(a) 〜(c) に示すような結果が得られ、また、リーク電流特性について不純物拡散層３２の周辺長を変えて調査したところ、図１３(a),(b) に示すような結果が得られた。
【００４３】
図１０〜図１３によれば、１回目のＲＴＡの後のリーク電流特性は２回目のＲＴＡのリーク電流特性よりも悪く、また、不純物拡散層３２の面積が大きく又は周辺長が長くなる程劣化している。これは、コバルトシリサイド層３３の底部のスパイクによるものである。
次に、ゲルマニウムを注入して不純物拡散層３２の上層部を予めアモルファス化した場合を説明する。
【００４４】
５５０℃、３０秒間の第１回目のＲＴＡを経てウォッシュアウト直後のリーク電流特性について不純物拡散層３２の平面積を変えて調査したところ、図１４(a) 〜(c) に示すような結果が得られ、また、リーク電流特性について不純物拡散層３２の周辺長を変えて調査したところ、図１５(a) 〜(c) に示すような結果が得られた。
【００４５】
さらに、８２５℃、３０秒間の第２回目のＲＴＡによってCoSi2 よりなるコバルトシリサイド層３３を形成した後のリーク電流特性について不純物拡散層３２の面積を変えて調査したところ、図１６(a) 〜(c) に示すような結果が得られ、また、リーク電流特性について不純物拡散層３２の周辺長を変えて調査したところ、図１７(a),(b) に示すような結果が得られた。
【００４６】
図１４〜図１７によれば、ゲルマニウムのイオン注入によりアモルファス化した場合には、リーク電流特性のバラツキは少なく、しかも不純物拡散層３２の面積、周辺長の依存性は殆ど見られない。
次に、２回目のＲＴＡの後のコバルトシリサイド層３３のリーク電流特性のコバルト膜厚依存性について調べた結果を図１８及び図１９に示す。
【００４７】
図１８、１９から、コバルト膜が１０nmの場合において、ゲルマニュウムをイオン注入しない場合とイオン注入した場合とを比べると、それらの間にはリーク電流特性については殆ど差異は見られないが、コバルト膜を１８nmと厚くした場合にゲルマニュウムをイオン注入した場合の方が明らかに良好なリーク電流特性が得られることがわかる。
【００４８】
なお、コバルト膜の厚さを１８nmとしてコバルトシリサイド層を形成した場合のコバルトシリサイド層のシート抵抗を調べたが、ゲルマニウムイオン注入の有無にかかわらず、約４Ω／□であった。
以上の実験結果によっても、コバルト膜を形成する前にシリコン基板にゲルマニウムをイオン注入してアモルファス化すると、不純物拡散層の面積依存性、周辺長依存性、コバルト膜厚依存性の少ない良好な接合特性が得られることがわかる。
【００４９】
【発明の効果】
以上述べたように本発明によれば、不純物拡散層の上層部にコバルトシリサイド層を形成するために、シリコンよりなる不純物拡散層の上層部にイオン注入により非晶質層を形成した後に、コバルト膜を不純物拡散層の上に形成した後に、１回目の熱処理によりコバルト膜と不純物拡散層内のシリコンとを反応させてその非晶質層の上層部に低温でCoSi又はCo2Si よりなるコバルトシリサイド層を形成し、続いて未反応のコバルト膜を除去し、ついで２回目の熱処理によってコバルトシリサイド層を構成するCoSi又はCo2Si をCoSi2 に変化させて低抵抗化するとともに、コバルトシリサイド層を初期の非晶質層と同じかそれよりも深く入り込ませているたので、コバルトシリサイド層を形成するための１回目の熱処理及び２回目の熱処理の際に、コバルトシリサイド層の構成元素の下方への移動が非晶質層によって妨げられ、コバルトシリサイド層のスパイクの発生を防止することができる。しかも、２回目の熱処理の際に、非晶質層の初期の深さまでコバルトシリサイド層を広げるようにし、非晶質層が再結晶化してもその再結晶がコバルトシリサイド層により浸漬されるので、抵抗の高い再結晶とコバルトシリサイド層との接合が妨げられ、コンタクト抵抗が上昇することを防止できる。
【図面の簡単な説明】
【図１】本発明の一実施形態の半導体装置の製造工程を示す断面図（その１）である。
【図２】本発明の一実施形態の半導体装置の製造工程を示す断面図（その２）である。
【図３】従来のコバルトシリサイドの形成工程に沿った実験過程を示す断面図である。
【図４】従来のコバルトシリサイドの形成工程によって生成されたスパイクの一例を示す断面図である。
【図５】コバルトシリサイドを形成する際のアモルファス層が浅すぎる場合の実験過程を示す断面図である。
【図６】コバルトシリサイドを形成する際のアモルファス層が深すぎる場合の実験過程を示す断面図である。
【図７】本発明の一実施形態において、コバルトシリサイドを形成する際のアモルファス層が最適な場合の実験過程を示す断面図である。
【図８】本発明の一実施形態で形成されるアモルファス層の再結晶速度と温度の関係を示す特性図である。
【図９】不純物拡散層のリーク電流の大きさを調べるための試験状態を示す断面図である。
【図１０】従来方法により形成された１回目熱処理後に未反応コバルトを除去した後のコバルトシリサイド層の面積の相違によるリーク電流特性図である。
【図１１】従来方法により形成された１回目熱処理後に未反応コバルトを除去した後のコバルトシリサイド層の周辺長の相違によるリーク電流特性図である。
【図１２】従来方法により形成された２回目熱処理後のコバルトシリサイド層の面積の相違によるリーク電流特性図である。
【図１３】従来方法により形成された２回目熱処理後のコバルトシリサイド層の周辺長の相違によるリーク電流特性図である。
【図１４】本発明の一実施形態において、１回目熱処理後に未反応コバルトを除去した後のコバルトシリサイド層の面積の相違によるリーク電流特性図である。
【図１５】本発明の一実施形態において、１回目熱処理後に未反応コバルトを除去した後のコバルトシリサイド層の周辺長の相違によるリーク電流特性図である。
【図１６】本発明の一実施形態において、２回目熱処理後のコバルトシリサイド層の面積の相違によるリーク電流特性図である。
【図１７】本発明の一実施形態において、２回目熱処理後のコバルトシリサイド層の周辺長の相違によるリーク電流特性図である。
【図１８】従来方法と本発明の一実施形態に比較において、コバルト膜の膜厚の相違によって２回目熱処理後にコバルトシリサイド層のリーク電流がどのように異なるかを調べた特性図（その１）である。
【図１９】従来方法と本発明の一実施形態に比較において、コバルト膜の膜厚の相違によって２回目熱処理後にコバルトシリサイド層のリーク電流がどのように異なるかを調べた特性図（その２）である。
【図２０】従来方法のコバルトシリサイド層の形成工程を示す断面図である。
【符号の説明】
１ シリコン基板
２ ＬＯＣＯＳ酸化膜
３ ゲート酸化膜
４ ポリシリコンン膜
５ ゲート電極
６ 不純物注入層
７ サイドウォール
８ 不純物注入層
９ ソース層
１０ ドレイン層
１１ アモルファス層（非晶質層）
１２ コバルト膜
１３ 窒化チタン膜
１４ コバルトシリサイド層
【発明の属する技術分野】
本発明は、半導体装置の製造方法に関し、より詳しくは、サリサイドプロセスを有する半導体装置の製造方法に関する。
【０００２】
【従来の技術】
今日の半導体デバイスの高集積化、高速度化のスピード化はめざましく、高速３次元画像処理や高速通信などを家庭のパソコンやゲーム機で簡単に楽しめるようになってきた。このような高性能化は、ＣＭＯＳデバイスのサイズを単に微細化することによって実現されてきた。現在のＣＭＯＳデバイスは、ゲート長が0.35μｍ程度の大きさの量産段階にあり、研究レベルでは0.1 〜0.O5μｍのＣＭＯＳデバイスも報告されている。しかし、ゲート長が0.35μｍよりも小さくなるデバイスではスケーリング則に従わない寄生抵抗が大きくなり、従来のトレンド通りには性能が上がらない。そこでゲート、ソース及びドレインを同時にシリサイド化して低抵抗化するプロセス、即ちサリサイドプロセスが必須の技術になっている。
【０００３】
ＭＯＳトランジスタにおいて、ショートチャネル効果などを抑えるために拡散層を浅くすると、拡散層の抵抗の増大をもたらすので、ゲート電極を構成するポリシリコン表面やソース層及びドレイン層の表面を自己整合的にシリサイド化して低抵抗化する技術が検討されている。そのシリサイドとしては、TiSi2 、CoSi2 、NiSiなどの材料が用いられる。
【０００４】
次に、ゲート、ソース、ドレインの表層にCoサリサイドを用いたＭＯＳトランジスタの一般的な製造工程について説明する。
まず、図２０(a) に示すように、シリコン基坂101 のうちLOCOS 酸化膜102 によって分離された領域の表面を熱酸化によって50Å程度のゲート酸化膜103 を形成する。続いて、その上にＣＶＤ法により1500Å程度の膜厚のポリシリコン膜104 を形成する。
【０００５】
次に、図２０(b) に示すように、ポリシリコン膜104 内にポロン、リン或いは砒素のいずれかをイオン注入した後に、ポリシリコン膜104 をパターニングしてゲート電極105 を形成する。この後に例えば隣をイオン注入して浅い不純物注入層106 を形成する。
次に、図２０(c) に示すようにＣＶＤ法により1000Å程度の厚さのシリコン酸化膜を形成し、ゲート電極105 が露出するまで異方性エッチングを行い、シリコン酸化膜をサイドウォール107 として残す。
【０００６】
その後に、隣をイオン注入して深い不純物注入層108 を形成した後に、浅い不純物注入層106 と深い不純物注入層108 を加熱処理により活性化し、これによりゲート電極105 の両側のシリコン基板101 にＬＤＤ構造のソース層109 とドレイン層110 を形成することになる。
次に、バッファードフッ酸によりゲート電極105 、ソース層109 、ドレイン層110 それぞれの表面のシリコン酸化膜（自然酸化膜）を除去した後に、図２０(d) に示すように 100Å程度のコバルト膜111 と 300Å程度の窒化チタン膜112 を形成し、550 ℃30秒のRTA(rapid thermal annealling) 処理によってシリサイド化してコバルトシリサイド層113 を形成する。
【０００７】
続いて、図２０(e) に示すように窒化チタン膜112 と未反応のコバルト膜111 とを除去し、さらに850 ℃30秒のRTA 処理を行い、これによりゲート電極105 、ソース層109 及びドレイン層110 の表面に形成されたコバルトシリサイド層114 をさらに低抵抗化する。
そのようなサリサイド技術は基本的な工程であり、その改良技術として、シリサイド層の平坦化技術が特開昭62-33466号公報に示され、また、シリサイド層の膜厚の均一化技術が特開平5-291180号公報に記載されている。
【０００８】
【発明が解決しようとする課題】
以上のようなコバルトシリサイド層の形成は、ソース層及びドレイン層が深い場合には特に問題はないが、例えば１００nm程度まで浅くなってくると、リーク電流が流れやすくなるという問題がある。
その原因としては、コバルトシリサイド層の底からコバルトシリサイドのスパイクが発生してソース層及びドレイン層を突き抜けるためと考えられる。このようなコバルトシリサイドのスパイクは、コバルトシリサイド層を上記した２つの特許公報に記載された方法や温度条件によって形成しても生じた。
【０００９】
本発明は、このような問題に鑑みてなされたものであって、底面でスパイクが生じ難いコバルトシリサイド層を形成する工程を含む半導体装置の製造方法を提供することを目的とする。
【００１０】
【課題を解決するための手段】
（手段）
上記した課題は、図１、２に例示するように、シリコン層１の上層部に不純物を導入し、熱処理により不純物拡散層９，１０を形成する工程と、前記不純物拡散層９，１０の上層部に元素をイオン注入することにより非晶質層１１を形成する工程と、前記非晶質層１１の上にコバルト膜１２を形成する工程と、前記コバルト膜１２と前記不純物拡散層９，１０を第１の温度により加熱して、前記非晶質層１１の上層部にＣｏ2Ｓｉ又はＣｏＳｉよりなるコバルトシリサイド層１４を形成し、前記Ｃｏ2Ｓｉ又はＣｏＳｉよりなるコバルトシリサイド層１４の下に前記非晶質層を残存させる工程と、前記不純物拡散層９，１０内のシリコンと反応しなかった前記コバルト膜１２を除去する工程と、前記Ｃｏ2Ｓｉ又はＣｏＳｉよりなるコバルトシリサイド層１４及び前記不純物拡散層９，１０を第２の温度により加熱することにより、前記Ｃｏ2Ｓｉ又はＣｏＳｉをＣｏＳｉ2に変化させるとともに、前記ＣｏＳｉ2よりなるコバルトシリサイド層１４を前記非晶質層１１と同じ深さ又は前記非晶質層１１より深く形成する工程とを有することを特徴とする半導体装置の製造方法によって解決する。
【００１１】
上記半導体装置の製造方法において、前記第１の温度は４５０℃以下であることを特徴とする。
上記半導体装置の製造方法において、前記第２の温度は、６００℃以上、９００℃以下であることを特徴とする。
上記半導体装置の製造方法において、前記コバルト膜は８〜２０nmの厚さに形成することを特徴とする。
【００１２】
上記半導体装置の製造方法において、前記コバルト膜を形成した後、前記第１の温度による加熱を行う前に前記コバルト膜上に、コバルトと反応しないキャップ層（例えばＴｉＮ）を形成する工程を有することを特徴とする。
上記半導体装置の製造方法において、前記元素は、ゲルマニウム、シリコン、砒素であることを特徴とする。
この場合、前記ゲルマニウムは８×１０13ａｔｏｍｓ／ｃｍ2以上でイオン注入され、前記シリコンは８×１０14ａｔｏｍｓ／ｃｍ2以上でイオン注入され、前記砒素は８×１０13ａｔｏｍｓ／ｃｍ2〜５×１０14ａｔｏｍｓ／ｃｍ2でイオン注入されることを特徴とする。
【００１３】
（作用）
次に、本発明の作用について説明する。
本発明によれば、不純物拡散層の上層部にコバルトシリサイド層を形成するために、シリコンよりなる不純物拡散層の上層部にイオン注入により非晶質層を形成し、さらにコバルト膜を不純物拡散層の上に形成した後に、１回目の熱処理によりコバルト膜と不純物拡散層内のシリコンとを反応させてその非晶質層の上層部に低温でCoSi又はCo2Si よりなるコバルトシリサイド層を形成し、続いて未反応のコバルト膜を除去し、ついで２回目の熱処理によってコバルトシリサイド層を構成するCoSi又はCo2Si をCoSi2 に変化させてシート抵抗を低抵抗化するとともに、コバルトシリサイド層を初期の非晶質層の深さと同じかそれよりも深く入り込ませている。
【００１４】
このような工程によれば、コバルトシリサイド層を形成するための１回目の熱処理及び２回目の熱処理の際に、コバルトシリサイド層の構成元素の下方への移動が非晶質層によって妨げられ、コバルトシリサイド層のスパイクの発生は防止される。しかも、２回目の熱処理の際に、非晶質層の初期の深さまでコバルトシリサイド層を広げて、非晶質層が再結晶化してもその再結晶がコバルトシリサイド層により浸漬させるようにしたので、抵抗の高い再結晶とコバルトシリサイド層との接合が妨げられ、コンタクト抵抗の上昇が防止される。
【００１５】
その１回目の熱処理の温度が４５０℃以上になると、非晶質層が下から再結晶化してしまうので、非晶質化した意味がなくなる。また、２回目の熱処理の温度が不純物拡散層を活性化するための温度以上であれば、シリサイド層からコバルトが溶け出して接合リークを増大させるので好ましくない。
このようなコバルトシリサイド層はＭＯＳトランジスタのソース層、ドレイン層などに使用されてそれらの層を低抵抗化する。
【００１６】
なお、非晶質層を形成するためにイオン注入する元素は、特に限定するものではないが、質量の大きなゲルマニウム、シリコンや、ドーパントに使用される砒素などが好ましい。
【００１７】
【発明の実施の形態】
そこで、以下に本発明の実施形態を図面に基づいて説明する。
以下に、本発明の実施の形態について説明する。
図１は、本発明の一実施形態の工程を示す断面図である。
まず、図１(a) に示すように、シリコン基坂１のうちLOCOS 酸化膜２によって分離された領域の表面を熱酸化し、これによって厚さ5nm 程度のゲート酸化膜３を形成する。続いて、ゲート酸化膜３及びLOCOS 酸化膜２の上にＣＶＤ法により150nm 程度の膜厚のポリシリコン膜４を形成する。
【００１８】
次に、図１(b) に示すように、ポリシリコン膜４内に例えば砒素をイオン注入した後に、ポリシリコン膜４及びゲート酸化膜３をパターニングしてポリシリコン膜４によりゲート電極５を形成する。この後に、ゲート電極５をマスクに使用して例えば砒素をシリコン基板１にイオン注入して浅い不純物注入層６を形成する。そのイオン注入のドーズ量は３×１０14atm/cm2 であり、その加速エネルギーは１０keV である。
【００１９】
次に、ＣＶＤ法により100nm 程度の厚さのシリコン酸化膜を形成する。続いて、ゲート電極５の上面が露出するまでシリコン酸化膜を垂直方向に異方性エッチングして、図１(c) に示すようにシリコン酸化膜をゲート電極５の側面にサイドウォール７として残す。
その後に、ゲート電極５をマスクに使用して砒素をシリコン基板１にイオン注入して深い不純物注入層８を形成する。そのイオン注入のドーズ量は２×１０15atm/cm2 であり、その加速エネルギーは４０keV である。
【００２０】
次に、１０００℃で１０秒間のＲＴＡ処理によってゲート電極５内の砒素を内部に拡散させるとともに、浅い不純物注入層６と深い不純物注入層８の砒素を活性化させて図１(d) に示すようなＬＤＤ構造のソース層９とドレイン層１０をゲート電極５の両側のシリコン基板１に形成する。この場合、ソース層９とドレイン層１０のうちサイドウォール７に重ならない領域の深さはシリコン基板１の表面から１００nm程度となる。
【００２１】
その後に、図１(e) に示すように、ソース層９、ドレイン層１０を含む全体にゲルマニウムをイオン注入し、これによりゲート電極５、ソース層９及びドレイン層１０の表層にアモルファス（非晶質）層１１を形成する。そのイオン注入は、ドーズ量８×１０13atm/cm2 以上である。また、イオン注入時の加速エネルギーは、ソース層９とドレイン層１０の底よりも浅くアモルファス層１１が形成され、しかも後のシリサイド化用第１回目加熱処理時にアモルファス層１１が消失しない程度に深く、さらにシリサイド化用第２回目加熱処理時にアモルファス層１１が消失する大きさに設定する。
【００２２】
具体的には、これから形成しようとするシリサイド層の深さによるが、ソース層９、ドレイン層１０の深さが１００nmの場合に、２０〜４０keV 程度の範囲内にある。
続いて、バッファードフッ酸によりゲート電極５、ソース層９、ドレイン層１０それぞれの表面のシリコン酸化膜を除去する。バッファードフッ酸は、フッ酸を２、水を１００の割合の混合液であり、その除去時間は６０秒程度である。
【００２３】
次に、図２(a) に示すように全体に厚さ８〜２０nm程度のコバルト（Co）膜１２と３０nm程度の窒化チタン（TiN ）膜１３をスパッタにより順次形成する。
コバルト膜１２の成長の際には、成長雰囲気圧力を５mTorr 、成長雰囲気へのアルゴンガス流量を１００sccm、コバルトターゲットに印加する直流電力量を0.2W/cm2とした。コバルト膜１２の厚さは、ゲルマニウムイオン注入エネルギーを大きくするほど厚くする。
【００２４】
また、窒化チタン膜１３の成長の際には、成長雰囲気圧力を５mTorr 、成長雰囲気へのアルゴンガス流量を５０sccm、窒素ガス流量を５０sccm、窒化チタンターゲットに印加する直流電力量を7.0W/cm2とした。窒化チタン膜１３は、シリサイド化の際にシリサイド層の表面に凹凸が生じるのを抑制するために形成される。
【００２５】
その後に、上記したシリサイド化用第１回目加熱処理を行う。即ち、図２(b) に示すように、窒素又はアルゴンの雰囲気中で、４００〜４５０℃で３０秒間のＲＴＡ(rapid thermal annealling)処理を行ってゲート電極５、ソース層９、ドレイン層１０のそれぞれの表面をシリサイド化すると、アモルファス層１１の上部にCo2Si 又はCoSiよりなるコバルトシリサイド層１４が形成される。なお、ＲＴＡ温度が４００℃よりも低くなると、コバルトシリサイド層１４は形成されず、また、４５０℃よりも高くなるとアモルファス層１１の下が再結晶化されるので好ましくない。この加熱処理時には、アモルファス層１１の上部がコバルトシリサイド層１４によって浸食されるだけでなく、アモルファス層１１のうち底から単結晶化してくるが、上記したようにゲルマニウムのイオン注入エネルギーを最適化しているので、この段階でアモルファス層１１が消滅することはなく、わずかでも残っている。
【００２６】
次に、図２(c) に示すように、７０℃に加熱した過酸化水素とアンモニア水の混合液(H2O2:NH4OH:H2O ＝１：１：４) に１８０秒間浸けることにより窒化チタン膜１３を除去し、続けて硫酸と過酸化水素の混合液(H2SO4:H2O2 ＝３：１) に２０分間浸けることにより未反応のコバルト膜１２を除去する。この場合、コバルトシリサイド層１４はそのまま残る。
【００２７】
次に、シリサイド化用第２回目加熱処理を行う。即ち、図２(d) に示すように、窒素又はアルゴンの雰囲気中でコバルトシリサイド層１４を６００℃〜９００℃の温度範囲で加熱する。これにより、コバルトシリサイド層１４はCo2Si 又はCoSiからCoSi2 に変わって低抵抗化する。この場合、６００℃よりも加熱温度を低くすると、CoSi2 が生じにくくなって低抵抗化が達成できなくなる。また、９００℃以上よりも加熱温度が高くなると、コバルトシリサイド層１４からCo原子が溶け出し接合リークを増大させる。
【００２８】
これにより得られたコバルトシリサイド層１４の厚さは、ソース層９及びドレイン層１０を構成する不純物拡散層の残った厚さを１とすると、0.5 〜2.0 程度になる。
この後に、図２(e) に示すように、全体にＣＶＤ法により７００nmの厚さのシリコン酸化膜１５を形成し、ついで、シリコン酸化膜１５をパターニングしてゲート電極５、ソース層９及びドレイン層１０の上にコンタクトホールを形成した後に、膜厚２０nmのチタン膜１６、膜厚１００nmの窒化チタン膜１７、膜厚５００nmのアルミ層１８を形成し、これらの３つの層１６〜１８をフォトリソグラフィー法によってパターニングして一般的なゲート引出電極１９、ソース引出電極２０、ドレイン引出電極２１を形成する。
【００２９】
なお、上記した説明では、アモルファス層１４を形成するためにゲルマニウムを使用したが、シリコン、砒素、硼素など他の元素をイオン注入しても良い。なお、元素の質量や、不純物拡散層の不純物濃度の制御などを考慮すると、ゲルマニウム、シリコンが好ましい。ゲルマニウムは８×１０13 atoms/cm2以上でイオン注入され、シリコンは８×１０14 atoms/cm2以上でイオン注入され、砒素は８×１０13atoms/cm2 〜５×１０14 atoms/cm2でイオン注入される。
【００３０】
以上のような工程により形成されたＭＯＳトランジスタにおけるコバルトシリサイド層１４の底部には殆どスパイクが発生せず、リーク電流が抑制された。
以下に、コバルトシリサイド層１４のスパイク発生について詳述する。
図３(a) に示すように、シリコン基板１をアモルファス化しないでその上に膜厚１０nmのコバルト層１２を形成した後に次に示すような第１の実験を行った。
【００３１】
まず、図３(b) に示すように、コバルト層１２及びシリコン基板１を４００℃で加熱したところ、Co2Si で示されるコバルトシリサイド層１４がシリコン基板１の表層に形成された。次に、図３(c) に示すように、コバルトシリサイド層１４及びシリコン基板１を４５０℃で加熱したところ、コバルトシリサイド層１４を構成していたCo2Si がCoSiに変化した。続いて、図３(d) に示すように、コバルトシリサイド層１４をさらに６００℃で加熱したところ、CoSiがCoSi2 に変化し、しかもコバルトシリサイド層１４の底面にはスパイク２２が生じていた。未反応コバルトを除去した後のCoSi2 とSiの界面の断面図をＴＥＭ観察したところ、図４に示すようになり、その界面は凹凸があり、最大で約８０nmのつらら状の異常成長（スパイク）が生じていた。
【００３２】
次に、図５(a) に示すように、シリコン基板１を表面から浅くアモルファス化した後に、その上に膜厚１０nmのコバルト層１２を形成し、ついで次に示すような第２の実験を行った。
まず、図５(b) に示すように、コバルト層１２及びシリコン基板１を４００℃で加熱したところ、Co2Si で示されるコバルトシリサイド層１４がシリコン基板１表層に形成され、その底部には薄いアモルファス層１１が残った。つぎに、図５(c) に示すように、４００℃で加熱されたコバルト層１４及びシリコン基板１をさらに４５０℃で加熱したところ、コバルトシリサイド層１４を構成するCo2Si がCoSiに変わり、しかもコバルトシリサイド層１４がアモルファス層１１を全て浸食した。そしてコバルトシリサイド層１４の底面にはスパイクが生じていた。さらに、図５(d) に示すように、コバルトシリサイド層１４を再び６００℃で加熱したところ、CoSi2 で示されるコバルトシリサイド層１４が形成され、その底面にはスパイク２２が生じていた。
【００３３】
次に、図６(a) に示すように、シリコン基板１の表層を深くアモルファス化した後に膜厚１０nmのコバルト層１２を生成し、さらに次に示す第３の実験を行った。
まず、図６(b) に示すように、コバルト層１２及びシリコン基板１を４００℃で加熱したところ、Co2Si で示されるコバルトシリサイド層１４がシリコン基板１の表層に形成され、その底部には厚いアモルファス層１１が残った。続いて、図６(c) に示すように、４００℃で加熱されたコバルトシリサイド層１４及びシリコン基板１をさらに４５０℃で加熱したところ、コバルトシリサイド層１４を構成するCo2Si がCoSiに変わり、その下方にはアモルファス層１１が存在したが、アモルファス層１１の底部はわずかに再結晶化していた。さらに、図６(d) に示すように、コバルトシリサイド層１４を再び６００℃で加熱したところ、CoSi2 で示されるコバルトシリサイド層１４が形成され、その底面にはスパイク２２が生ぜず、しかも、その下方ではアモルファス層１１が再結晶化した結果のシリコン層２３が存在していた。
【００３４】
従って、コバルトシリサイド層１４からのスパイクの発生を防止するためには第３の実験の工程のようにアモルファス層１１を十分に深くすればよいとも考えられる。しかし、再結晶化したシリコン層２３には実際には図２に示すようにソース層及びドレイン層が存在し、アモルファス層１１内の不純物の活性化は８５０℃程度の加熱温度では十分ではなく、コバルトシリサイド層１４とソース層／ドレイン層とのコンタクト抵抗が十分に低減できなくなる。これにより、ソース層及びドレイン層の低抵抗化というシリサイド化の当初の目的を達成できない。
【００３５】
次に、図７(a) に示すように、シリコン基板の表層をアモルファス化した後に膜厚１０nmのコバルト層１２を形成し、さらに、次に示す第４の実験を行った。この実験では、アモルファス層１１の深さを適正な値にした、即ち、１回目の加熱処理後にコバルトシリサイド層１４の下にアモルファス層１１が存在し、また、６００℃の再加熱処理ではアモルファス層１１のうちの再結晶化したシリコン層２３もコバルトシリサイド層１４によって浸食されるようにした。
【００３６】
まず、図７(b) に示すように、コバルト層１２及びシリコン基板１を４００℃で３０秒間加熱したところ、Co2Si で示されるコバルトシリサイド層１４がシリコン基板１表層に形成され、その下方にはアモルファス層１１が残った。続いて、図７(c) に示すように、コバルトシリサイド層１４及びシリコン基板１をさらに４５０℃で３０秒間加熱したところ、コバルトシリサイド層１４を構成するCo2Si がCoSiに変わった。また、そのコバルトシリサイド層１４は、厚さが２０．２nmであり、そのうち２．０mmがシリコン基板１の表面から突出した状態となった。また、コバルトシリサイド層１４の下方には再結晶したシリコン層２３とアモルファス層１１が存在し、これらの厚さは合計で１８．２nm以下であった。
【００３７】
さらに、図７(d) に示すように、コバルトシリサイド層１４及びシリコン基板１を６００℃で３０秒間、再加熱したところ、コバルトシリサイド層１４を構成していたCoSiがCoSi2 となり、厚さが３５．２nmと厚くなった。この場合、コバルトシリサイド層１４はシリコン基板１の表面から１．２nm沈んで存在したので、当初のアモルファス層１４は完全にコバルトシリサイド層１４に浸食され、しかもその下方には再結晶化したシリコン層２３は存在しなかった。
【００３８】
従って、コバルトシリサイド層１４の下に存在するソース層とドレイン層は最初に１０００℃程度で活性化された低抵抗の状態を維持したままであり、これによりコバルトシリサイド層１４とソース層、ドレイン層とのコンタクト抵抗は良好であった。また、CoSi2 とSiの界面をＴＥＭ観察したところ図４のような異常成長はみられず、その界面は比較的平坦であった。
【００３９】
以上のことから、膜厚１０nm〜２０nmのコバルト膜を形成し、これを第１回目で４００℃〜４５０℃の温度、第２回目で６００〜９００℃の温度でそれぞれ３０秒間加熱してCoSi2 のコバルトシリサイド層１４を形成する場合には、それぞれの膜厚に対して約１８．２nm〜２６．４nm以上３５．２nm〜７０．２nm以下の深さになるようにアモルファス層１１を形成する必要があることがわかった。
【００４０】
また、Co2Si 又はCoSiよりなるシリサイド層１４を形成する場合には、シリサイド反応が起こりかつアモルファス層１１の再結晶速度を極端に遅くする温度条件で行うと効果的である。例えば、図８に示すように４５０℃以下でアモルファス層１１の再結晶速度が極端に遅くなる。また、アモルファス層１１を形成する場合に、不純物を含有しない場合よりも不純物を含有する場合の方が再結晶速度が遅いことがわかる。
【００４１】
最後に、コバルトシリサイド層のリーク電流について説明する。リーク電流は図９に示すように、シリコン基板３１を接地する一方、不純物拡散層３２の上層部のコバルトシリサイド層３３に正の電圧を印加した。
まず、ゲルマニウムをイオン注入しない場合について説明する。
５５０℃、３０秒間の第１回目のＲＴＡによってコバルトシリサイド層３３を形成してその後に未反応のコバルトを除去した直後、即ちウォッシュアウト直後の、リーク電流とバイアス電圧の関係（以下、リーク電流特性という）について不純物拡散層３２の平面積を変えて調査したところ、図１０(a) 〜(c) に示すような結果が得られ、また、リーク電流特性について不純物拡散層３２の周辺長を変えて調査したところ、図１１(a) 〜(c) に示すような結果が得られた。
【００４２】
さらに、８２５℃、３０秒間の第２回目のＲＴＡによってCoSi2 よりなるコバルトシリサイド層３３を形成した後のリーク電流特性について不純物拡散層３２の面積を変えて調査したところ、図１２(a) 〜(c) に示すような結果が得られ、また、リーク電流特性について不純物拡散層３２の周辺長を変えて調査したところ、図１３(a),(b) に示すような結果が得られた。
【００４３】
図１０〜図１３によれば、１回目のＲＴＡの後のリーク電流特性は２回目のＲＴＡのリーク電流特性よりも悪く、また、不純物拡散層３２の面積が大きく又は周辺長が長くなる程劣化している。これは、コバルトシリサイド層３３の底部のスパイクによるものである。
次に、ゲルマニウムを注入して不純物拡散層３２の上層部を予めアモルファス化した場合を説明する。
【００４４】
５５０℃、３０秒間の第１回目のＲＴＡを経てウォッシュアウト直後のリーク電流特性について不純物拡散層３２の平面積を変えて調査したところ、図１４(a) 〜(c) に示すような結果が得られ、また、リーク電流特性について不純物拡散層３２の周辺長を変えて調査したところ、図１５(a) 〜(c) に示すような結果が得られた。
【００４５】
さらに、８２５℃、３０秒間の第２回目のＲＴＡによってCoSi2 よりなるコバルトシリサイド層３３を形成した後のリーク電流特性について不純物拡散層３２の面積を変えて調査したところ、図１６(a) 〜(c) に示すような結果が得られ、また、リーク電流特性について不純物拡散層３２の周辺長を変えて調査したところ、図１７(a),(b) に示すような結果が得られた。
【００４６】
図１４〜図１７によれば、ゲルマニウムのイオン注入によりアモルファス化した場合には、リーク電流特性のバラツキは少なく、しかも不純物拡散層３２の面積、周辺長の依存性は殆ど見られない。
次に、２回目のＲＴＡの後のコバルトシリサイド層３３のリーク電流特性のコバルト膜厚依存性について調べた結果を図１８及び図１９に示す。
【００４７】
図１８、１９から、コバルト膜が１０nmの場合において、ゲルマニュウムをイオン注入しない場合とイオン注入した場合とを比べると、それらの間にはリーク電流特性については殆ど差異は見られないが、コバルト膜を１８nmと厚くした場合にゲルマニュウムをイオン注入した場合の方が明らかに良好なリーク電流特性が得られることがわかる。
【００４８】
なお、コバルト膜の厚さを１８nmとしてコバルトシリサイド層を形成した場合のコバルトシリサイド層のシート抵抗を調べたが、ゲルマニウムイオン注入の有無にかかわらず、約４Ω／□であった。
以上の実験結果によっても、コバルト膜を形成する前にシリコン基板にゲルマニウムをイオン注入してアモルファス化すると、不純物拡散層の面積依存性、周辺長依存性、コバルト膜厚依存性の少ない良好な接合特性が得られることがわかる。
【００４９】
【発明の効果】
以上述べたように本発明によれば、不純物拡散層の上層部にコバルトシリサイド層を形成するために、シリコンよりなる不純物拡散層の上層部にイオン注入により非晶質層を形成した後に、コバルト膜を不純物拡散層の上に形成した後に、１回目の熱処理によりコバルト膜と不純物拡散層内のシリコンとを反応させてその非晶質層の上層部に低温でCoSi又はCo2Si よりなるコバルトシリサイド層を形成し、続いて未反応のコバルト膜を除去し、ついで２回目の熱処理によってコバルトシリサイド層を構成するCoSi又はCo2Si をCoSi2 に変化させて低抵抗化するとともに、コバルトシリサイド層を初期の非晶質層と同じかそれよりも深く入り込ませているたので、コバルトシリサイド層を形成するための１回目の熱処理及び２回目の熱処理の際に、コバルトシリサイド層の構成元素の下方への移動が非晶質層によって妨げられ、コバルトシリサイド層のスパイクの発生を防止することができる。しかも、２回目の熱処理の際に、非晶質層の初期の深さまでコバルトシリサイド層を広げるようにし、非晶質層が再結晶化してもその再結晶がコバルトシリサイド層により浸漬されるので、抵抗の高い再結晶とコバルトシリサイド層との接合が妨げられ、コンタクト抵抗が上昇することを防止できる。
【図面の簡単な説明】
【図１】本発明の一実施形態の半導体装置の製造工程を示す断面図（その１）である。
【図２】本発明の一実施形態の半導体装置の製造工程を示す断面図（その２）である。
【図３】従来のコバルトシリサイドの形成工程に沿った実験過程を示す断面図である。
【図４】従来のコバルトシリサイドの形成工程によって生成されたスパイクの一例を示す断面図である。
【図５】コバルトシリサイドを形成する際のアモルファス層が浅すぎる場合の実験過程を示す断面図である。
【図６】コバルトシリサイドを形成する際のアモルファス層が深すぎる場合の実験過程を示す断面図である。
【図７】本発明の一実施形態において、コバルトシリサイドを形成する際のアモルファス層が最適な場合の実験過程を示す断面図である。
【図８】本発明の一実施形態で形成されるアモルファス層の再結晶速度と温度の関係を示す特性図である。
【図９】不純物拡散層のリーク電流の大きさを調べるための試験状態を示す断面図である。
【図１０】従来方法により形成された１回目熱処理後に未反応コバルトを除去した後のコバルトシリサイド層の面積の相違によるリーク電流特性図である。
【図１１】従来方法により形成された１回目熱処理後に未反応コバルトを除去した後のコバルトシリサイド層の周辺長の相違によるリーク電流特性図である。
【図１２】従来方法により形成された２回目熱処理後のコバルトシリサイド層の面積の相違によるリーク電流特性図である。
【図１３】従来方法により形成された２回目熱処理後のコバルトシリサイド層の周辺長の相違によるリーク電流特性図である。
【図１４】本発明の一実施形態において、１回目熱処理後に未反応コバルトを除去した後のコバルトシリサイド層の面積の相違によるリーク電流特性図である。
【図１５】本発明の一実施形態において、１回目熱処理後に未反応コバルトを除去した後のコバルトシリサイド層の周辺長の相違によるリーク電流特性図である。
【図１６】本発明の一実施形態において、２回目熱処理後のコバルトシリサイド層の面積の相違によるリーク電流特性図である。
【図１７】本発明の一実施形態において、２回目熱処理後のコバルトシリサイド層の周辺長の相違によるリーク電流特性図である。
【図１８】従来方法と本発明の一実施形態に比較において、コバルト膜の膜厚の相違によって２回目熱処理後にコバルトシリサイド層のリーク電流がどのように異なるかを調べた特性図（その１）である。
【図１９】従来方法と本発明の一実施形態に比較において、コバルト膜の膜厚の相違によって２回目熱処理後にコバルトシリサイド層のリーク電流がどのように異なるかを調べた特性図（その２）である。
【図２０】従来方法のコバルトシリサイド層の形成工程を示す断面図である。
【符号の説明】
１ シリコン基板
２ ＬＯＣＯＳ酸化膜
３ ゲート酸化膜
４ ポリシリコンン膜
５ ゲート電極
６ 不純物注入層
７ サイドウォール
８ 不純物注入層
９ ソース層
１０ ドレイン層
１１ アモルファス層（非晶質層）
１２ コバルト膜
１３ 窒化チタン膜
１４ コバルトシリサイド層
Claims (7)
- シリコン層の上層部に不純物を導入し、熱処理により不純物拡散層を形成する工程と、
前記不純物拡散層の上層部に元素をイオン注入することにより非晶質層を形成する工程と、
前記非晶質層の上にコバルト膜を形成する工程と、
前記コバルト膜と前記不純物拡散層を第１の温度により加熱して、前記非晶質層の上層部にＣｏ2Ｓｉ又はＣｏＳｉよりなるコバルトシリサイド層を形成し、前記Ｃｏ2Ｓｉ又はＣｏＳｉよりなるコバルトシリサイド層の下に前記非晶質層を残存させる工程と、
前記不純物拡散層内のシリコンと反応しなかった前記コバルト膜を除去する工程と、
前記Ｃｏ2Ｓｉ又はＣｏＳｉよりなるコバルトシリサイド層及び前記不純物拡散層を第２の温度により加熱することにより、前記Ｃｏ2Ｓｉ又はＣｏＳｉをＣｏＳｉ2に変化させるとともに、前記ＣｏＳｉ2よりなるコバルトシリサイド層を前記非晶質層と同じ深さまたは前記非晶質層より深く形成する工程とを有することを特徴とする半導体装置の製造方法。 - 前記第１の温度は４５０℃以下であることを特徴とする請求項１記載の半導体装置の製造方法。
- 前記第２の温度は、６００℃以上、９００℃以下であって不純物拡散層を形成する前記熱処理の際の温度よりも低いことを特徴とする請求項１記載の半導体装置の製造方法。
- 前記コバルト膜は８〜２０ｎｍの厚さに形成することを特徴とする請求項１記載の半導体装置の製造方法。
- 前記コバルト膜を形成後、前記第１の温度による加熱を行う前に、前記コバルト膜上にキャップ層を形成することを特徴とする請求項１記載の半導体装置の製造方法。
- 前記元素は、ゲルマニウム、シリコン、砒素であることを特徴とする請求項１記載の半導体装置の製造方法。
- 前記ゲルマニウムは８×１０13ａｔｏｍｓ／ｃｍ2以上でイオン注入され、前記シリコンは８×１０14ａｔｏｍｓ／ｃｍ2以上でイオン注入され、前記砒素は８×１０13ａｔｏｍｓ／ｃｍ2〜５×１０14ａｔｏｍｓ／ｃｍ2でイオン注入されることを特徴とする請求項６記載の半導体装置の製造方法。
Priority Applications (3)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP05886596A JP3734559B2 (ja) | 1996-03-15 | 1996-03-15 | 半導体装置の製造方法 |
| US08/816,887 US6008111A (en) | 1996-03-15 | 1997-03-13 | Method of manufacturing semiconductor device |
| KR1019970008823A KR100218894B1 (ko) | 1996-03-15 | 1997-03-15 | 반도체장치의 제조방법 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP05886596A JP3734559B2 (ja) | 1996-03-15 | 1996-03-15 | 半導体装置の製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH09251967A JPH09251967A (ja) | 1997-09-22 |
| JP3734559B2 true JP3734559B2 (ja) | 2006-01-11 |
Family
ID=13096630
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP05886596A Expired - Lifetime JP3734559B2 (ja) | 1996-03-15 | 1996-03-15 | 半導体装置の製造方法 |
Country Status (3)
| Country | Link |
|---|---|
| US (1) | US6008111A (ja) |
| JP (1) | JP3734559B2 (ja) |
| KR (1) | KR100218894B1 (ja) |
Families Citing this family (55)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6545326B2 (en) | 1997-09-19 | 2003-04-08 | Hitachi, Ltd. | Method of fabricating semiconductor device |
| WO1999016116A1 (fr) * | 1997-09-19 | 1999-04-01 | Hitachi, Ltd. | Procede pour produire un dispositif a semiconducteur |
| US6610564B2 (en) | 2000-03-03 | 2003-08-26 | Shinichi Fukada | Method of fabricating semiconductor device |
| JP3248570B2 (ja) * | 1997-10-09 | 2002-01-21 | 日本電気株式会社 | 半導体装置の製造方法 |
| US6255203B1 (en) * | 1998-01-16 | 2001-07-03 | National Science Council | Technique for low-temperature formation of excellent silicided α-Si gate structures |
| JP4727012B2 (ja) * | 1998-03-24 | 2011-07-20 | ローム株式会社 | 半導体装置および半導体装置の製造方法 |
| JPH11283935A (ja) | 1998-03-30 | 1999-10-15 | Nec Corp | 半導体装置の製造方法 |
| JP3175696B2 (ja) * | 1998-06-10 | 2001-06-11 | 日本電気株式会社 | 半導体装置の製造方法 |
| US6156615A (en) * | 1998-09-30 | 2000-12-05 | Advanced Micro Devices, Inc. | Method for decreasing the contact resistance of silicide contacts by retrograde implantation of source/drain regions |
| KR100513803B1 (ko) * | 1998-10-13 | 2005-12-05 | 주식회사 하이닉스반도체 | 반도체 소자의 콘택 형성 방법 |
| US6136705A (en) * | 1998-10-22 | 2000-10-24 | National Semiconductor Corporation | Self-aligned dual thickness cobalt silicide layer formation process |
| US6114206A (en) * | 1998-11-06 | 2000-09-05 | Advanced Micro Devices, Inc. | Multiple threshold voltage transistor implemented by a damascene process |
| US6262456B1 (en) | 1998-11-06 | 2001-07-17 | Advanced Micro Devices, Inc. | Integrated circuit having transistors with different threshold voltages |
| US6265291B1 (en) | 1999-01-04 | 2001-07-24 | Advanced Micro Devices, Inc. | Circuit fabrication method which optimizes source/drain contact resistance |
| KR100315451B1 (ko) * | 1999-04-13 | 2001-11-28 | 황인길 | 반도체 소자의 게이트 전극 및 샐리사이드 콘택 형성 방법 |
| US6265293B1 (en) * | 1999-08-27 | 2001-07-24 | Advanced Micro Devices, Inc. | CMOS transistors fabricated in optimized RTA scheme |
| US6284611B1 (en) * | 1999-12-20 | 2001-09-04 | Taiwan Semiconductor Manufacturing Company | Method for salicide process using a titanium nitride barrier layer |
| JP3490046B2 (ja) * | 2000-05-02 | 2004-01-26 | シャープ株式会社 | 半導体装置及びその製造方法 |
| US6399450B1 (en) | 2000-07-05 | 2002-06-04 | Advanced Micro Devices, Inc. | Low thermal budget process for manufacturing MOS transistors having elevated source and drain regions |
| US6521502B1 (en) | 2000-08-07 | 2003-02-18 | Advanced Micro Devices, Inc. | Solid phase epitaxy activation process for source/drain junction extensions and halo regions |
| US6472282B1 (en) | 2000-08-15 | 2002-10-29 | Advanced Micro Devices, Inc. | Self-amorphized regions for transistors |
| JP3848071B2 (ja) * | 2000-09-28 | 2006-11-22 | 沖電気工業株式会社 | 半導体装置およびその製造方法 |
| US20020061639A1 (en) * | 2000-10-02 | 2002-05-23 | Kazuichiroh Itonaga | Semiconductor device and method for manufacturing the same |
| US6388327B1 (en) * | 2001-01-09 | 2002-05-14 | International Business Machines Corporation | Capping layer for improved silicide formation in narrow semiconductor structures |
| US6756277B1 (en) | 2001-02-09 | 2004-06-29 | Advanced Micro Devices, Inc. | Replacement gate process for transistors having elevated source and drain regions |
| US6495437B1 (en) | 2001-02-09 | 2002-12-17 | Advanced Micro Devices, Inc. | Low temperature process to locally form high-k gate dielectrics |
| US6403434B1 (en) | 2001-02-09 | 2002-06-11 | Advanced Micro Devices, Inc. | Process for manufacturing MOS transistors having elevated source and drain regions and a high-k gate dielectric |
| US6551885B1 (en) | 2001-02-09 | 2003-04-22 | Advanced Micro Devices, Inc. | Low temperature process for a thin film transistor |
| US6787424B1 (en) | 2001-02-09 | 2004-09-07 | Advanced Micro Devices, Inc. | Fully depleted SOI transistor with elevated source and drain |
| US6830976B2 (en) | 2001-03-02 | 2004-12-14 | Amberwave Systems Corproation | Relaxed silicon germanium platform for high speed CMOS electronics and high speed analog circuits |
| KR100399357B1 (ko) * | 2001-03-19 | 2003-09-26 | 삼성전자주식회사 | 코발트 실리사이드를 이용한 반도체 장치 및 그 형성 방법 |
| KR100672739B1 (ko) * | 2001-06-27 | 2007-01-23 | 매그나칩 반도체 유한회사 | 반도체 소자의 게이트 형성 방법 |
| KR100431294B1 (ko) | 2001-10-06 | 2004-05-12 | 주식회사 하이닉스반도체 | 반도체소자 제조방법 |
| JP2003158091A (ja) * | 2001-11-20 | 2003-05-30 | Oki Electric Ind Co Ltd | 半導体装置および半導体装置の製造方法 |
| KR100408721B1 (ko) * | 2001-11-28 | 2003-12-11 | 주식회사 하이닉스반도체 | 반도체 소자의 콘택 제조 방법 |
| JP2003168652A (ja) * | 2001-11-29 | 2003-06-13 | Matsushita Electric Ind Co Ltd | 半導体装置及びその製造方法 |
| US6559018B1 (en) * | 2002-01-18 | 2003-05-06 | Taiwan Semiconductor Manufacturing Company | Silicon implant in a salicided cobalt layer to reduce cobalt-silicon agglomeration |
| US7615829B2 (en) | 2002-06-07 | 2009-11-10 | Amberwave Systems Corporation | Elevated source and drain elements for strained-channel heterojuntion field-effect transistors |
| US6946371B2 (en) | 2002-06-10 | 2005-09-20 | Amberwave Systems Corporation | Methods of fabricating semiconductor structures having epitaxially grown source and drain elements |
| US6982474B2 (en) | 2002-06-25 | 2006-01-03 | Amberwave Systems Corporation | Reacted conductive gate electrodes |
| KR100447783B1 (ko) * | 2002-06-29 | 2004-09-08 | 주식회사 하이닉스반도체 | 실리사이드층 형성 방법 및이를 이용한 반도체 소자의제조 방법 |
| KR100903279B1 (ko) * | 2002-10-29 | 2009-06-17 | 매그나칩 반도체 유한회사 | 반도체 소자의 제조 방법 |
| KR100913054B1 (ko) * | 2002-10-29 | 2009-08-20 | 매그나칩 반도체 유한회사 | 반도체 소자의 제조 방법 |
| US7153772B2 (en) | 2003-06-12 | 2006-12-26 | Asm International N.V. | Methods of forming silicide films in semiconductor devices |
| US6767831B1 (en) * | 2003-08-01 | 2004-07-27 | Taiwan Semiconductor Manufacturing Co., Ltd. | Method for forming cobalt salicides |
| US7098094B2 (en) * | 2003-12-12 | 2006-08-29 | Texas Instruments Incorporated | NiSi metal gate stacks using a boron-trap |
| KR100588779B1 (ko) * | 2003-12-30 | 2006-06-12 | 동부일렉트로닉스 주식회사 | 반도체 소자 및 그 제조방법 |
| US7312125B1 (en) | 2004-02-05 | 2007-12-25 | Advanced Micro Devices, Inc. | Fully depleted strained semiconductor on insulator transistor and method of making the same |
| JP4909503B2 (ja) * | 2004-07-28 | 2012-04-04 | シャープ株式会社 | 高融点金属シリサイド膜の製造方法、半導体装置の製造方法 |
| JP4969779B2 (ja) | 2004-12-28 | 2012-07-04 | 株式会社東芝 | 半導体装置の製造方法 |
| JP2006351581A (ja) | 2005-06-13 | 2006-12-28 | Fujitsu Ltd | 半導体装置の製造方法 |
| JP4437781B2 (ja) * | 2005-11-21 | 2010-03-24 | Ｏｋｉセミコンダクタ株式会社 | シリサイド膜の形成方法 |
| US8278176B2 (en) | 2006-06-07 | 2012-10-02 | Asm America, Inc. | Selective epitaxial formation of semiconductor films |
| US20090294872A1 (en) * | 2008-05-29 | 2009-12-03 | International Business Machines Corporation | Ge/Xe IMPLANTS TO REDUCE JUNCTION CAPACITANCE AND LEAKAGE |
| US8877599B2 (en) | 2012-05-15 | 2014-11-04 | Taiwan Semiconductor Manufacturing Company, Ltd. | Method of forming a semiconductor device |
Family Cites Families (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6233466A (ja) * | 1985-08-07 | 1987-02-13 | Hitachi Ltd | 半導体装置の製造方法 |
| US4877755A (en) * | 1988-05-31 | 1989-10-31 | Texas Instruments Incorporated | Method of forming silicides having different thicknesses |
| JP2790157B2 (ja) * | 1992-04-06 | 1998-08-27 | 日本電気株式会社 | 半導体集積回路装置の製造方法 |
| JP2874626B2 (ja) * | 1996-01-23 | 1999-03-24 | 日本電気株式会社 | 半導体装置の製造方法 |
-
1996
- 1996-03-15 JP JP05886596A patent/JP3734559B2/ja not_active Expired - Lifetime
-
1997
- 1997-03-13 US US08/816,887 patent/US6008111A/en not_active Expired - Lifetime
- 1997-03-15 KR KR1019970008823A patent/KR100218894B1/ko active IP Right Grant
Also Published As
| Publication number | Publication date |
|---|---|
| US6008111A (en) | 1999-12-28 |
| KR970067719A (ko) | 1997-10-13 |
| KR100218894B1 (ko) | 1999-09-01 |
| JPH09251967A (ja) | 1997-09-22 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| JP3734559B2 (ja) | 半導体装置の製造方法 | |
| US6248637B1 (en) | Process for manufacturing MOS Transistors having elevated source and drain regions | |
| US6365446B1 (en) | Formation of silicided ultra-shallow junctions using implant through metal technology and laser annealing process | |
| JP3600399B2 (ja) | コバルトシリサイドの薄い層が形成されるデバイスの作製プロセス | |
| KR100440840B1 (ko) | 반도체 장치의 제조 방법 및 반도체 장치 | |
| US6451693B1 (en) | Double silicide formation in polysicon gate without silicide in source/drain extensions | |
| JP2848439B2 (ja) | 半導体装置の製造方法 | |
| US6372589B1 (en) | Method of forming ultra-shallow source/drain extension by impurity diffusion from doped dielectric spacer | |
| US6972222B2 (en) | Temporary self-aligned stop layer is applied on silicon sidewall | |
| US6335252B1 (en) | Semiconductor device manufacturing method | |
| US6933620B2 (en) | Semiconductor component and method of manufacture | |
| US6767831B1 (en) | Method for forming cobalt salicides | |
| JP3769208B2 (ja) | 半導体装置の製造方法と半導体装置 | |
| KR100350600B1 (ko) | 반도체 장치의 제조 방법 | |
| JP2001352058A (ja) | 半導体装置の製造方法 | |
| JP3496723B2 (ja) | 半導体装置の製造方法 | |
| US6559018B1 (en) | Silicon implant in a salicided cobalt layer to reduce cobalt-silicon agglomeration | |
| JP3940660B2 (ja) | 半導体装置およびその製造方法 | |
| JP2004228351A (ja) | 半導体装置及びその製造方法 | |
| JP2004319592A (ja) | 半導体装置及びその製造方法 | |
| KR100486649B1 (ko) | 반도체 소자의 실리사이드 형성 방법 | |
| KR100620235B1 (ko) | 타이타늄 실리사이드 제조 방법 | |
| JP3287621B2 (ja) | 半導体装置の製造方法 | |
| JPH09298297A (ja) | 半導体装置およびその製造方法 | |
| TW434711B (en) | Method for making silicide |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20040323 |
|
| A521 | Written amendment |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20040524 |
|
| A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20040824 |
|
| A521 | Written amendment |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20041008 |
|
| A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20050902 |
|
| A521 | Written amendment |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20050905 |
|
| TRDD | Decision of grant or rejection written | ||
| A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 Effective date: 20051018 |
|
| A61 | First payment of annual fees (during grant procedure) |
Free format text: JAPANESE INTERMEDIATE CODE: A61 Effective date: 20051019 |
|
| R150 | Certificate of patent or registration of utility model |
Free format text: JAPANESE INTERMEDIATE CODE: R150 |
|
| S111 | Request for change of ownership or part of ownership |
Free format text: JAPANESE INTERMEDIATE CODE: R313111 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20081028 Year of fee payment: 3 |
|
| R371 | Transfer withdrawn |
Free format text: JAPANESE INTERMEDIATE CODE: R371 |
|
| S111 | Request for change of ownership or part of ownership |
Free format text: JAPANESE INTERMEDIATE CODE: R313111 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20081028 Year of fee payment: 3 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20091028 Year of fee payment: 4 |
|
| R350 | Written notification of registration of transfer |
Free format text: JAPANESE INTERMEDIATE CODE: R350 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20091028 Year of fee payment: 4 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20101028 Year of fee payment: 5 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20101028 Year of fee payment: 5 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20111028 Year of fee payment: 6 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20111028 Year of fee payment: 6 |
|
| S531 | Written request for registration of change of domicile |
Free format text: JAPANESE INTERMEDIATE CODE: R313531 |
|
| S533 | Written request for registration of change of name |
Free format text: JAPANESE INTERMEDIATE CODE: R313533 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20111028 Year of fee payment: 6 |
|
| R350 | Written notification of registration of transfer |
Free format text: JAPANESE INTERMEDIATE CODE: R350 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20111028 Year of fee payment: 6 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20121028 Year of fee payment: 7 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20121028 Year of fee payment: 7 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20131028 Year of fee payment: 8 |
|
| EXPY | Cancellation because of completion of term |