KR100903279B1 - 반도체 소자의 제조 방법 - Google Patents
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Abstract
본 발명은 반도체 소자의 제조방법에 관한 것으로, 금속 실리사이드층을 형성하기 위한 금속층 증착공정 전에 게이트 전극, 소오스 및 드레인 접합영역에 실리콘 이온을 주입함으로써 그레인 사이즈가 작은 균일한 금속 실리사이드층을 형성할 수 있는 반도체 소자의 제조방법을 개시한다.
반도체 소자, MOSFET, 실리사이드, 실리콘 이온
Description
도 1 내지 도 8은 본 발명의 바람직한 실시예에 따른 반도체 소자의 제조방법을 설명하기 위하여 도시한 단면도들이다.
<도면의 주요 부분에 대한 부호의 설명>
100 : 반도체 기판 102 : 소자 분리막
104 : 웰 이온주입용 마스크
106 : 게이트 산화막 108 : 게이트 전극
110 : 저농도 이온주입용 마스크
112 : 제1 접합영역 114 : 제2 접합영역
116 : 버퍼 산화막 118 : 스페이서
120 : 고농도 이온주입용 마스크
122 : 제3 접합영역 124 : 소오스 및 드레인 접합영역
126 : 코발트층 128 : 캡핑층
130 : 코발트 디실리사이드층
본 발명은 반도체 소자의 제조방법에 관한 것으로, 특히 후속 열처리공정시 실리사이드의 열화를 방지하여 소자의 안정성을 확보할 수 있는 반도체 소자의 제조방법에 관한 것이다.
반도체 소자가 고집적화, 고성능화 및 저전압화됨에 따라 미세패턴을 통한 트랜지스터 제조와 메모리 셀에서의 게이트의 길이의 감소 및 소자 특성을 만족시키기 위해 저저항 게이트 물질이 요구되고 있다. 또한, 저전압화에 따른 트랜지스터 및 메모리 셀의 채널 전류를 증가시키기 위해 게이트 절연층의 두께가 점차 감소되고 있다. 또한, 트랜지스터의 게이트 길이의 감소로 인한 단채널효과(short channel effect)의 방지 및 펀치스루우(punchthrough)에 대한 마진 확보를 위해 소오스 및 드레인의 접합영역의 접합깊이(junction depth)를 얕게 형성하여 소오스 및 드레인 접합영역의 기생저항, 즉 면저항(sheet resistance) 및 콘택저항을 감소시키고 있는 추세이다.
최근에는 게이트 전극, 소오스 및 드레인 접합영역의 표면에 실리사이드를 형성하여 게이트 전극의 비저항과, 소오스 및 드레인 접합영역의 면저항과 콘택저항을 감소시킬 수 있는 살리사이드(self-aligned silicide; salicide) 공정에 대한 연구가 활발히 진행되고 있다. 살리사이드 공정이란 게이트 전극, 소오스 및 드레 인 접합영역에만 선택적으로 실리사이드를 형성하는 공정이다. 여기서, 실리사이드로는 티타늄 실리사이드(TiSi2)나 8족 실리사이드(PtSi2, PdSi2, CoSi2
, 및 NiSi2) 등이 있다.
한편, 상보형 모스 전기장 효과 트랜지스터(complementary Metal oxide Silicone Field Effect Transistors; MOSFET)의 경우, 단채널효과 및 p형 폴리(p-poly)에서의 보론 침투(boron penetration) 등의 문제점으로 인하여 소자 동작의 어려움 및 소자 성능의 감소가 야기되고 있다. 이를 해결하기 위하여 게이트 전극 물질로 폴리 실리콘(poly-silicon) 대신에 실리콘-게르마늄(Si-Ge) 계열의 물질을 사용하는 기술이 시도되고 있다. 실리콘-게르마늄의 게이트 전극의 경우에는 실리콘 게이트 전극에 비해 폴리의 도핑 효율을 증대할 수 있으며, 보론 침투현상을 억제시킬 수 있는 특성을 가지고 있다. 그러나, 실리콘-게르마늄 물질의 경우 코발트 실리사이드층 형성시 균일하게 형성시킬 수 없는 단점을 갖고 있어 응용의 한계를 나타내고 있다.
따라서, 본 발명은 상기에서 설명한 종래기술의 문제점을 해결하기 위해 안출된 것으로, 반도체 소자의 제조공정시 발생하는 보론 침투 및 폴리 결핍(poly depletion) 현상을 해결하는데 그 목적이 있다.
또한, 본 발명은 후속 열처리 공정시 실리사이드층이 열화되는 것을 방지하 는데 다른 목적이 있다.
또한, 본 발명은 실리사이드층의 열화에 따른 소자의 안정성의 감소를 방지하는데 또 다른 목적이 있다.
본 발명의 일측면에 따르면, 반도체 기판 상부에 적어도 하나의 층이 실리콘-게르마늄 계열의 물질로 이루어진 게이트 전극을 형성하는 단계와, 상기 게이트 전극의 양측으로 노출되는 상기 반도체 기판에 소오스 및 드레인 접합영역을 형성하는 단계와, 1 내지 50KeV의 에너지로 5.0E14 내지 2.0E16atoms/cm2의 실리콘 이온을 상기 게이트 전극, 상기 소오스 및 드레인 접합영역의 일부에 주입하되, 이온 주입각은 0 내지 60°범위로 하고 트위스트는 0 내지 360°범위로 하여 상기 실리콘 이온을 주입하는 단계와, 전체 구조 상부에 금속층을 증착하는 단계와, 전체 구조 상부에 대하여 열처리공정을 실시하여 상기 금속층에 함유된 금속과 상기 게이트 전극, 상기 소오스 및 드레인 접합영역에 함유된 실리콘 이온을 반응시켜 금속 실리사이드층을 형성하는 단계를 포함하는 반도체 소자의 제조방법을 제공한다.
이하, 첨부된 도면을 참조하여 본 발명의 바람직한 실시예를 설명하기로 한다. 그러나, 본 발명은 이하에서 개시되는 실시예에 한정되는 것이 아니라 서로 다른 다양한 형태로 구현될 수 있으며, 단지 본 실시예는 본 발명의 개시가 완전하도록하며 통상의 지식을 가진자에게 발명의 범주를 완전하게 알려주기 위해 제공되는 것이다.
도 1 내지 도 8은 본 발명의 바람직한 실시예에 따른 반도체 소자의 제조방 법을 설명하기 위하여 도시한 단면도들이다. 여기서는, 일례로 상보형 모스 전기장 효과 트랜지스터를 도시하였다. 한편, 도 1 내지 도 8에서 도시된 동일한 참조부호는 동일한 기능을 하는 동일한 구성요소를 가리킨다.
도 1을 참조하면, 반도체 기판(100)을 활성영역과 비활성영역, 즉 활성영역과 필드영역으로 정의하는 소자분리막(102)을 형성한다. 반도체 기판(100)은 실리콘을 포함한다.
소자분리막(102)은 LOCOS(LOCal Oxidation of Silicon) 공정 또는 STI(Shallow Trench Isolation) 공정을 이용하여 형성한다. 그러나, 일반적으로, 소자의 고집적화에 따라 소자 간을 전기적으로 분리시키는 영역(즉, 필드영역)을 축소시키기 위해서는 버즈 비크(Bird's beak)가 거의 발생하지 않는 STI 공정을 이용하는 것이 바람직하다.
STI 공정은 포토리소그래피(photolithography) 공정을 실시하여 반도체 기판(102)의 일부 영역, 즉 소자분리막(102)이 형성될 영역에 트렌치(미도시)를 형성한다. 그런 다음, 상기 트렌치를 HDP(High Density Plasam) 산화막을 매립하여 소자분리막(102)을 형성한다.
도 2를 참조하면, 반도체 기판(100) 상부에 포토레지스트(photoresist; 미도시)를 코팅(coating)한 후 포토 마스크(photo mask)를 이용한 노광 및 현상공정을 실시하여 포토레지스트 패턴(104; 이하, '웰 이온주입용 마스크'라 함)을 형성한다.
이어서, 웰 이온주입용 마스크(104)를 이용한 웰(well) 이온주입공정을 실시 하여 반도체 기판(100)의 활성영역에 P-웰 또는 N-웰 영역(미도시)을 형성한다. 이때, NMOSFET의 경우에는 보론(boron)이온을 주입하여 P-웰 영역을 형성하고, PMOSFET의 경우에는 인(Phosphorus) 또는 비소(Arsenic)를 이용하여 N-웰 영역을 형성한다.
도 3을 참조하면, 웰 이온주입용 마스크(104)는 일반적인 스트립(strip) 공정에 의해 제거된다. 이후, 전체 구조 상부에 산화막(미도시)과 실리콘-게르마늄 계열의 물질(미도시)을 증착한다. 이때, 실리콘-게르마늄 계열의 물질은 1000 내지 2500Å의 두께로 증착한다. 그런 다음, 상기 산화막과 실리콘-게르마늄 계열의 물질을 순차적으로 패터닝하여 게이트 산화막(106)과 게이트 전극(108)을 순차적으로 형성한다. 여기서, 게이트 전극(108)을 폴리실리콘 대신에 실리콘-게르마늄 계열의 물질로 형성하는 이유는 게이트 전극(108)의 도핑 효율을 증대시키고, 보론 침투를 방지할 수 있기 때문이다.
한편, 게이트 전극(108)은 불순물로 도핑된다. 예컨대, p형인 경우에는 보론으로 도핑된다. 게이트 전극(108)은 후속공정에서 이루어지는 고농도 이온주입공정(도 5참조)시 도핑되거나, 실리콘-게르마늄 계열의 물질을 증착한 후, 즉 게이트 전극(108)을 형성하기 위한 패터닝공정 전에 별도로 실시되는 도핑(doping)공정에 의해 도핑된다.
도 4를 참조하면, 도 2에서 설명한 방법으로 저농도 이온주입용 마스크(110)를 형성한다. 그런 다음, 저농도 이온주입용 마스크(110)를 이용한 저농도 이온주입공정과 틸트(tilt) 이온주입공정 또는 틸트 이온주입공정과 저농도 이온주입공정 을 순차적으로 실시하여 노출되는 웰 영역 상에 LDD(Lightly Doped Drain) 이온주입층(112; 이하, '제1 접합영역'이라 함)과 헤일로(halo) 이온주입층(114; 이하, '제2 접합영역'이라 함)을 형성한다.
일반적으로, 반도체 소자는 제1 및 제2 접합영역(112 및 114)의 깊이에 따라 단채널효과 등이 발생하여 특성이 열화되는데, 이 때문에 제1 및 제2 접합영역(112 및 114)은 비교적 얕게 형성하는 것이 바람직하다. 소오스 및 드레인 접합영역(도 4의 '124'참조) 간의 캐리어(carrier)의 흐름은 제1 접합영역(112)을 비교적 얕게 형성함으로써 제어가 가능하다. 즉, 고집적화에 따라 반도체 소자의 크기는 감소하나, 동작전압은 감소하지 않고 있다. 이에 따라, 소오스 및 드레인 접합영역(124) 간에 매우 높은 전기장(electric field)이 집중되어 소오스 및 드레인 접합영역(124) 간에 원치않는 핫캐리어(즉, Hot Carrier Effect; HCE)가 흐르게 된다. 이러한 핫캐리어의 흐름을 억제하기 위하여 제1 접합영역(112)은 얕게 형성한다. 또한, 제2 접합영역(114)은 제1 접합영역(112)의 깊이 감소에 따른 채널 길이의 감소에 의해 문턱전압이 낮아지는 단채널효과를 개선하고자 이온 타겟에 틸트를 주어 이온주입공정을 통해 형성한다.
도 5를 참조하면, 웰 이온주입용 마스크(110)는 일반적인 스트립 공정에 의해 제거된다. 이후, 게이트 산화막(106)과 게이트 전극(108)의 양측벽에 버퍼산화막(116)과 스페이서(118)를 순차적으로 형성한다. 여기서, 버퍼 산화막(116)은 도 3에서 설명한 게이트 전극(108)의 패터닝공정시 손상되는 양측벽을 보상하기 위하여 형성된다. 스페이서(118)는 질화막 또는 산화막(미도시)과 질화막의 적층 구조 로 형성될 수 있다.
이어서, 도 2에서 설명한 방법으로 고농도 이온주입용 마스크(120)를 형성한다. 그런 다음, 고농도 이온주입용 마스크(120)를 이용한 고농도 이온주입공정을 실시하여 스페이서(118)에 의해 덮혀지지 않고 노출되는 제1 접합영역(112)과 제2 접합영역(114)의 일부에 고농도 접합영역(122; 이하, '제3 접합영역'이라 함)을 형성한다. 한편, 고농도 이온주입공정후 제3 접합영역(122)에 주입된 이온을 확산시키기 위하여 급속 열처리 공정(Rapid Temperature Process; RTP)을 진행할 수도 있다. 이로써, 제1 내지 제3 접합영역(112, 114, 122)을 포함하는 소오스 및 드레인 접합영역(124)이 형성된다.
한편, 웰 이온주입용 마스크(120)는 일반적인 스트립 공정에 의해 제거된다. 이후, 전체 구조 상부 표면에 생성되거나, 잔존하는 산화막 또는 불순물을 제거하기 위하여 세정공정을 실시할 수도 있다. 이때, 세정공정은 HF 용액, 즉 HF:H2O의 혼합비가 1:99이고, 22.5℃ 내지 23.5℃의 온도에서 60 내지 180초 동안 실시하는 것이 바람직하다.
도 6을 참조하면, 전체 구조 상부에 대하여 마스크없이 실리콘 이온을 이용한 이온주입공정을 실시하여 소오스 및 드레인 접합영역(124) 및 게이트 전극(108)에 실리콘 이온을 주입시킨다. 이에 따라, 코발트 실리사이드층(도 8의 '130'참조)을 균일하게 형성하는 것이 가능하여, 그레인 사이즈(grain size)가 작고 균일한 실리사이드층을 형성할 수 있다. 따라서, 게이트 전극(108)의 폭(line width)이 작 아짐에 따라 발생하는 면저항의 증가를 최소화시킬 수 있다.
상기에서, 실리콘 이온을 주입하기 위한 이온주입공정은 1 내지 50KeV의 에너지로 5.0E14 내지 2.0E16atoms/cm2의 실리콘 이온을 주입하여 실시하되, 이온주입각은 0 내지 60°범위로 하고, 트위스트(twist)는 0 내지 360°범위로 하여 실시하는 것이 바람직하다.
도 7을 참조하면, 전체 구조 상부에 금속층, 예컨대 코발트층(126)을 증착한다. 코발트층(126)은 80 내지 150Å의 두께로 형성한다. 이후, 코발트층(126) 상부에 캡핑층(128; capping layer)을 증착할 수도 있다. 캡핑층(128)은 Ti막 또는 TiN막으로 증착하되, Ti막을 사용할 경우에는 80 내지 150Å의 두께로 증착하고, TiN막을 사용할 경우에는 200 내지 300Å의 두께로 증착한다. 또한, 캡핑층(128)은 코발트층(126)의 증착공정후 동일 챔버내에서 인-시튜(In-situ)로 증착하는 것이 바람직하다.
도 8을 참조하면, 전체 구조 상부에 RTP 방식으로 열처리공정(이하, '제1 열처리공정'이라 함)을 실시하여 코발트층(126)에 함유된 코발트와 게이트 전극(108), 소오스 및 드레인 접합영역(124)에 함유된 실리콘을 반응시켜 코발트 모노 실리사이드층(cobalt monosilicide layer; CoSi)(미도시)을 형성한다. 이때, 제1 열처리공정은 RTP 챔버 내의 온도를 200 내지 250℃로 유지한 상태에서 30 내지 50℃/sec의 승온 속도로 500 내지 550℃의 온도까지 상승시켜 100% N2 가스 분위기에서 30초 내지 60초 동안 급속 열처리로 실시한다.
이어서, 반도체 기판 상에 잔재하는 캡핑층(128) 및 미반응 물질을 제거하기 위하여 세정공정을 실시한다. 이때, 세정공정은 SC-1 용액(NH4OH:H2O2:H
2O의 혼합비가 0.2:1:10)을 이용하여 45℃ 내지 55℃의 온도에서 10 내지 15분 동안 실시한 후, SC-2 용액(HCl:H2O2:H2O의 혼합비가 1:1:5)을 이용하여 45℃ 내지 55℃의 온도에서 5 내지 10분 동안 실시한다.
이어서, 전체 구조 상부에 대하여 RTP 방식으로 열처리공정(이하, '제2 열처리공정'이라 함)을 실시하여 코발트 모노 실리사이드층을 낮은 비저항으로 상변이 시켜 최종 코발트 디실리사이드층(cobalt disilicide; CoSi2)(130)을 형성한다. 이때, 제2 열처리공정은 RTP 장비의 챔버 내의 온도를 200 내지 250℃로 유지한 상태에서 30 내지 50℃/sec의 승온 속도로 750 내지 800℃의 온도까지 상승시켜 100% N2 가스 분위기에서 20초 내지 40초 동안 실시한다.
상기에서 설명한 본 발명의 기술적 사상은 바람직한 실시예들에서 구체적으로 기술되었으나, 상기한 실시예들은 그 설명을 위한 것이며, 그 제한을 위한 것이 아님을 주의하여야 한다. 또한, 본 발명은 본 발명의 기술 분야의 통상의 전문가라면 본 발명의 기술적 사상의 범위 내에서 다양한 실시예가 가능함을 이해할 수 있을 것이다.
이상에서 설명한 바와 같이, 본 발명에서는 금속 실리사이드층을 형성하기 위한 금속층 증착공정 전에 게이트 전극, 소오스 및 드레인 접합영역에 실리콘 이온을 주입함으로써 그레인 사이즈가 작은 균일한 금속 실리사이드층을 형성할 수 있다.
또한, 본 발명에서는 게이트 전극을 실리콘-게르마늄 계열의 물질을 이용하여 형성함으로써 게이트 전극에 도핑된 보론의 외부 침투 및 폴리 결핍현상을 방지할 수 있다. 또한, 후속 열처리 공정시 실리사이드층이 열화되는 것을 방지할 수 있다.
또한, 본 발명에서는 균일한 금속 실리사이드층을 형성함으로써 소자의 단채널 마진의 증대에 의한 소자 성능의 증대를 이룰 수 있으며, 이에 따라, 소자의 수율을 향상시킬 수 있다.
Claims (7)
- (a) 반도체 기판 상부에 적어도 하나의 층이 실리콘-게르마늄 계열의 물질로 이루어진 게이트 전극을 형성하는 단계;(b) 상기 게이트 전극의 양측으로 노출되는 상기 반도체 기판에 소오스 및 드레인 접합영역을 형성하는 단계;(c) 1 내지 50KeV의 에너지로 5.0E14 내지 2.0E16atoms/cm2의 실리콘 이온을 상기 게이트 전극, 상기 소오스 및 드레인 접합영역의 일부에 주입하되, 이온 주입각은 0 내지 60°범위로 하고 트위스트는 0 내지 360°범위로 하여 상기 실리콘 이온을 주입하는 단계;(d) 전체 구조 상부에 금속층을 증착하는 단계; 및(e) 전체 구조 상부에 대하여 열처리공정을 실시하여 상기 금속층에 함유된 금속과 상기 게이트 전극, 상기 소오스 및 드레인 접합영역에 함유된 실리콘 이온을 반응시켜 금속 실리사이드층을 형성하는 단계를 포함하는 것을 특징으로 하는 반도체 소자의 제조방법.
- 삭제
- 제 1 항에 있어서,상기 금속층은 코발트인 것을 특징으로 하는 반도체 소자의 제조방법.
- 제 1 항에 있어서,상기 금속층 상부에 Ti막 또는 TiN막으로 캡핑층을 형성하는 단계를 더 포함하는 것을 특징으로 하는 반도체 소자의 제조방법.
- 제 1 항에 있어서,열처리공정은상기 금속층에 함유된 금속 이온과 상기 게이트 전극, 소오스 및 드레인 접합영역에 함유된 실리콘 이온을 반응시켜 금속 모노 실리사이드층을 형성하기 위한 제1 열처리공정; 및상기 금속 모노 실리사이드층을 금속 디실리사이드층으로 상변이 시켜 최종 금속 실리사이드층을 형성하기 위한 제2 열처리공정을 포함하는 것을 특징으로 하는 반도체 소자의 제조방법.
- 제 5 항에 있어서,상기 제1 열처리공정은, RTP 장비의 챔버 내의 온도를 200 내지 250℃로 유지한 상태에서 30 내지 50℃/sec의 승온 속도로 500 내지 550℃의 온도까지 상승시켜 100% N2 가스 분위기에서 30초 내지 60초 동안 급속 열처리로 실시하는 것을 특징으로 하는 반도체 소자의 제조방법.
- 제 5 항에 있어서,상기 제2 열처리공정은, RTP 장비의 챔버 내의 온도를 200 내지 250℃로 유지한 상태에서 30 내지 50℃/sec의 승온 속도로 750 내지 800℃의 온도까지 상승시켜 100% N2 가스 분위기에서 20초 내지 40초 동안 실시하는 것을 특징으로 하는 반도체 소자의 제조방법.
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