JPH10163129A - 半導体装置の製造方法 - Google Patents
半導体装置の製造方法Info
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- JPH10163129A JPH10163129A JP33517796A JP33517796A JPH10163129A JP H10163129 A JPH10163129 A JP H10163129A JP 33517796 A JP33517796 A JP 33517796A JP 33517796 A JP33517796 A JP 33517796A JP H10163129 A JPH10163129 A JP H10163129A
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Abstract
(57)【要約】
【課題】 半導体基板と金属層との化合物層を形成して
もスパイク状の欠陥が形成されにくくして、高速、低消
費電力及び微細な半導体装置を高い歩留りで製造する。 【解決手段】 Ｃｏ層１７の付着前にＳｉ基板１１にイ
オン注入を行うことによるＳｉ基板１１の非晶質化と、
Ｃｏ層１７の付着後にＳｉ基板１１にイオン注入を行う
ことによるＳｉ基板１１とＣｏ層１７との界面における
これらの混合との少なくとも何れかを、Ｓｉ基板１１の
温度が室温以下である状態で行う。このため、必要な臨
界ドーズ量が少なくてよく、結晶層１１ｂと非晶質層１
１ａとの界面が滑らかで、Ｓｉ基板１１とＣｏ層１７と
の反応がより均一に進む。
もスパイク状の欠陥が形成されにくくして、高速、低消
費電力及び微細な半導体装置を高い歩留りで製造する。 【解決手段】 Ｃｏ層１７の付着前にＳｉ基板１１にイ
オン注入を行うことによるＳｉ基板１１の非晶質化と、
Ｃｏ層１７の付着後にＳｉ基板１１にイオン注入を行う
ことによるＳｉ基板１１とＣｏ層１７との界面における
これらの混合との少なくとも何れかを、Ｓｉ基板１１の
温度が室温以下である状態で行う。このため、必要な臨
界ドーズ量が少なくてよく、結晶層１１ｂと非晶質層１
１ａとの界面が滑らかで、Ｓｉ基板１１とＣｏ層１７と
の反応がより均一に進む。
Description
【０００１】
【発明の属する技術分野】本願の発明は、半導体基板と
金属層とを反応させて半導体基板の拡散層上に化合物層
を形成する半導体装置の製造方法に関するものである。
金属層とを反応させて半導体基板の拡散層上に化合物層
を形成する半導体装置の製造方法に関するものである。
【０００２】
【従来の技術】半導体装置の高速化、低消費電力化及び
微細化を実現するためには、電界効果トランジスタのソ
ース／ドレイン等になっている拡散層を低抵抗化するこ
とが重要であり、そのための一つの方法として、ＴｉＳ
ｉ2 層を拡散層上に自己整合的に形成する技術が用いら
れてきた。しかし、ＴｉＳｉ2 層では、線幅が０．２μ
ｍ以下の拡散層上に形成すると抵抗が低減しないという
細線効果を生じ易い。
微細化を実現するためには、電界効果トランジスタのソ
ース／ドレイン等になっている拡散層を低抵抗化するこ
とが重要であり、そのための一つの方法として、ＴｉＳ
ｉ2 層を拡散層上に自己整合的に形成する技術が用いら
れてきた。しかし、ＴｉＳｉ2 層では、線幅が０．２μ
ｍ以下の拡散層上に形成すると抵抗が低減しないという
細線効果を生じ易い。
【０００３】このため、図６に示す様に、拡散層上にＣ
ｏＳｉ2 層を形成する技術が考えられている。この従来
例では、Ｓｉ基板１１の素子分離領域にＳｉＯ2 膜１２
を形成し、更にゲート酸化膜としてのＳｉＯ2 膜１３を
形成した後、多結晶Ｓｉ膜１４等でゲート電極を形成す
る。
ｏＳｉ2 層を形成する技術が考えられている。この従来
例では、Ｓｉ基板１１の素子分離領域にＳｉＯ2 膜１２
を形成し、更にゲート酸化膜としてのＳｉＯ2 膜１３を
形成した後、多結晶Ｓｉ膜１４等でゲート電極を形成す
る。
【０００４】その後、ＳｉＯ2 膜１５等から成る側壁ス
ペーサとＬＤＤ構造のソース／ドレインとしての拡散層
１６とを形成し、Ｓｉ基板１１上の全面にＣｏ層１７
（図７（ａ））を付着させた後、Ｓｉ基板１１や多結晶
Ｓｉ膜１４とＣｏ層１７とを反応させて、拡散層１６や
多結晶Ｓｉ膜１４上にのみＣｏＳｉ2 層１８を自己整合
的に形成する。この様なＣｏＳｉ2 層１８では、線幅の
細い拡散層１６上に形成しても、抵抗が低減しないとい
う細線効果を抑制することができる。
ペーサとＬＤＤ構造のソース／ドレインとしての拡散層
１６とを形成し、Ｓｉ基板１１上の全面にＣｏ層１７
（図７（ａ））を付着させた後、Ｓｉ基板１１や多結晶
Ｓｉ膜１４とＣｏ層１７とを反応させて、拡散層１６や
多結晶Ｓｉ膜１４上にのみＣｏＳｉ2 層１８を自己整合
的に形成する。この様なＣｏＳｉ2 層１８では、線幅の
細い拡散層１６上に形成しても、抵抗が低減しないとい
う細線効果を抑制することができる。
【０００５】ところが、拡散層１６上に単にＣｏＳｉ2
層１８を形成するだけでは、図６に示した様に、ＣｏＳ
ｉ2 層１８から拡散層１６の空乏層に達するスパイク状
の欠陥２１が形成され易く、この欠陥２１を介して拡散
層１６とＳｉ基板１１との間で接合リーク電流が流れ易
い。これは、Ｓｉ基板１１とＣｏ層１７との反応が不均
一に進んで、Ｓｉ基板１１に脆弱な部分が生じ、この脆
弱な部分からスパイク状の欠陥２１が形成されるためで
あると考えられる。
層１８を形成するだけでは、図６に示した様に、ＣｏＳ
ｉ2 層１８から拡散層１６の空乏層に達するスパイク状
の欠陥２１が形成され易く、この欠陥２１を介して拡散
層１６とＳｉ基板１１との間で接合リーク電流が流れ易
い。これは、Ｓｉ基板１１とＣｏ層１７との反応が不均
一に進んで、Ｓｉ基板１１に脆弱な部分が生じ、この脆
弱な部分からスパイク状の欠陥２１が形成されるためで
あると考えられる。
【０００６】そこで、Ｓｉ基板１１上にＣｏ層１７を付
着させる前にＳｉをイオン注入してＳｉ基板１１を非晶
質化させたり、Ｓｉ基板１１上にＣｏ層１７を付着させ
た後にＳｉをイオン注入してＳｉ基板１１とＣｏ層１７
との界面でこれらを混合させたりすることが考えられて
いる。
着させる前にＳｉをイオン注入してＳｉ基板１１を非晶
質化させたり、Ｓｉ基板１１上にＣｏ層１７を付着させ
た後にＳｉをイオン注入してＳｉ基板１１とＣｏ層１７
との界面でこれらを混合させたりすることが考えられて
いる。
【０００７】これらの処理を行うと、Ｓｉ基板１１を非
晶質化させる場合のみならずＳｉ基板１１とＣｏ層１７
とを混合させる場合でも、Ｓｉ基板１１に非晶質層１１
ａ（図７（ａ））を形成してＳｉ基板１１とＣｏ層１７
との反応を均一に進める効果がある。
晶質化させる場合のみならずＳｉ基板１１とＣｏ層１７
とを混合させる場合でも、Ｓｉ基板１１に非晶質層１１
ａ（図７（ａ））を形成してＳｉ基板１１とＣｏ層１７
との反応を均一に進める効果がある。
【０００８】
【発明が解決しようとする課題】しかし、従来は、Ｓｉ
基板１１の温度が５０〜１００℃程度の状態で上述の処
理を行っており、図７（ａ）に示す様に、Ｓｉ基板１１
の結晶層１１ｂと非晶質層１１ａとの界面が滑らかには
ならなかった。この結果、図７（ｂ）に示す様に、その
後に形成したＣｏＳｉ2 層１８に依然としてスパイク状
の欠陥２１が形成される可能性が高かった。従って、上
述の従来例では、高速、低消費電力及び微細な半導体装
置を高い歩留りで製造することが困難であった。
基板１１の温度が５０〜１００℃程度の状態で上述の処
理を行っており、図７（ａ）に示す様に、Ｓｉ基板１１
の結晶層１１ｂと非晶質層１１ａとの界面が滑らかには
ならなかった。この結果、図７（ｂ）に示す様に、その
後に形成したＣｏＳｉ2 層１８に依然としてスパイク状
の欠陥２１が形成される可能性が高かった。従って、上
述の従来例では、高速、低消費電力及び微細な半導体装
置を高い歩留りで製造することが困難であった。
【０００９】
【課題を解決するための手段】本願の発明による半導体
装置の製造方法は、半導体基板上に金属層を付着させ、
前記半導体基板と前記金属層とを反応させて前記半導体
基板の拡散層上に化合物層を形成する半導体装置の製造
方法において、前記付着前に前記半導体基板にイオン注
入を行うことによる前記半導体基板の非晶質化と、前記
付着後に前記半導体基板にイオン注入を行うことによる
前記半導体基板と前記金属層との界面におけるこれらの
混合との少なくとも何れかを、前記半導体基板の温度が
室温以下である状態で行うことを特徴としている。
装置の製造方法は、半導体基板上に金属層を付着させ、
前記半導体基板と前記金属層とを反応させて前記半導体
基板の拡散層上に化合物層を形成する半導体装置の製造
方法において、前記付着前に前記半導体基板にイオン注
入を行うことによる前記半導体基板の非晶質化と、前記
付着後に前記半導体基板にイオン注入を行うことによる
前記半導体基板と前記金属層との界面におけるこれらの
混合との少なくとも何れかを、前記半導体基板の温度が
室温以下である状態で行うことを特徴としている。
【００１０】本願の発明による半導体装置の製造方法
は、Ｓｉ、ＰまたはＡｌの何れかを前記イオン注入にお
けるイオン種として用い、前記温度を−３０℃以下にす
ることができる。
は、Ｓｉ、ＰまたはＡｌの何れかを前記イオン注入にお
けるイオン種として用い、前記温度を−３０℃以下にす
ることができる。
【００１１】本願の発明による半導体装置の製造方法
は、Ｇｅ、ＡｓまたはＧａの何れかを前記イオン注入に
おけるイオン種として用い、前記温度を０℃以下にする
ことができる。
は、Ｇｅ、ＡｓまたはＧａの何れかを前記イオン注入に
おけるイオン種として用い、前記温度を０℃以下にする
ことができる。
【００１２】本願の発明による半導体装置の製造方法
は、Ｓｎ、ＳｂまたはＩｎの何れかを前記イオン注入に
おけるイオン種として用い、前記温度を２０℃以下にす
ることができる。
は、Ｓｎ、ＳｂまたはＩｎの何れかを前記イオン注入に
おけるイオン種として用い、前記温度を２０℃以下にす
ることができる。
【００１３】本願の発明による半導体装置の製造方法で
は、半導体基板にイオン注入を行うことによって、半導
体基板の非晶質化と、半導体基板と金属層との界面にお
けるこれらの混合との少なくとも何れかを行っている
が、半導体基板を非晶質化させる場合のみならず半導体
基板と金属層とを混合させる場合でも、半導体基板に非
晶質層を形成して半導体基板と金属層との反応を均一に
進める効果がある。
は、半導体基板にイオン注入を行うことによって、半導
体基板の非晶質化と、半導体基板と金属層との界面にお
けるこれらの混合との少なくとも何れかを行っている
が、半導体基板を非晶質化させる場合のみならず半導体
基板と金属層とを混合させる場合でも、半導体基板に非
晶質層を形成して半導体基板と金属層との反応を均一に
進める効果がある。
【００１４】しかも、半導体基板の温度が室温（２５℃
程度）以下である状態でイオン注入を行っているので、
半導体基板に非晶質層を形成するために必要な臨界ドー
ズ量が少なくてよく、半導体基板の結晶層と非晶質層と
の界面における遷移領域の幅が狭くてこの界面が滑らか
である。このため、半導体基板と金属層との反応がより
均一に進んで、化合物層の形成に伴って半導体基板の非
晶質層を再結晶化させたときに形成される転位ループの
大きさ及び密度が小さい。
程度）以下である状態でイオン注入を行っているので、
半導体基板に非晶質層を形成するために必要な臨界ドー
ズ量が少なくてよく、半導体基板の結晶層と非晶質層と
の界面における遷移領域の幅が狭くてこの界面が滑らか
である。このため、半導体基板と金属層との反応がより
均一に進んで、化合物層の形成に伴って半導体基板の非
晶質層を再結晶化させたときに形成される転位ループの
大きさ及び密度が小さい。
【００１５】また、イオン注入に際して質量の大きいイ
オン種を用いれば、半導体基板を非晶質化するために必
要な臨界ドーズ量が更に少なくてよく、半導体基板と金
属層との反応が更に均一に進んで、化合物層の形成に伴
って半導体基板の非晶質層を再結晶化させたときに形成
される転位ループの大きさ及び密度が更に小さい。
オン種を用いれば、半導体基板を非晶質化するために必
要な臨界ドーズ量が更に少なくてよく、半導体基板と金
属層との反応が更に均一に進んで、化合物層の形成に伴
って半導体基板の非晶質層を再結晶化させたときに形成
される転位ループの大きさ及び密度が更に小さい。
【００１６】
【発明の実施の形態】以下、本願の発明の実施形態を説
明するが、実施形態の説明に先立って、本願の発明の原
理を、図４、５を参照しながらまず説明する。図４は、
イオン注入によって連続的な非晶質層をＳｉ基板に形成
するために必要な臨界ドーズ量と、そのときのＳｉ基板
の温度との関係を各種のイオン種について示している。
なお、図示されてはいないが、ＡｓはＰとＳｂとの間に
プロットされる。
明するが、実施形態の説明に先立って、本願の発明の原
理を、図４、５を参照しながらまず説明する。図４は、
イオン注入によって連続的な非晶質層をＳｉ基板に形成
するために必要な臨界ドーズ量と、そのときのＳｉ基板
の温度との関係を各種のイオン種について示している。
なお、図示されてはいないが、ＡｓはＰとＳｂとの間に
プロットされる。
【００１７】この図４から、イオン注入時のＳｉ基板の
温度が低いほど、また、注入するイオン種の質量が大き
いほど、連続的な非晶質層をＳｉ基板に形成するために
必要な臨界ドーズ量が少なくてよいことが分かる。
温度が低いほど、また、注入するイオン種の質量が大き
いほど、連続的な非晶質層をＳｉ基板に形成するために
必要な臨界ドーズ量が少なくてよいことが分かる。
【００１８】一方、図５は、半導体基板にイオン注入を
行う際のこの半導体基板の温度及びイオン種の質量と、
熱処理後の半導体基板中における転位ループ２２の大き
さ及び密度との関係を示している。半導体基板の温度は
室温またはそれよりも高温の場合と室温よりも低温の場
合との２つの場合に設定されており、イオン種の質量も
相対的に小さい場合と相対的に大きい場合とに設定され
ている。
行う際のこの半導体基板の温度及びイオン種の質量と、
熱処理後の半導体基板中における転位ループ２２の大き
さ及び密度との関係を示している。半導体基板の温度は
室温またはそれよりも高温の場合と室温よりも低温の場
合との２つの場合に設定されており、イオン種の質量も
相対的に小さい場合と相対的に大きい場合とに設定され
ている。
【００１９】図５（ａ）（ｂ）に示す様にイオン注入濃
度のプロファイルが同じでも、半導体基板が低温で且つ
イオン種の質量が大きい場合は、図５（ｃ）と図５
（ｄ）との比較から明らかな様にイオン注入時に発生す
る変位原子や空孔の拡散が抑制されて結晶層と非晶質層
との界面における遷移領域が狭く、また、イオン注入時
の熱による再結晶化も抑制される。
度のプロファイルが同じでも、半導体基板が低温で且つ
イオン種の質量が大きい場合は、図５（ｃ）と図５
（ｄ）との比較から明らかな様にイオン注入時に発生す
る変位原子や空孔の拡散が抑制されて結晶層と非晶質層
との界面における遷移領域が狭く、また、イオン注入時
の熱による再結晶化も抑制される。
【００２０】このため、非晶質層を再結晶化させるため
の熱処理後でも、半導体基板が低温で且つイオン種の質
量が大きい場合は、図５（ｅ）と図５（ｆ）との比較か
ら明らかな様に転位ループ２２の大きさ及び数が抑制さ
れている。
の熱処理後でも、半導体基板が低温で且つイオン種の質
量が大きい場合は、図５（ｅ）と図５（ｆ）との比較か
ら明らかな様に転位ループ２２の大きさ及び数が抑制さ
れている。
【００２１】図２が、第１実施形態を示している。この
第１実施形態では、図２（ａ）に示す様に、Ｓｉ基板１
１の素子分離領域にＳｉＯ2 膜１２を形成した後、必要
な部分をレジスト（図示せず）でマスクし、ウェル（図
示せず）を形成するためのイオン注入及び閾値電圧を調
整するためのイオン注入を行う。そして、ゲート酸化膜
としてのＳｉＯ2 膜１３を形成した後、多結晶Ｓｉ膜１
４等でゲート電極を形成する。
第１実施形態では、図２（ａ）に示す様に、Ｓｉ基板１
１の素子分離領域にＳｉＯ2 膜１２を形成した後、必要
な部分をレジスト（図示せず）でマスクし、ウェル（図
示せず）を形成するためのイオン注入及び閾値電圧を調
整するためのイオン注入を行う。そして、ゲート酸化膜
としてのＳｉＯ2 膜１３を形成した後、多結晶Ｓｉ膜１
４等でゲート電極を形成する。
【００２２】そして、多結晶Ｓｉ膜１４及びＳｉＯ2 膜
１２をマスクにしてＳｉ基板１１に低濃度のイオン注入
を行い、ＳｉＯ2 膜１５等から成る側壁スペーサを形成
した後、再び多結晶Ｓｉ膜１４及びＳｉＯ2 膜１２、１
５をマスクにしてＳｉ基板１１に高濃度のイオン注入を
行う。そして、活性化のための熱処理を行って、ＬＤＤ
構造のソース／ドレインとしての拡散層１６を形成す
る。
１２をマスクにしてＳｉ基板１１に低濃度のイオン注入
を行い、ＳｉＯ2 膜１５等から成る側壁スペーサを形成
した後、再び多結晶Ｓｉ膜１４及びＳｉＯ2 膜１２、１
５をマスクにしてＳｉ基板１１に高濃度のイオン注入を
行う。そして、活性化のための熱処理を行って、ＬＤＤ
構造のソース／ドレインとしての拡散層１６を形成す
る。
【００２３】次に、図２（ｂ）に示す様に、Ｓｉ基板１
１を非晶質化させるためのイオン注入を行う。イオン種
２３としてＳｉ、ＰまたはＡｌの何れかを用いる場合
は、Ｓｉ基板１１の温度が−３０℃以下の状態で、５〜
５０ｋｅＶ程度の加速エネルギー及び３×１０14イオン
／ｃｍ2 程度以上のドーズ量でイオン注入を行う。
１を非晶質化させるためのイオン注入を行う。イオン種
２３としてＳｉ、ＰまたはＡｌの何れかを用いる場合
は、Ｓｉ基板１１の温度が−３０℃以下の状態で、５〜
５０ｋｅＶ程度の加速エネルギー及び３×１０14イオン
／ｃｍ2 程度以上のドーズ量でイオン注入を行う。
【００２４】また、イオン種２３としてＧｅ、Ａｓまた
はＧａの何れかを用いる場合は、Ｓｉ基板１１の温度が
０℃以下の状態で、１０〜１００ｋｅＶ程度の加速エネ
ルギー及び１×１０14イオン／ｃｍ2 程度以上のドーズ
量でイオン注入を行う。更に、イオン種２３としてＳ
ｎ、ＳｂまたはＩｎの何れかを用いる場合は、Ｓｉ基板
１１の温度が２０℃以下の状態で、１５〜１５０ｋｅＶ
程度の加速エネルギー及び５×１０13イオン／ｃｍ2 程
度以上のドーズ量でイオン注入を行う。
はＧａの何れかを用いる場合は、Ｓｉ基板１１の温度が
０℃以下の状態で、１０〜１００ｋｅＶ程度の加速エネ
ルギー及び１×１０14イオン／ｃｍ2 程度以上のドーズ
量でイオン注入を行う。更に、イオン種２３としてＳ
ｎ、ＳｂまたはＩｎの何れかを用いる場合は、Ｓｉ基板
１１の温度が２０℃以下の状態で、１５〜１５０ｋｅＶ
程度の加速エネルギー及び５×１０13イオン／ｃｍ2 程
度以上のドーズ量でイオン注入を行う。
【００２５】次に、図２（ｃ）に示す様に、１０〜５０
ｎｍ程度の厚さのＣｏ層１７をＳｉ基板１１上の全面に
堆積させる。そして、窒素または水素を含有する雰囲気
中で４５０〜７００℃、１０〜１００秒程度の熱処理を
行って、図２（ｄ）に示す様に、Ｓｉ基板１１及び多結
晶Ｓｉ膜１４とＣｏ層１７とを反応させて、拡散層１６
及び多結晶Ｓｉ膜１４上にのみＣｏＳｉ2 層１８を自己
整合的に形成する。
ｎｍ程度の厚さのＣｏ層１７をＳｉ基板１１上の全面に
堆積させる。そして、窒素または水素を含有する雰囲気
中で４５０〜７００℃、１０〜１００秒程度の熱処理を
行って、図２（ｄ）に示す様に、Ｓｉ基板１１及び多結
晶Ｓｉ膜１４とＣｏ層１７とを反応させて、拡散層１６
及び多結晶Ｓｉ膜１４上にのみＣｏＳｉ2 層１８を自己
整合的に形成する。
【００２６】次に、図２（ｅ）に示す様に、ＳｉＯ2 膜
１２、１５上に未反応のままで残っているＣｏ層１７を
除去した後、窒素雰囲気中で６００〜８００℃、１０〜
１００秒程度の熱処理を行って、ＣｏＳｉ2 層１８を高
抵抗層から低抵抗層へ相転位させる。そして、図２
（ｆ）に示す様に、層間絶縁膜２４やコンタクト孔２５
や上層の配線２６等を形成して、この半導体装置を完成
させる。
１２、１５上に未反応のままで残っているＣｏ層１７を
除去した後、窒素雰囲気中で６００〜８００℃、１０〜
１００秒程度の熱処理を行って、ＣｏＳｉ2 層１８を高
抵抗層から低抵抗層へ相転位させる。そして、図２
（ｆ）に示す様に、層間絶縁膜２４やコンタクト孔２５
や上層の配線２６等を形成して、この半導体装置を完成
させる。
【００２７】図３が、第２実施形態を示している。この
第２実施形態では、図３（ｂ）（ｃ）と図２（ｂ）
（ｃ）との比較からも明らかな様に、イオン種２３のイ
オン注入とＣｏ層１７の堆積との順序を入れ替えて、イ
オン種２３のイオン注入によってＳｉ基板１１とＣｏ層
１７との界面でこれらを混合させることを除いて、図２
に示した第１実施形態と実質的に同様の工程を実行す
る。
第２実施形態では、図３（ｂ）（ｃ）と図２（ｂ）
（ｃ）との比較からも明らかな様に、イオン種２３のイ
オン注入とＣｏ層１７の堆積との順序を入れ替えて、イ
オン種２３のイオン注入によってＳｉ基板１１とＣｏ層
１７との界面でこれらを混合させることを除いて、図２
に示した第１実施形態と実質的に同様の工程を実行す
る。
【００２８】以上の様な第１及び第２実施形態では、イ
オン種２３のドーズ量が少なくてよいので、図１（ａ）
に示す様に、Ｓｉ基板１１の結晶層１１ｂと非晶質層１
１ａとの界面が滑らかである。このため、Ｓｉ基板１１
とＣｏ層１７との反応がより均一に進んで、図５（ｆ）
に示した様に、ＣｏＳｉ2 層１８の形成に伴って非晶質
層１１ａを再結晶化させたときに形成される転位ループ
２２の大きさ及び密度が抑制されている。
オン種２３のドーズ量が少なくてよいので、図１（ａ）
に示す様に、Ｓｉ基板１１の結晶層１１ｂと非晶質層１
１ａとの界面が滑らかである。このため、Ｓｉ基板１１
とＣｏ層１７との反応がより均一に進んで、図５（ｆ）
に示した様に、ＣｏＳｉ2 層１８の形成に伴って非晶質
層１１ａを再結晶化させたときに形成される転位ループ
２２の大きさ及び密度が抑制されている。
【００２９】この結果、図１（ｂ）に示す様に、ＣｏＳ
ｉ2 層１８にスパイク状の欠陥２１が形成されにくくて
接合リーク電流の発生を抑制することができ、従って、
以上の第１及び第２実施形態では、高速、低消費電力及
び微細な半導体装置を高い歩留りで製造することができ
る。
ｉ2 層１８にスパイク状の欠陥２１が形成されにくくて
接合リーク電流の発生を抑制することができ、従って、
以上の第１及び第２実施形態では、高速、低消費電力及
び微細な半導体装置を高い歩留りで製造することができ
る。
【００３０】なお、上述の第１及び第２実施形態では、
拡散層１６上のみならず多結晶Ｓｉ膜１４上にもＣｏＳ
ｉ2 層１８を形成しているが、多結晶Ｓｉ膜１４上にオ
フセット用のＳｉＯ2 膜等を形成することによって、拡
散層１６上にのみＣｏＳｉ2層１８を形成する様にして
もよい。
拡散層１６上のみならず多結晶Ｓｉ膜１４上にもＣｏＳ
ｉ2 層１８を形成しているが、多結晶Ｓｉ膜１４上にオ
フセット用のＳｉＯ2 膜等を形成することによって、拡
散層１６上にのみＣｏＳｉ2層１８を形成する様にして
もよい。
【００３１】また、上述の第１及び第２実施形態では、
Ｃｏ層１７を堆積させる前のイオン種２３のイオン注入
か、Ｃｏ層１７を堆積させた後のイオン種２３のイオン
注入かの一方しか行っていないが、これらの両方を行っ
てもよい。
Ｃｏ層１７を堆積させる前のイオン種２３のイオン注入
か、Ｃｏ層１７を堆積させた後のイオン種２３のイオン
注入かの一方しか行っていないが、これらの両方を行っ
てもよい。
【００３２】更に、上述の第１及び第２実施形態では、
拡散層１６上にＣｏＳｉ2 層１８を形成しているが、Ｃ
ｏＳｉ2 層以外でスパイク状の欠陥が形成され易い高融
点金属の化合物層を形成する場合や、高融点金属以外の
金属の化合物層を形成する場合にも、本願の発明を適用
することができる。
拡散層１６上にＣｏＳｉ2 層１８を形成しているが、Ｃ
ｏＳｉ2 層以外でスパイク状の欠陥が形成され易い高融
点金属の化合物層を形成する場合や、高融点金属以外の
金属の化合物層を形成する場合にも、本願の発明を適用
することができる。
【００３３】
【発明の効果】本願の発明による半導体装置の製造方法
では、化合物層の形成に伴って半導体基板の非晶質層を
再結晶化させたときに形成される転位ループの大きさ及
び密度が小さいので、拡散層の空乏層に達するスパイク
状の欠陥が半導体基板に形成されにくくて接合リーク電
流の発生を抑制することができ、高速、低消費電力及び
微細な半導体装置を高い歩留りで製造することができ
る。
では、化合物層の形成に伴って半導体基板の非晶質層を
再結晶化させたときに形成される転位ループの大きさ及
び密度が小さいので、拡散層の空乏層に達するスパイク
状の欠陥が半導体基板に形成されにくくて接合リーク電
流の発生を抑制することができ、高速、低消費電力及び
微細な半導体装置を高い歩留りで製造することができ
る。
【００３４】また、イオン注入に際して質量の大きいイ
オン種を用いれば、化合物層の形成に伴って半導体基板
の非晶質層を再結晶化させたときに形成される転位ルー
プの大きさ及び密度が更に小さいので、拡散層の空乏層
に達するスパイク状の欠陥が半導体基板に更に形成され
にくくて接合リーク電流の発生を更に抑制することがで
き、高速、低消費電力及び微細な半導体装置を更に高い
歩留りで製造することができる。
オン種を用いれば、化合物層の形成に伴って半導体基板
の非晶質層を再結晶化させたときに形成される転位ルー
プの大きさ及び密度が更に小さいので、拡散層の空乏層
に達するスパイク状の欠陥が半導体基板に更に形成され
にくくて接合リーク電流の発生を更に抑制することがで
き、高速、低消費電力及び微細な半導体装置を更に高い
歩留りで製造することができる。
【図１】本願の発明の第１及び第２実施形態の途中の状
態を拡大して順次に示す側断面図である。
態を拡大して順次に示す側断面図である。
【図２】第１実施形態を順次に示す側断面図である。
【図３】第２実施形態を順次に示す側断面図である。
【図４】イオン注入によって連続的な非晶質層をＳｉ基
板に形成するために必要な臨界ドーズ量とそのときのＳ
ｉ基板の温度との関係を各種のイオン種について示すグ
ラフである。
板に形成するために必要な臨界ドーズ量とそのときのＳ
ｉ基板の温度との関係を各種のイオン種について示すグ
ラフである。
【図５】半導体基板にイオン注入を行う際のこの半導体
基板の温度及びイオン種の質量と熱処理後の半導体基板
中における転位ループの大きさ及び密度との関係を示す
グラフである。
基板の温度及びイオン種の質量と熱処理後の半導体基板
中における転位ループの大きさ及び密度との関係を示す
グラフである。
【図６】本願の発明の一従来例で製造した半導体装置の
側断面図である。
側断面図である。
【図７】一従来例の途中の状態を拡大して順次に示す側
断面図である。
断面図である。
１１ Ｓｉ基板（半導体基板） １１ａ 非晶質層
１１ｂ 結晶層 １６ 拡散層 １７ Ｃｏ層（金属
層） １８ ＣｏＳｉ2 層（化合物層） ２３ イオン種
１１ｂ 結晶層 １６ 拡散層 １７ Ｃｏ層（金属
層） １８ ＣｏＳｉ2 層（化合物層） ２３ イオン種
Claims (4)
- 【請求項１】 半導体基板上に金属層を付着させ、前記
半導体基板と前記金属層とを反応させて前記半導体基板
の拡散層上に化合物層を形成する半導体装置の製造方法
において、 前記付着前に前記半導体基板にイオン注入を行うことに
よる前記半導体基板の非晶質化と、前記付着後に前記半
導体基板にイオン注入を行うことによる前記半導体基板
と前記金属層との界面におけるこれらの混合との少なく
とも何れかを、前記半導体基板の温度が室温以下である
状態で行うことを特徴とする半導体装置の製造方法。 - 【請求項２】 Ｓｉ、ＰまたはＡｌの何れかを前記イオ
ン注入におけるイオン種として用い、前記温度を−３０
℃以下にすることを特徴とする請求項１記載の半導体装
置の製造方法。 - 【請求項３】 Ｇｅ、ＡｓまたはＧａの何れかを前記イ
オン注入におけるイオン種として用い、前記温度を０℃
以下にすることを特徴とする請求項１記載の半導体装置
の製造方法。 - 【請求項４】 Ｓｎ、ＳｂまたはＩｎの何れかを前記イ
オン注入におけるイオン種として用い、前記温度を２０
℃以下にすることを特徴とする請求項１記載の半導体装
置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP33517796A JPH10163129A (ja) | 1996-11-29 | 1996-11-29 | 半導体装置の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP33517796A JPH10163129A (ja) | 1996-11-29 | 1996-11-29 | 半導体装置の製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH10163129A true JPH10163129A (ja) | 1998-06-19 |
Family
ID=18285625
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP33517796A Pending JPH10163129A (ja) | 1996-11-29 | 1996-11-29 | 半導体装置の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH10163129A (ja) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR20010066622A (ko) * | 1999-12-31 | 2001-07-11 | 황인길 | 코발트 스퍼터링에 의한 살리사이드 형성 방법 |
| KR100903279B1 (ko) * | 2002-10-29 | 2009-06-17 | 매그나칩 반도체 유한회사 | 반도체 소자의 제조 방법 |
| JP2012507871A (ja) * | 2008-10-31 | 2012-03-29 | バリアン・セミコンダクター・エクイップメント・アソシエイツ・インコーポレイテッド | 暗電流の改善および画像センサおよび光起電接合の欠陥の低減 |
-
1996
- 1996-11-29 JP JP33517796A patent/JPH10163129A/ja active Pending
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR20010066622A (ko) * | 1999-12-31 | 2001-07-11 | 황인길 | 코발트 스퍼터링에 의한 살리사이드 형성 방법 |
| KR100903279B1 (ko) * | 2002-10-29 | 2009-06-17 | 매그나칩 반도체 유한회사 | 반도체 소자의 제조 방법 |
| JP2012507871A (ja) * | 2008-10-31 | 2012-03-29 | バリアン・セミコンダクター・エクイップメント・アソシエイツ・インコーポレイテッド | 暗電流の改善および画像センサおよび光起電接合の欠陥の低減 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A977 | Report on retrieval |
Free format text: JAPANESE INTERMEDIATE CODE: A971007 Effective date: 20040909 |
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| A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20040914 |
|
| A521 | Written amendment |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20041013 |
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| A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20041108 |
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| A521 | Written amendment |
Effective date: 20041207 Free format text: JAPANESE INTERMEDIATE CODE: A523 |
|
| A02 | Decision of refusal |
Effective date: 20050106 Free format text: JAPANESE INTERMEDIATE CODE: A02 |
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| A521 | Written amendment |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20050120 |
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