JP2002176172A - Ｍｏｓトランジスタの製造方法 - Google Patents
Ｍｏｓトランジスタの製造方法Info
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Abstract
(57)【要約】
【課題】 プリドーピングプロセスが設けられたＭＯＳ
トランジスタの製造方法において、ゲート電極中の不純
物の濃度分布を均一にし、ゲート電極の空乏化を防止す
ると共にゲート電極の形状のばらつきを抑制し、性能が
高く特性が安定したＭＯＳトランジスタの製造方法を提
供する。 【解決手段】 半導体基板１上に厚さ２ｎｍのゲート絶
縁膜４を形成し、その上にＣＶＤ法により多結晶シリコ
ン膜５を形成する。次に、窒素雰囲気中において８００
乃至１０００℃、１乃至１０秒のＲＴＡ処理を施し、多
結晶シリコン膜５の非晶質相を消滅させて結晶構造が安
定化した多結晶シリコン膜１５を形成する。次に、多結
晶シリコン膜１５に対するプリドーピングを行った後、
多結晶シリコン膜１５を高選択エッチングしてゲート電
極２１にパターニングし、熱ＣＶＤ法により７００乃至
８００℃の温度でサイドウォール８を形成し、その後ソ
ース９及びドレイン１０を形成する。
トランジスタの製造方法において、ゲート電極中の不純
物の濃度分布を均一にし、ゲート電極の空乏化を防止す
ると共にゲート電極の形状のばらつきを抑制し、性能が
高く特性が安定したＭＯＳトランジスタの製造方法を提
供する。 【解決手段】 半導体基板１上に厚さ２ｎｍのゲート絶
縁膜４を形成し、その上にＣＶＤ法により多結晶シリコ
ン膜５を形成する。次に、窒素雰囲気中において８００
乃至１０００℃、１乃至１０秒のＲＴＡ処理を施し、多
結晶シリコン膜５の非晶質相を消滅させて結晶構造が安
定化した多結晶シリコン膜１５を形成する。次に、多結
晶シリコン膜１５に対するプリドーピングを行った後、
多結晶シリコン膜１５を高選択エッチングしてゲート電
極２１にパターニングし、熱ＣＶＤ法により７００乃至
８００℃の温度でサイドウォール８を形成し、その後ソ
ース９及びドレイン１０を形成する。
Description
【０００１】
【発明の属する技術分野】本発明はプリドーピングプロ
セスを有するＭＯＳトランジスタの製造方法に関し、特
に、ゲート電極の形状及び電気的特性のばらつきの低減
を図ったＭＯＳトランジスタの製造方法に関する。
セスを有するＭＯＳトランジスタの製造方法に関し、特
に、ゲート電極の形状及び電気的特性のばらつきの低減
を図ったＭＯＳトランジスタの製造方法に関する。
【０００２】
【従来の技術】近時、ＭＯＳトランジスタの高性能化の
要求に伴い、ＭＯＳトランジスタのゲート寸法及びゲー
ト絶縁膜の膜厚等の微細化が進んでいる。特に、高性能
化のためにゲート絶縁膜は薄膜化される傾向にある。例
えば、ゲート長さが０．１μｍのＭＯＳトランジスタに
おいては、ゲート絶縁膜は窒素を含む酸化シリコン膜に
より構成され、その膜厚は２ｎｍ程度まで薄膜化されて
いる。これは、トランジスタの性能はオン状態での電
流、即ちオン電流によって決まり、小さいゲート電圧で
大きなオン電流が得られるほどトランジスタは高性能に
なるが、オン電流量はゲート絶縁膜とチャネル領域との
間に形成される反転層の電荷量に依存し、反転層の電荷
量はゲート絶縁膜の膜厚に依存し、ゲート絶縁膜の膜厚
が薄いほど反転層の電荷量が増加し、オン電流が増大す
るためである。
要求に伴い、ＭＯＳトランジスタのゲート寸法及びゲー
ト絶縁膜の膜厚等の微細化が進んでいる。特に、高性能
化のためにゲート絶縁膜は薄膜化される傾向にある。例
えば、ゲート長さが０．１μｍのＭＯＳトランジスタに
おいては、ゲート絶縁膜は窒素を含む酸化シリコン膜に
より構成され、その膜厚は２ｎｍ程度まで薄膜化されて
いる。これは、トランジスタの性能はオン状態での電
流、即ちオン電流によって決まり、小さいゲート電圧で
大きなオン電流が得られるほどトランジスタは高性能に
なるが、オン電流量はゲート絶縁膜とチャネル領域との
間に形成される反転層の電荷量に依存し、反転層の電荷
量はゲート絶縁膜の膜厚に依存し、ゲート絶縁膜の膜厚
が薄いほど反転層の電荷量が増加し、オン電流が増大す
るためである。
【０００３】また、一般に前述のような微細化されたＭ
ＯＳトランジスタのゲート電極は、不純物がドーピング
された多結晶シリコンにより構成されている。不純物を
多くドーピングすることによって、半導体であるシリコ
ンを電気的に金属のように振る舞わせることが可能にな
る。しかし、実際には、シリコンが多結晶であるため
に、結晶粒内及びゲート絶縁膜と多結晶シリコンとの界
面等には不純物が行き渡らず、不純物が行き渡らない部
分は金属のように振る舞わず、半導体のように振る舞っ
てしまう。
ＯＳトランジスタのゲート電極は、不純物がドーピング
された多結晶シリコンにより構成されている。不純物を
多くドーピングすることによって、半導体であるシリコ
ンを電気的に金属のように振る舞わせることが可能にな
る。しかし、実際には、シリコンが多結晶であるため
に、結晶粒内及びゲート絶縁膜と多結晶シリコンとの界
面等には不純物が行き渡らず、不純物が行き渡らない部
分は金属のように振る舞わず、半導体のように振る舞っ
てしまう。
【０００４】このような不純物の不均一分布を防止する
ためには、ゲート電極である多結晶シリコンに多量の不
純物をドーピングする必要がある。ＭＯＳトランジスタ
の製造工程においては、製造工程を簡略化するために、
ゲート電極への不純物のドーピングは、ゲート電極の加
工後に行われるソース・ドレイン拡散層の形成時に同時
に行われている。しかしながら、微細なＭＯＳトランジ
スタを含む集積回路を形成するためには、ソース・ドレ
イン拡散層を浅くする必要があり、これは十分な不純物
をゲート電極内にドーピングすることと相反する。そこ
で、ゲート電極の材料となる多結晶シリコン膜を形成し
た後で、且つ、この多結晶シリコン膜をゲート電極にパ
ターニングする前に、不純物をドーピングするプロセ
ス、即ちプリドーピングプロセスを設けたＭＯＳトラン
ジスタの製造方法が提案されている。
ためには、ゲート電極である多結晶シリコンに多量の不
純物をドーピングする必要がある。ＭＯＳトランジスタ
の製造工程においては、製造工程を簡略化するために、
ゲート電極への不純物のドーピングは、ゲート電極の加
工後に行われるソース・ドレイン拡散層の形成時に同時
に行われている。しかしながら、微細なＭＯＳトランジ
スタを含む集積回路を形成するためには、ソース・ドレ
イン拡散層を浅くする必要があり、これは十分な不純物
をゲート電極内にドーピングすることと相反する。そこ
で、ゲート電極の材料となる多結晶シリコン膜を形成し
た後で、且つ、この多結晶シリコン膜をゲート電極にパ
ターニングする前に、不純物をドーピングするプロセ
ス、即ちプリドーピングプロセスを設けたＭＯＳトラン
ジスタの製造方法が提案されている。
【０００５】図５（ａ）乃至（ｃ）及び図６（ａ）乃至
（ｃ）は、従来のプリドーピングプロセスを有するＭＯ
Ｓトランジスタの製造方法を工程順に示す断面図であ
る。図５（ａ）乃至（ｃ）及び図６（ａ）乃至（ｃ）に
おいては、ｎ型ＭＯＳトランジスタの製造方法を例にと
って示しているが、ｐ型ＭＯＳトランジスタの製造方法
もほぼ同様である。
（ｃ）は、従来のプリドーピングプロセスを有するＭＯ
Ｓトランジスタの製造方法を工程順に示す断面図であ
る。図５（ａ）乃至（ｃ）及び図６（ａ）乃至（ｃ）に
おいては、ｎ型ＭＯＳトランジスタの製造方法を例にと
って示しているが、ｐ型ＭＯＳトランジスタの製造方法
もほぼ同様である。
【０００６】先ず、図５（ａ）に示すように、半導体基
板１の表層に酸化膜からなる素子分離膜２をシャロート
レンチアイソレーション法により形成する。次に、半導
体基板１における素子分離膜２の間の部分に不純物をド
ーピングしてチャネル層３を形成する。このときドーピ
ングする不純物の種類及び量は、しきい値電圧の設計値
が得られるように調整する。例えばｎＭＯＳトランジス
タの場合はボロンを加速エネルギー３００ｋｅＶ及び注
入ドーズ量１×１０13ｃｍ-2の条件でイオン注入した
後、加速エネルギー３０ｋｅＶ及び注入ドーズ量７×１
０12ｃｍ-2の条件でイオン注入する。
板１の表層に酸化膜からなる素子分離膜２をシャロート
レンチアイソレーション法により形成する。次に、半導
体基板１における素子分離膜２の間の部分に不純物をド
ーピングしてチャネル層３を形成する。このときドーピ
ングする不純物の種類及び量は、しきい値電圧の設計値
が得られるように調整する。例えばｎＭＯＳトランジス
タの場合はボロンを加速エネルギー３００ｋｅＶ及び注
入ドーズ量１×１０13ｃｍ-2の条件でイオン注入した
後、加速エネルギー３０ｋｅＶ及び注入ドーズ量７×１
０12ｃｍ-2の条件でイオン注入する。
【０００７】次に、図５（ｂ）に示すように、チャネル
層３上にゲート絶縁膜４を形成する。ゲート絶縁膜４は
窒素を含有する酸化シリコン膜により構成し、窒素の含
有率は２乃至５質量％とする。ゲート絶縁膜４の形成
は、ランプアニール装置によるＲＴＯ（Rapid Thermal
Oxidation：急峻熱酸化）処理により行う。具体的に
は、ＮＯガス雰囲気又は酸素とＮＯとの混合ガス雰囲気
中において８５０乃至１０００℃の温度で１０乃至６０
秒間の加熱を行い、チャネル層３の表層を酸窒化するこ
とにより、ゲート絶縁膜４として厚さ２ｎｍのシリコン
酸窒化膜を形成する。
層３上にゲート絶縁膜４を形成する。ゲート絶縁膜４は
窒素を含有する酸化シリコン膜により構成し、窒素の含
有率は２乃至５質量％とする。ゲート絶縁膜４の形成
は、ランプアニール装置によるＲＴＯ（Rapid Thermal
Oxidation：急峻熱酸化）処理により行う。具体的に
は、ＮＯガス雰囲気又は酸素とＮＯとの混合ガス雰囲気
中において８５０乃至１０００℃の温度で１０乃至６０
秒間の加熱を行い、チャネル層３の表層を酸窒化するこ
とにより、ゲート絶縁膜４として厚さ２ｎｍのシリコン
酸窒化膜を形成する。
【０００８】次に、図５（ｃ）に示すように、素子分離
膜２及びゲート絶縁膜４上にゲート電極となる多結晶シ
リコン膜５をＣＶＤ法（Chemical Vapor Deposition
法：化学的気相堆積法）により形成する。多結晶シリコ
ン膜５の堆積温度は６２０乃至６５０℃程度とし、膜厚
は１５０乃至２００ｎｍとする。
膜２及びゲート絶縁膜４上にゲート電極となる多結晶シ
リコン膜５をＣＶＤ法（Chemical Vapor Deposition
法：化学的気相堆積法）により形成する。多結晶シリコ
ン膜５の堆積温度は６２０乃至６５０℃程度とし、膜厚
は１５０乃至２００ｎｍとする。
【０００９】次に、図６（ａ）に示すように、レジスト
（図示せず）を形成し、このレジストをマスクとしてｎ
ＭＯＳ領域に対してのみリンを加速エネルギー１０ｋｅ
Ｖ及び注入ドーズ量４×１０15ｃｍ-2の条件でイオン注
入しドーピングする。これにより、多結晶シリコン膜５
に対するプリドーピングを行う。
（図示せず）を形成し、このレジストをマスクとしてｎ
ＭＯＳ領域に対してのみリンを加速エネルギー１０ｋｅ
Ｖ及び注入ドーズ量４×１０15ｃｍ-2の条件でイオン注
入しドーピングする。これにより、多結晶シリコン膜５
に対するプリドーピングを行う。
【００１０】次に、図６（ｂ）に示すように、多結晶シ
リコン膜５におけるゲート電極を形成する予定の部分の
上方にフォトレジスト６を形成する。次に、フォトレジ
スト６をマスクとして多結晶シリコン膜５及びゲート絶
縁膜４を高選択エッチングし、ゲート電極１１をパター
ニングする。
リコン膜５におけるゲート電極を形成する予定の部分の
上方にフォトレジスト６を形成する。次に、フォトレジ
スト６をマスクとして多結晶シリコン膜５及びゲート絶
縁膜４を高選択エッチングし、ゲート電極１１をパター
ニングする。
【００１１】次に、図６（ｃ）に示すように、イオン注
入法によりＳＤ−エクステンション（SD-extension）７
ａ及び７ｂ並びに短チャネル特性を保持するためのポケ
ット（図示せず）を形成し、ＳＤ−エクステンション７
ａ及び７ｂの欠陥回復のために約１０００℃の温度のＲ
ＴＡ（Rapid Thermal Anneal：急峻熱処理）を行い、７
００乃至８００℃の温度でサイドウォール８を形成す
る。更に、イオン注入を行ってソース９及びドレイン１
０を形成すると共にゲート電極１１に不純物をドーピン
グする。次に、シリサイド層（図示せず）を形成し、コ
ンタクト孔（図示せず）を形成し、配線（図示せず）を
形成することにより、ｎ型ＭＯＳトランジスタ１２を完
成させる。
入法によりＳＤ−エクステンション（SD-extension）７
ａ及び７ｂ並びに短チャネル特性を保持するためのポケ
ット（図示せず）を形成し、ＳＤ−エクステンション７
ａ及び７ｂの欠陥回復のために約１０００℃の温度のＲ
ＴＡ（Rapid Thermal Anneal：急峻熱処理）を行い、７
００乃至８００℃の温度でサイドウォール８を形成す
る。更に、イオン注入を行ってソース９及びドレイン１
０を形成すると共にゲート電極１１に不純物をドーピン
グする。次に、シリサイド層（図示せず）を形成し、コ
ンタクト孔（図示せず）を形成し、配線（図示せず）を
形成することにより、ｎ型ＭＯＳトランジスタ１２を完
成させる。
【００１２】前述の方法により形成したｎ型ＭＯＳトラ
ンジスタ１２においては、図６（ｃ）に示すように、半
導体基板１が設けられ、半導体基板１の表層に一定の間
隔をおいて素子分離膜２が設けられ、素子分離膜２に挟
まれるようにチャネル層３が設けられている。また、チ
ャネル層３の表層にソース９及びドレイン１０が間隔を
おいて相互に対向するように設けられ、ソース９におけ
るドレイン１０に対向する部分及びドレイン１０におけ
るソース９に対向する部分には夫々ＳＤ−エクステンシ
ョン７ａ及び７ｂが設けられている。また、ソース９と
ドレイン１０との間並びにＳＤ−エクステンション７ａ
及び７ｂ上にはゲート絶縁膜４が設けられ、ゲート絶縁
膜４上には多結晶シリコンからなるゲート電極１１が設
けられている。ゲート電極１１の側部はサイドウォール
８により覆われている。
ンジスタ１２においては、図６（ｃ）に示すように、半
導体基板１が設けられ、半導体基板１の表層に一定の間
隔をおいて素子分離膜２が設けられ、素子分離膜２に挟
まれるようにチャネル層３が設けられている。また、チ
ャネル層３の表層にソース９及びドレイン１０が間隔を
おいて相互に対向するように設けられ、ソース９におけ
るドレイン１０に対向する部分及びドレイン１０におけ
るソース９に対向する部分には夫々ＳＤ−エクステンシ
ョン７ａ及び７ｂが設けられている。また、ソース９と
ドレイン１０との間並びにＳＤ−エクステンション７ａ
及び７ｂ上にはゲート絶縁膜４が設けられ、ゲート絶縁
膜４上には多結晶シリコンからなるゲート電極１１が設
けられている。ゲート電極１１の側部はサイドウォール
８により覆われている。
【００１３】
【発明が解決しようとする課題】しかしながら、上述の
従来の技術には以下に示すような問題点がある。ゲート
電極の材料となる多結晶シリコン膜は、多結晶シリコン
膜といっても完全に結晶粒のみで構成されているわけで
はなく、膜中には結晶部分が多いものの、結晶粒の周囲
には非晶質相及び微結晶も存在する。ゲート電極のパタ
ーニングはシリコン及びシリコン酸窒化膜に対する選択
比が高いドライエッチングによって行われるが、多結晶
シリコン膜中に非晶質相が存在していると、結晶部分と
非晶質部分との間でエッチング速度が異なるため、ゲー
ト電極の形状のばらつきが大きくなる。これにより、Ｍ
ＯＳトランジスタ特性のばらつきが大きくなるという問
題点がある。
従来の技術には以下に示すような問題点がある。ゲート
電極の材料となる多結晶シリコン膜は、多結晶シリコン
膜といっても完全に結晶粒のみで構成されているわけで
はなく、膜中には結晶部分が多いものの、結晶粒の周囲
には非晶質相及び微結晶も存在する。ゲート電極のパタ
ーニングはシリコン及びシリコン酸窒化膜に対する選択
比が高いドライエッチングによって行われるが、多結晶
シリコン膜中に非晶質相が存在していると、結晶部分と
非晶質部分との間でエッチング速度が異なるため、ゲー
ト電極の形状のばらつきが大きくなる。これにより、Ｍ
ＯＳトランジスタ特性のばらつきが大きくなるという問
題点がある。
【００１４】また、ゲート電極を構成する多結晶シリコ
ン膜は、堆積直後には結晶粒径が小さいが、多結晶シリ
コン膜堆積後の熱処理工程により結晶粒が成長する。多
結晶シリコン膜５の堆積後の熱処理工程には、ＳＤ−エ
クステンション７ａ及び７ｂにイオン注入した後に行う
欠陥回復のための８００乃至１０００℃の熱処理工程、
酸化膜からなるサイドウォール８の成膜のための７００
乃至８００℃の熱ＣＶＤ工程並びにソース９及びドレイ
ン１０の形成時における９００乃至１１００℃の活性化
熱処理工程がある。これらの熱処理工程においては、多
結晶シリコン膜５の堆積温度よりも高い温度で熱処理が
行われるため、多結晶シリコン膜５の結晶成長が進む。
前述の熱処理工程のうち、多結晶シリコン膜５の結晶粒
の粗大化に最も大きく寄与する熱処理工程は、サイドウ
ォール８の成膜時の熱ＣＶＤ工程である。前述の非晶質
相を含む多結晶シリコン膜５が堆積温度、即ち、約６２
０乃至６５０℃以上の温度に加熱されると、加熱前から
存在する結晶粒が周囲の非晶質相を吸収して成長し、粗
大化する。この現象は、プリドーピングプロセスによっ
て多結晶シリコン膜に不純物がドーピングされることに
より特に顕著となり、より低温短時間の熱処理で結晶成
長が進むようになる。
ン膜は、堆積直後には結晶粒径が小さいが、多結晶シリ
コン膜堆積後の熱処理工程により結晶粒が成長する。多
結晶シリコン膜５の堆積後の熱処理工程には、ＳＤ−エ
クステンション７ａ及び７ｂにイオン注入した後に行う
欠陥回復のための８００乃至１０００℃の熱処理工程、
酸化膜からなるサイドウォール８の成膜のための７００
乃至８００℃の熱ＣＶＤ工程並びにソース９及びドレイ
ン１０の形成時における９００乃至１１００℃の活性化
熱処理工程がある。これらの熱処理工程においては、多
結晶シリコン膜５の堆積温度よりも高い温度で熱処理が
行われるため、多結晶シリコン膜５の結晶成長が進む。
前述の熱処理工程のうち、多結晶シリコン膜５の結晶粒
の粗大化に最も大きく寄与する熱処理工程は、サイドウ
ォール８の成膜時の熱ＣＶＤ工程である。前述の非晶質
相を含む多結晶シリコン膜５が堆積温度、即ち、約６２
０乃至６５０℃以上の温度に加熱されると、加熱前から
存在する結晶粒が周囲の非晶質相を吸収して成長し、粗
大化する。この現象は、プリドーピングプロセスによっ
て多結晶シリコン膜に不純物がドーピングされることに
より特に顕著となり、より低温短時間の熱処理で結晶成
長が進むようになる。
【００１５】このように、多結晶シリコン膜の結晶成長
が進み結晶粒が大きくなると、以下のような弊害が起き
る。まず、ゲート電極にドーピングされた不純物は主と
して結晶粒の粒界に沿って拡散するが、結晶粒が大きく
なると結晶粒界が少なくなる。このため、例えば、不純
物をイオン注入法等により多結晶シリコン膜の表面近傍
にドーピングして、ゲート絶縁膜との界面まで拡散させ
ようとする場合、この界面まで不純物が行き渡りにくく
なる。これにより、ゲート電極におけるゲート絶縁膜と
の界面近傍において不純物が不足すると、この界面近傍
部分が空乏化し、ゲート絶縁膜の実質的な膜厚が厚くな
る。これにより、ゲート絶縁膜を薄膜化する効果がなく
なり、ＭＯＳトランジスタの性能が劣化する。
が進み結晶粒が大きくなると、以下のような弊害が起き
る。まず、ゲート電極にドーピングされた不純物は主と
して結晶粒の粒界に沿って拡散するが、結晶粒が大きく
なると結晶粒界が少なくなる。このため、例えば、不純
物をイオン注入法等により多結晶シリコン膜の表面近傍
にドーピングして、ゲート絶縁膜との界面まで拡散させ
ようとする場合、この界面まで不純物が行き渡りにくく
なる。これにより、ゲート電極におけるゲート絶縁膜と
の界面近傍において不純物が不足すると、この界面近傍
部分が空乏化し、ゲート絶縁膜の実質的な膜厚が厚くな
る。これにより、ゲート絶縁膜を薄膜化する効果がなく
なり、ＭＯＳトランジスタの性能が劣化する。
【００１６】また、前述のように、多結晶シリコン中の
不純物濃度は一様ではなく、不純物の拡散経路となる粒
界近傍には多く、結晶粒の中央は少ない。ゲート電極を
構成する多結晶シリコンの結晶粒径が大きいと、ゲート
電極内の不純物濃度の不均一性が増大するため、ゲート
電極の電気的特性のばらつきが大きくなる。
不純物濃度は一様ではなく、不純物の拡散経路となる粒
界近傍には多く、結晶粒の中央は少ない。ゲート電極を
構成する多結晶シリコンの結晶粒径が大きいと、ゲート
電極内の不純物濃度の不均一性が増大するため、ゲート
電極の電気的特性のばらつきが大きくなる。
【００１７】このように、本来、ゲート電極の空乏化を
防止するためにプリドーピングプロセスを設けている
が、このプリドーピングプロセスにより、ゲート電極の
結晶粒の粗大化が促進され、ゲート電極の空乏化を防止
する効果が低下するという問題点がある。また、ゲート
電極の材料となる多結晶シリコン膜内に結晶部分と非晶
質部分とが共存しているため、ゲート電極形状のばらつ
きが大きくなり、ＭＯＳトランジスタの特性のばらつき
が大きくなるという問題点がある。
防止するためにプリドーピングプロセスを設けている
が、このプリドーピングプロセスにより、ゲート電極の
結晶粒の粗大化が促進され、ゲート電極の空乏化を防止
する効果が低下するという問題点がある。また、ゲート
電極の材料となる多結晶シリコン膜内に結晶部分と非晶
質部分とが共存しているため、ゲート電極形状のばらつ
きが大きくなり、ＭＯＳトランジスタの特性のばらつき
が大きくなるという問題点がある。
【００１８】本発明はかかる問題点に鑑みてなされたも
のであって、プリドーピングプロセスが設けられたＭＯ
Ｓトランジスタの製造方法において、ゲート電極中の不
純物の濃度分布を均一にしゲート電極の空乏化を防止す
ると共に、ゲート電極の形状のばらつきを抑制し、性能
が高く特性が安定したＭＯＳトランジスタの製造方法を
提供することを目的とする。
のであって、プリドーピングプロセスが設けられたＭＯ
Ｓトランジスタの製造方法において、ゲート電極中の不
純物の濃度分布を均一にしゲート電極の空乏化を防止す
ると共に、ゲート電極の形状のばらつきを抑制し、性能
が高く特性が安定したＭＯＳトランジスタの製造方法を
提供することを目的とする。
【００１９】
【課題を解決するための手段】本発明に係るＭＯＳトラ
ンジスタの製造方法は、半導体基板上にゲート絶縁膜を
形成する工程と、このゲート絶縁膜上に多結晶シリコン
又は非晶質シリコンからなるシリコン膜を形成する工程
と、このシリコン膜に温度が８００乃至１０００℃且つ
時間が１乃至１０秒間の熱処理を施す工程と、前記シリ
コン膜に不純物をイオン注入してプリドーピングする工
程と、前記シリコン膜をエッチングしてゲート電極をパ
ターニングする工程と、このゲート電極の側部にサイド
ウォールを形成する工程と、前記ゲート電極及び前記半
導体基板にイオン注入することにより前記ゲート電極に
不純物をドーピングすると共に前記半導体基板の表面に
ソース及びドレインを形成する工程と、を有することを
特徴とする。
ンジスタの製造方法は、半導体基板上にゲート絶縁膜を
形成する工程と、このゲート絶縁膜上に多結晶シリコン
又は非晶質シリコンからなるシリコン膜を形成する工程
と、このシリコン膜に温度が８００乃至１０００℃且つ
時間が１乃至１０秒間の熱処理を施す工程と、前記シリ
コン膜に不純物をイオン注入してプリドーピングする工
程と、前記シリコン膜をエッチングしてゲート電極をパ
ターニングする工程と、このゲート電極の側部にサイド
ウォールを形成する工程と、前記ゲート電極及び前記半
導体基板にイオン注入することにより前記ゲート電極に
不純物をドーピングすると共に前記半導体基板の表面に
ソース及びドレインを形成する工程と、を有することを
特徴とする。
【００２０】本発明においては、ゲート電極の材料とな
るシリコン膜に熱処理を施すことにより、シリコン膜中
の非晶質相を結晶化し、シリコン膜中に非晶質相が残留
することを防止し、その後の熱処理工程においてシリコ
ン膜中の結晶粒が周囲の非晶質相を吸収して粗大化する
ことを防止する。これにより、シリコン膜を微細な多結
晶により構成してシリコン膜内の不純物の分布を均一化
することができる。これにより、シリコン膜内における
空乏化を低減し電気的特性のばらつきを低減すると共
に、ゲート電極の加工におけるエッチング速度のばらつ
きを抑制し、ゲート電極の形状のばらつきを低減するこ
とができる。
るシリコン膜に熱処理を施すことにより、シリコン膜中
の非晶質相を結晶化し、シリコン膜中に非晶質相が残留
することを防止し、その後の熱処理工程においてシリコ
ン膜中の結晶粒が周囲の非晶質相を吸収して粗大化する
ことを防止する。これにより、シリコン膜を微細な多結
晶により構成してシリコン膜内の不純物の分布を均一化
することができる。これにより、シリコン膜内における
空乏化を低減し電気的特性のばらつきを低減すると共
に、ゲート電極の加工におけるエッチング速度のばらつ
きを抑制し、ゲート電極の形状のばらつきを低減するこ
とができる。
【００２１】前記熱処理は窒素雰囲気又は酸素を１体積
％以下含有する窒素雰囲気中で行うＲＴＡ処理であるこ
とが好ましく、また、ハロゲンランプによるＲＴＡ処理
であることが好ましい。
％以下含有する窒素雰囲気中で行うＲＴＡ処理であるこ
とが好ましく、また、ハロゲンランプによるＲＴＡ処理
であることが好ましい。
【００２２】これにより、前記熱処理における加熱速度
を増大させることができ、シリコン膜中の結晶粒の成長
速度に対する非晶質相を結晶化速度をより増大させるこ
とができる。
を増大させることができ、シリコン膜中の結晶粒の成長
速度に対する非晶質相を結晶化速度をより増大させるこ
とができる。
【００２３】
【発明の実施の形態】本発明の各構成要素の数値限定理
由について説明する。
由について説明する。
【００２４】熱処理の温度：８００乃至１０００℃ 熱処理の温度が８００℃未満では、シリコン膜中の非晶
質相の結晶化が不十分となる。一方、熱処理の温度が１
０００℃を超えると、チャネル層において不純物の拡散
が発生し、しきい値電圧等のチャネル層の特性が設計値
からずれてしまう。また、素子分離特性が設計値からず
れる。従って、熱処理の温度は８００乃至１０００℃と
する。なお、この熱処理は、昇温途中及び降温途中にお
けるチャネル層の不純物の拡散を抑制すると共に、熱処
理前からシリコン膜中に存在する結晶粒の成長を抑制す
るために、ＲＴＡ処理であることが好ましい。
質相の結晶化が不十分となる。一方、熱処理の温度が１
０００℃を超えると、チャネル層において不純物の拡散
が発生し、しきい値電圧等のチャネル層の特性が設計値
からずれてしまう。また、素子分離特性が設計値からず
れる。従って、熱処理の温度は８００乃至１０００℃と
する。なお、この熱処理は、昇温途中及び降温途中にお
けるチャネル層の不純物の拡散を抑制すると共に、熱処
理前からシリコン膜中に存在する結晶粒の成長を抑制す
るために、ＲＴＡ処理であることが好ましい。
【００２５】熱処理の時間：１乃至１０秒間 熱処理の時間が１秒間未満では、処理時間が短すぎてフ
ォードバック制御がかけにくく、シリコン膜内の温度の
均一性が得られない。一方、熱処理の時間が１０秒間を
超えると、半導体基板を高温雰囲気に長時間曝すことに
なるためチャネル層において不純物の拡散が起き、しき
い値電圧等のチャネル層の特性が設計値からずれると共
に素子分離特性が設計値からずれてしまう。従って、熱
処理の時間は１乃至１０秒間とする。
ォードバック制御がかけにくく、シリコン膜内の温度の
均一性が得られない。一方、熱処理の時間が１０秒間を
超えると、半導体基板を高温雰囲気に長時間曝すことに
なるためチャネル層において不純物の拡散が起き、しき
い値電圧等のチャネル層の特性が設計値からずれると共
に素子分離特性が設計値からずれてしまう。従って、熱
処理の時間は１乃至１０秒間とする。
【００２６】以下、本発明の実施例について添付の図面
を参照して具体的に説明する。先ず、本発明の第１の実
施例について説明する。図１（ａ）乃至（ｄ）及び図２
（ａ）乃至（ｃ）は本発明の実施例におけるＭＯＳトラ
ンジスタの製造方法を工程順に示す断面図である。本実
施例においては、プリドーピングプロセスを有するｎ型
ＭＯＳトランジスタの製造方法について説明する。
を参照して具体的に説明する。先ず、本発明の第１の実
施例について説明する。図１（ａ）乃至（ｄ）及び図２
（ａ）乃至（ｃ）は本発明の実施例におけるＭＯＳトラ
ンジスタの製造方法を工程順に示す断面図である。本実
施例においては、プリドーピングプロセスを有するｎ型
ＭＯＳトランジスタの製造方法について説明する。
【００２７】先ず、図１（ａ）に示すように、シャロー
トレンチアイソレーション法により、半導体基板１の表
層に酸化膜からなる素子分離膜２を所定の間隔を隔てて
形成する。次に、半導体基板１における素子分離膜２の
間の部分に不純物をドーピングしてチャネル層３を形成
する。このときドーピングする不純物の種類及び量は、
しきい値電圧の設計値が得られるように制御する。例え
ばｎＭＯＳトランジスタの場合は、ボロンを加速エネル
ギー３００ｋｅＶ及び注入ドーズ量１×１０13ｃｍ-2の
条件でイオン注入した後、加速エネルギー３０ｋｅＶ及
び注入ドーズ量７×１０12ｃｍ-2の条件でイオン注入し
てチャネル層３を形成する。
トレンチアイソレーション法により、半導体基板１の表
層に酸化膜からなる素子分離膜２を所定の間隔を隔てて
形成する。次に、半導体基板１における素子分離膜２の
間の部分に不純物をドーピングしてチャネル層３を形成
する。このときドーピングする不純物の種類及び量は、
しきい値電圧の設計値が得られるように制御する。例え
ばｎＭＯＳトランジスタの場合は、ボロンを加速エネル
ギー３００ｋｅＶ及び注入ドーズ量１×１０13ｃｍ-2の
条件でイオン注入した後、加速エネルギー３０ｋｅＶ及
び注入ドーズ量７×１０12ｃｍ-2の条件でイオン注入し
てチャネル層３を形成する。
【００２８】次に、図１（ｂ）に示すように、チャネル
層３上にゲート絶縁膜４を形成する。ゲート絶縁膜４は
窒素を２乃至５質量％含有する酸化シリコン膜により構
成する。ゲート絶縁膜４の形成はランプアニール装置に
よるＲＴＯにより行う。即ち、ＮＯガス雰囲気中又は酸
素とＮＯとの混合ガス雰囲気中において８５０乃至１０
００℃の温度で１０乃至６０秒間の加熱を行い、チャネ
ル層３の表層を酸窒化することにより、厚さ２ｎｍのシ
リコン酸窒化膜を形成してゲート絶縁膜４を形成する。
層３上にゲート絶縁膜４を形成する。ゲート絶縁膜４は
窒素を２乃至５質量％含有する酸化シリコン膜により構
成する。ゲート絶縁膜４の形成はランプアニール装置に
よるＲＴＯにより行う。即ち、ＮＯガス雰囲気中又は酸
素とＮＯとの混合ガス雰囲気中において８５０乃至１０
００℃の温度で１０乃至６０秒間の加熱を行い、チャネ
ル層３の表層を酸窒化することにより、厚さ２ｎｍのシ
リコン酸窒化膜を形成してゲート絶縁膜４を形成する。
【００２９】次に、図１（ｃ）に示すように、素子分離
膜２及びゲート絶縁膜４上にゲート電極となる多結晶シ
リコン膜５をＣＶＤ法により形成する。多結晶シリコン
膜５の堆積温度は６２０乃至６５０℃程度とし、膜厚は
１５０乃至２００ｎｍとする。
膜２及びゲート絶縁膜４上にゲート電極となる多結晶シ
リコン膜５をＣＶＤ法により形成する。多結晶シリコン
膜５の堆積温度は６２０乃至６５０℃程度とし、膜厚は
１５０乃至２００ｎｍとする。
【００３０】次に、図１（ｄ）に示すように、基板全体
にハロゲンランプ加熱によりＲＴＡ処理を施す。熱処理
の条件は、温度を８００乃至１０００℃、雰囲気を窒素
雰囲気又は酸素が０．０１乃至１体積％程度添加された
窒素雰囲気、時間を１乃至１０秒とする。これにより、
多結晶シリコン膜５内の非晶質相を結晶化し、安定化し
た多結晶シリコン膜１５に変質させる。
にハロゲンランプ加熱によりＲＴＡ処理を施す。熱処理
の条件は、温度を８００乃至１０００℃、雰囲気を窒素
雰囲気又は酸素が０．０１乃至１体積％程度添加された
窒素雰囲気、時間を１乃至１０秒とする。これにより、
多結晶シリコン膜５内の非晶質相を結晶化し、安定化し
た多結晶シリコン膜１５に変質させる。
【００３１】次に、図２（ａ）に示すように、レジスト
（図示せず）を形成し、このレジストをマスクとしてｎ
ＭＯＳトランジスタ領域のみに対して加速エネルギー１
０ｋｅＶ及び注入ドーズ量４×１０15ｃｍ-2の条件でリ
ンをイオン注入しドーピングする。これにより、多結晶
シリコン膜１５に対するプリドーピングを行う。
（図示せず）を形成し、このレジストをマスクとしてｎ
ＭＯＳトランジスタ領域のみに対して加速エネルギー１
０ｋｅＶ及び注入ドーズ量４×１０15ｃｍ-2の条件でリ
ンをイオン注入しドーピングする。これにより、多結晶
シリコン膜１５に対するプリドーピングを行う。
【００３２】次に、図２（ｂ）に示すように、多結晶シ
リコン膜１５におけるゲート電極を形成する予定の部分
の上方にフォトレジスト６を形成する。次に、フォトレ
ジスト６をマスクとして多結晶シリコン膜１５及びゲー
ト絶縁膜４を高選択エッチングしゲート電極２１をパタ
ーニングする。
リコン膜１５におけるゲート電極を形成する予定の部分
の上方にフォトレジスト６を形成する。次に、フォトレ
ジスト６をマスクとして多結晶シリコン膜１５及びゲー
ト絶縁膜４を高選択エッチングしゲート電極２１をパタ
ーニングする。
【００３３】次に、図２（ｃ）に示すように、イオン注
入法によりＳＤ−エクステンション７ａ及び７ｂ並びに
短チャネル特性を保持するためのポケット（図示せず）
を形成する。このとき、ＳＤ−エクステンション７ａ及
び７ｂの一部は、ゲート絶縁膜４の下に拡散する。ま
た、ＳＤ−エクステンション７ａ及び７ｂ不純物濃度
は、従来のＬＤＤ領域（Lightly Doped Drain領域）の
不純物濃度より高く、後の工程において形成するソース
及びドレインの不純物濃度よりも低い濃度となる。次
に、ＳＤ−エクステンション７ａ及び７ｂの欠陥回復の
ために８００乃至１０００℃の温度でＲＴＡを行い、熱
ＣＶＤ法により７００乃至８００℃の温度でサイドウォ
ール８を形成する。更に、イオン注入を行い、９００乃
至１１００℃の温度で活性化熱処理を行ってソース９及
びドレイン１０を形成すると共に、ゲート電極２１に不
純物を注入する。このとき、ソース９及びドレイン１０
の一部は、サイドウォール８の下に拡散する。次に、シ
リサイド層（図示せず）を形成し、コンタクト孔（図示
せず）を形成し、配線（図示せず）を形成することによ
り、ｎ型ＭＯＳトランジスタ２２を完成させる。
入法によりＳＤ−エクステンション７ａ及び７ｂ並びに
短チャネル特性を保持するためのポケット（図示せず）
を形成する。このとき、ＳＤ−エクステンション７ａ及
び７ｂの一部は、ゲート絶縁膜４の下に拡散する。ま
た、ＳＤ−エクステンション７ａ及び７ｂ不純物濃度
は、従来のＬＤＤ領域（Lightly Doped Drain領域）の
不純物濃度より高く、後の工程において形成するソース
及びドレインの不純物濃度よりも低い濃度となる。次
に、ＳＤ−エクステンション７ａ及び７ｂの欠陥回復の
ために８００乃至１０００℃の温度でＲＴＡを行い、熱
ＣＶＤ法により７００乃至８００℃の温度でサイドウォ
ール８を形成する。更に、イオン注入を行い、９００乃
至１１００℃の温度で活性化熱処理を行ってソース９及
びドレイン１０を形成すると共に、ゲート電極２１に不
純物を注入する。このとき、ソース９及びドレイン１０
の一部は、サイドウォール８の下に拡散する。次に、シ
リサイド層（図示せず）を形成し、コンタクト孔（図示
せず）を形成し、配線（図示せず）を形成することによ
り、ｎ型ＭＯＳトランジスタ２２を完成させる。
【００３４】次に、ｎ型ＭＯＳトランジスタ２２の構成
について説明する。図２（ｃ）に示すように、ｎ型ＭＯ
Ｓトランジスタ２２には半導体基板１が設けられ、半導
体基板１の表層に一定の間隔をおいて素子分離膜２が設
けられ、素子分離膜２に挟まれるようにチャネル層３が
設けられている。また、チャネル層３の表層にソース９
及びドレイン１０が間隔をおいて相互に対向するように
設けられ、ソース９におけるドレイン１０に対向する部
分及びドレイン１０におけるソース９に対向する部分に
は夫々ＳＤ−エクステンション７ａ及び７ｂが設けられ
ている。また、ソース９とドレイン１０との間並びにＳ
Ｄ−エクステンション７ａ及び７ｂの一部の上にはゲー
ト絶縁膜４が設けられ、ゲート絶縁膜４上には多結晶シ
リコンからなるゲート電極２１が設けられている。ゲー
ト電極２１の側部にはサイドウォール８が設けられてい
る。
について説明する。図２（ｃ）に示すように、ｎ型ＭＯ
Ｓトランジスタ２２には半導体基板１が設けられ、半導
体基板１の表層に一定の間隔をおいて素子分離膜２が設
けられ、素子分離膜２に挟まれるようにチャネル層３が
設けられている。また、チャネル層３の表層にソース９
及びドレイン１０が間隔をおいて相互に対向するように
設けられ、ソース９におけるドレイン１０に対向する部
分及びドレイン１０におけるソース９に対向する部分に
は夫々ＳＤ−エクステンション７ａ及び７ｂが設けられ
ている。また、ソース９とドレイン１０との間並びにＳ
Ｄ−エクステンション７ａ及び７ｂの一部の上にはゲー
ト絶縁膜４が設けられ、ゲート絶縁膜４上には多結晶シ
リコンからなるゲート電極２１が設けられている。ゲー
ト電極２１の側部にはサイドウォール８が設けられてい
る。
【００３５】本実施例において、多結晶シリコン膜５の
堆積後の熱処理工程には、ＳＤ−エクステンション７ａ
及び７ｂにイオン注入した後に行う欠陥回復のための８
００乃至１０００℃の熱処理工程、酸化膜からなるサイ
ドウォール８の成膜のための７００乃至８００℃の熱Ｃ
ＶＤ工程並びにソース９及びドレイン１０の形成時にお
ける９００乃至１１００℃の活性化熱処理工程がある。
これらの熱処理工程のうち、多結晶シリコン膜５の結晶
粒の粗大化に最も大きく寄与する熱処理工程は、サイド
ウォール８の成膜時の熱ＣＶＤ工程である。結晶粒の粗
大化は不純物のドーピングによって促進され、プリドー
ピングされた多結晶シリコン膜においては、結晶粒はよ
り巨大化する。
堆積後の熱処理工程には、ＳＤ−エクステンション７ａ
及び７ｂにイオン注入した後に行う欠陥回復のための８
００乃至１０００℃の熱処理工程、酸化膜からなるサイ
ドウォール８の成膜のための７００乃至８００℃の熱Ｃ
ＶＤ工程並びにソース９及びドレイン１０の形成時にお
ける９００乃至１１００℃の活性化熱処理工程がある。
これらの熱処理工程のうち、多結晶シリコン膜５の結晶
粒の粗大化に最も大きく寄与する熱処理工程は、サイド
ウォール８の成膜時の熱ＣＶＤ工程である。結晶粒の粗
大化は不純物のドーピングによって促進され、プリドー
ピングされた多結晶シリコン膜においては、結晶粒はよ
り巨大化する。
【００３６】本実施例においては、酸化膜からなるサイ
ドウォール８の成膜のための７００乃至８００℃の熱Ｃ
ＶＤ工程の前に、８００乃至１０００℃の温度でＲＴＡ
処理を施すことにより、多結晶シリコン膜５中の非晶質
相において、非晶質相の中に一定の割合で存在する結晶
の核を起点として結晶成長を起こし、膜中の非晶質相及
び微結晶を安定した結晶粒に成長させる。このとき、加
熱前から存在する結晶粒も成長するが、両者の成長速度
は同程度であり、結果的に、非晶質相及び微結晶を消滅
させて多結晶シリコン膜の結晶構造を安定化させると共
に、小さな結晶の割合を増やすことができる。
ドウォール８の成膜のための７００乃至８００℃の熱Ｃ
ＶＤ工程の前に、８００乃至１０００℃の温度でＲＴＡ
処理を施すことにより、多結晶シリコン膜５中の非晶質
相において、非晶質相の中に一定の割合で存在する結晶
の核を起点として結晶成長を起こし、膜中の非晶質相及
び微結晶を安定した結晶粒に成長させる。このとき、加
熱前から存在する結晶粒も成長するが、両者の成長速度
は同程度であり、結果的に、非晶質相及び微結晶を消滅
させて多結晶シリコン膜の結晶構造を安定化させると共
に、小さな結晶の割合を増やすことができる。
【００３７】この安定化された多結晶シリコン膜１５に
対してサイドウォール８の成膜のための熱処理を施して
も、非晶質相が存在しないため結晶粒の成長が抑制さ
れ、結晶粒の粗大化を防止することができる。また、多
結晶シリコン膜１５中には非晶質相が存在しないため、
エッチング時にエッチング速度の不均一が発生せず、ゲ
ート電極の形状のばらつきを防止することができる。
対してサイドウォール８の成膜のための熱処理を施して
も、非晶質相が存在しないため結晶粒の成長が抑制さ
れ、結晶粒の粗大化を防止することができる。また、多
結晶シリコン膜１５中には非晶質相が存在しないため、
エッチング時にエッチング速度の不均一が発生せず、ゲ
ート電極の形状のばらつきを防止することができる。
【００３８】このように、多結晶シリコン膜が堆積され
た後にＲＴＡ処理を施すことによって、ゲート電極空乏
化を改善するためのプリドーピングプロセス及びこのプ
リドーピングプロセス後の熱処理工程を経てもゲート電
極における結晶粒径がほとんど変わらない結晶構造にす
ることができ、ゲート電極における不純物濃度を均一化
することができる。これにより、ゲート絶縁膜との界面
近傍において空乏化が起こらず形状が均一なゲート電極
を備え、特性のばらつきが小さいＭＯＳトランジスタを
製造することができる。
た後にＲＴＡ処理を施すことによって、ゲート電極空乏
化を改善するためのプリドーピングプロセス及びこのプ
リドーピングプロセス後の熱処理工程を経てもゲート電
極における結晶粒径がほとんど変わらない結晶構造にす
ることができ、ゲート電極における不純物濃度を均一化
することができる。これにより、ゲート絶縁膜との界面
近傍において空乏化が起こらず形状が均一なゲート電極
を備え、特性のばらつきが小さいＭＯＳトランジスタを
製造することができる。
【００３９】次に、本発明の第２の実施例について説明
する。図３（ａ）乃至（ｃ）は本発明の実施例に係るＭ
ＯＳトランジスタの製造方法を工程順に示す断面図であ
る。本実施例においては、プリドーピングプロセスを有
するｎ型ＭＯＳトランジスタの製造方法について説明す
る。本実施例は、ゲート電極の材料として非晶質シリコ
ン膜を使用する点が前記第１の実施例と異なる。
する。図３（ａ）乃至（ｃ）は本発明の実施例に係るＭ
ＯＳトランジスタの製造方法を工程順に示す断面図であ
る。本実施例においては、プリドーピングプロセスを有
するｎ型ＭＯＳトランジスタの製造方法について説明す
る。本実施例は、ゲート電極の材料として非晶質シリコ
ン膜を使用する点が前記第１の実施例と異なる。
【００４０】先ず、図１（ａ）及び（ｂ）に示す方法と
同じ方法により、半導体基板１の表層に素子分離膜２、
チャネル層３及びゲート絶縁膜４を形成する。
同じ方法により、半導体基板１の表層に素子分離膜２、
チャネル層３及びゲート絶縁膜４を形成する。
【００４１】次に、図３（ａ）に示すように、素子分離
膜２及びゲート絶縁膜４上にゲート電極となる非晶質シ
リコン膜１３をＣＶＤ法により形成する。非晶質シリコ
ン膜１３の堆積温度は５００乃至５５０℃程度とし、膜
厚は１５０乃至２００ｎｍとする。
膜２及びゲート絶縁膜４上にゲート電極となる非晶質シ
リコン膜１３をＣＶＤ法により形成する。非晶質シリコ
ン膜１３の堆積温度は５００乃至５５０℃程度とし、膜
厚は１５０乃至２００ｎｍとする。
【００４２】次に、図３（ｂ）に示すように、基板全体
にＲＴＡによる熱処理を施す。熱処理の条件は、温度を
８００乃至１０００℃、雰囲気を窒素雰囲気又は酸素が
０．０１乃至１体積％程度添加された窒素雰囲気、時間
を１乃至１０秒とする。これにより、非晶質シリコン膜
１３の結晶化を促進し、結晶構造を安定化させ、安定化
された多結晶シリコン膜２５を形成する。
にＲＴＡによる熱処理を施す。熱処理の条件は、温度を
８００乃至１０００℃、雰囲気を窒素雰囲気又は酸素が
０．０１乃至１体積％程度添加された窒素雰囲気、時間
を１乃至１０秒とする。これにより、非晶質シリコン膜
１３の結晶化を促進し、結晶構造を安定化させ、安定化
された多結晶シリコン膜２５を形成する。
【００４３】次に、図２（ａ）乃至（ｃ）に示す方法と
同じ方法により、ｎ型ＭＯＳトランジスタ３２を形成す
る。
同じ方法により、ｎ型ＭＯＳトランジスタ３２を形成す
る。
【００４４】次に、ｎ型ＭＯＳトランジスタ３２の構成
について説明する。図３（ｃ）に示すように、ｎ型ＭＯ
Ｓトランジスタ３２には半導体基板１が設けられ、半導
体基板１の表層に素子分離膜２が設けられ、素子分離膜
２に挟まれるようにチャネル層３が設けられている。ま
た、チャネル層３の表層にソース９及びドレイン１０が
間隔をおいて相互に対向するように設けられ、ソース９
におけるドレイン１０に対向する部分及びドレイン１０
におけるソース９に対向する部分には夫々ＳＤ−エクス
テンション７ａ及び７ｂが設けられている。また、ソー
ス９とドレイン１０との間並びにＳＤ−エクステンショ
ン７ａ及び７ｂの一部の上にはゲート絶縁膜４が設けら
れ、ゲート絶縁膜４上には多結晶シリコンからなるゲー
ト電極３１が設けられている。ゲート電極３１の側部に
はサイドウォール８が設けられている。
について説明する。図３（ｃ）に示すように、ｎ型ＭＯ
Ｓトランジスタ３２には半導体基板１が設けられ、半導
体基板１の表層に素子分離膜２が設けられ、素子分離膜
２に挟まれるようにチャネル層３が設けられている。ま
た、チャネル層３の表層にソース９及びドレイン１０が
間隔をおいて相互に対向するように設けられ、ソース９
におけるドレイン１０に対向する部分及びドレイン１０
におけるソース９に対向する部分には夫々ＳＤ−エクス
テンション７ａ及び７ｂが設けられている。また、ソー
ス９とドレイン１０との間並びにＳＤ−エクステンショ
ン７ａ及び７ｂの一部の上にはゲート絶縁膜４が設けら
れ、ゲート絶縁膜４上には多結晶シリコンからなるゲー
ト電極３１が設けられている。ゲート電極３１の側部に
はサイドウォール８が設けられている。
【００４５】本実施例においては、ゲート電極３１の材
料として非晶質シリコン膜１３を成膜するため、前記第
１の実施例において示した多結晶シリコン膜５を成膜す
る場合と比較して、ＣＶＤによる非晶質シリコン膜１３
の成膜時の温度を下げることができる。これにより、成
膜時のチャネル層３における不純物の拡散を抑制するこ
とができる。また、ゲート電極３１の材料として非晶質
シリコン膜１３を使用することにより、ＲＴＡ処理後の
結晶粒径をより小さくすることができる。これにより、
ドーピングされた不純物の拡散速度をより大きくし、不
純物の濃度分布をより均一化させることができる。
料として非晶質シリコン膜１３を成膜するため、前記第
１の実施例において示した多結晶シリコン膜５を成膜す
る場合と比較して、ＣＶＤによる非晶質シリコン膜１３
の成膜時の温度を下げることができる。これにより、成
膜時のチャネル層３における不純物の拡散を抑制するこ
とができる。また、ゲート電極３１の材料として非晶質
シリコン膜１３を使用することにより、ＲＴＡ処理後の
結晶粒径をより小さくすることができる。これにより、
ドーピングされた不純物の拡散速度をより大きくし、不
純物の濃度分布をより均一化させることができる。
【００４６】なお、前記第１及び第２の実施例において
は、ｎ型ＭＯＳトランジスタを製造する例を示したが、
本発明においてはｐ型ＭＯＳトランジスタを製造しても
よい。ｐ型ＭＯＳトランジスタの製造方法についても、
ｎ型ＭＯＳトランジスタを製造方法と基本的には同じで
あるが、イオン注入を行う不純物の種類のみが異なる。
ｐ型ＭＯＳトランジスタの製造方法においても、ゲート
絶縁膜上に多結晶シリコン膜又は非晶質シリコン膜を堆
積し、プリドーピングプロセスの前に前述の条件で熱処
理を行う点はｎ型ＭＯＳトランジスタの製造方法と同様
である。
は、ｎ型ＭＯＳトランジスタを製造する例を示したが、
本発明においてはｐ型ＭＯＳトランジスタを製造しても
よい。ｐ型ＭＯＳトランジスタの製造方法についても、
ｎ型ＭＯＳトランジスタを製造方法と基本的には同じで
あるが、イオン注入を行う不純物の種類のみが異なる。
ｐ型ＭＯＳトランジスタの製造方法においても、ゲート
絶縁膜上に多結晶シリコン膜又は非晶質シリコン膜を堆
積し、プリドーピングプロセスの前に前述の条件で熱処
理を行う点はｎ型ＭＯＳトランジスタの製造方法と同様
である。
【００４７】
【実施例】以下、本発明の実施例について、その特許請
求の範囲から外れる比較例と比較して具体的に説明す
る。先ず、本発明の実施例及び比較例となるｎ型ＭＯＳ
トランジスタ及びｐ型ＭＯＳトランジスタの製造方法に
ついて説明する。本実施例及び比較例においては、４枚
の８インチウェハを用意し、各ウェハに実施例のｎ型Ｍ
ＯＳトランジスタ及びｐ型ＭＯＳトランジスタ並びに比
較例のｎ型ＭＯＳトランジスタ及びｐ型ＭＯＳトランジ
スタを夫々複数個形成した。
求の範囲から外れる比較例と比較して具体的に説明す
る。先ず、本発明の実施例及び比較例となるｎ型ＭＯＳ
トランジスタ及びｐ型ＭＯＳトランジスタの製造方法に
ついて説明する。本実施例及び比較例においては、４枚
の８インチウェハを用意し、各ウェハに実施例のｎ型Ｍ
ＯＳトランジスタ及びｐ型ＭＯＳトランジスタ並びに比
較例のｎ型ＭＯＳトランジスタ及びｐ型ＭＯＳトランジ
スタを夫々複数個形成した。
【００４８】先ず、前記ウェハの表層に酸化膜からなる
素子分離膜を形成した。次に、この素子分離膜の間の部
分に不純物をドーピングしてチャネル層を形成した。次
に、このチャネル層上にゲート絶縁膜を形成した。次
に、素子分離膜及びゲート絶縁膜上に多結晶シリコン膜
をＣＶＤ法により形成した。
素子分離膜を形成した。次に、この素子分離膜の間の部
分に不純物をドーピングしてチャネル層を形成した。次
に、このチャネル層上にゲート絶縁膜を形成した。次
に、素子分離膜及びゲート絶縁膜上に多結晶シリコン膜
をＣＶＤ法により形成した。
【００４９】その後、実施例のｎ型ＭＯＳトランジスタ
及びｐ型ＭＯＳトランジスタについては、ＲＴＡによる
熱処理を施した。このとき、雰囲気は窒素雰囲気とし、
加熱温度を１０００℃、加熱時間を１秒とした。比較例
のｎ型ＭＯＳトランジスタ及びｐ型ＭＯＳトランジスタ
については、ＲＴＡによる熱処理を行わなかった。
及びｐ型ＭＯＳトランジスタについては、ＲＴＡによる
熱処理を施した。このとき、雰囲気は窒素雰囲気とし、
加熱温度を１０００℃、加熱時間を１秒とした。比較例
のｎ型ＭＯＳトランジスタ及びｐ型ＭＯＳトランジスタ
については、ＲＴＡによる熱処理を行わなかった。
【００５０】次に、前記多結晶シリコン膜に対してプリ
ドーピングを行い、多結晶シリコン膜及びゲート絶縁膜
をエッチングしゲート電極の形状に加工した。このと
き、ゲート電極におけるゲート寸法の設計値は９０ｎｍ
とした。次に、イオン注入法によりＳＤ−エクステンシ
ョン及びポケットを形成し、熱ＣＶＤ法により７００乃
至８００℃の温度でサイドウォールを形成し、ＳＤ−エ
クステンションの欠陥回復のために８００乃至１０００
℃の温度でＲＴＡを行った。更に、イオン注入を行い、
９００乃至１１００℃の温度で活性化熱処理を行ってソ
ース及びドレインを形成すると共にゲート電極に不純物
をドーピングした。
ドーピングを行い、多結晶シリコン膜及びゲート絶縁膜
をエッチングしゲート電極の形状に加工した。このと
き、ゲート電極におけるゲート寸法の設計値は９０ｎｍ
とした。次に、イオン注入法によりＳＤ−エクステンシ
ョン及びポケットを形成し、熱ＣＶＤ法により７００乃
至８００℃の温度でサイドウォールを形成し、ＳＤ−エ
クステンションの欠陥回復のために８００乃至１０００
℃の温度でＲＴＡを行った。更に、イオン注入を行い、
９００乃至１１００℃の温度で活性化熱処理を行ってソ
ース及びドレインを形成すると共にゲート電極に不純物
をドーピングした。
【００５１】このようにして形成したＭＯＳトランジス
タにおけるゲート寸法のばらつきを測定した。各８イン
チウェハ内に形成された５６箇所のゲート電極について
ゲート寸法を測定し、その最大値と最小値との間の差を
求めた。図４は本発明の実施例及び比較例におけるゲー
ト寸法のばらつきを示すグラフ図である。図４の縦軸は
前記ゲート寸法の差を示す。この値が小さいほどウェハ
面内のばらつきが小さく均一であることを示している。
タにおけるゲート寸法のばらつきを測定した。各８イン
チウェハ内に形成された５６箇所のゲート電極について
ゲート寸法を測定し、その最大値と最小値との間の差を
求めた。図４は本発明の実施例及び比較例におけるゲー
ト寸法のばらつきを示すグラフ図である。図４の縦軸は
前記ゲート寸法の差を示す。この値が小さいほどウェハ
面内のばらつきが小さく均一であることを示している。
【００５２】ｎ型ＭＯＳトランジスタについては、実施
例であるＲＴＡ処理を施したウェハは、比較例であるＲ
ＴＡ処理を施していないウェハと比較してゲート寸法の
ばらつきが約１０％低減した。また、ｐ型ＭＯＳトラン
ジスタにおいては、実施例であるＲＴＡ処理を施したウ
ェハは、比較例であるＲＴＡ処理を施していないウェハ
と比較してゲート寸法のばらつきが約３０％低減した。
これは、実施例であるＲＴＡ処理を施したウェハにおい
ては、多結晶シリコン膜中に非晶質相がほとんど存在せ
ずエッチング速度が均一になったため、ゲート寸法のば
らつきが小さくなったためである。これに対して、比較
例であるＲＴＡ処理を施していないウェハについては、
多結晶シリコン膜中に非晶質相が存在するため、多結晶
シリコン膜中における結晶部分と非晶質相との間にエッ
チング速度の違いが生じ、ゲート寸法のばらつきが大き
かった。
例であるＲＴＡ処理を施したウェハは、比較例であるＲ
ＴＡ処理を施していないウェハと比較してゲート寸法の
ばらつきが約１０％低減した。また、ｐ型ＭＯＳトラン
ジスタにおいては、実施例であるＲＴＡ処理を施したウ
ェハは、比較例であるＲＴＡ処理を施していないウェハ
と比較してゲート寸法のばらつきが約３０％低減した。
これは、実施例であるＲＴＡ処理を施したウェハにおい
ては、多結晶シリコン膜中に非晶質相がほとんど存在せ
ずエッチング速度が均一になったため、ゲート寸法のば
らつきが小さくなったためである。これに対して、比較
例であるＲＴＡ処理を施していないウェハについては、
多結晶シリコン膜中に非晶質相が存在するため、多結晶
シリコン膜中における結晶部分と非晶質相との間にエッ
チング速度の違いが生じ、ゲート寸法のばらつきが大き
かった。
【００５３】
【発明の効果】以上詳述したように、本発明によれば、
プリドーピングプロセスが設けられたＭＯＳトランジス
タの製造方法においても、ゲート電極の材料となる多結
晶又は非晶質シリコン膜の堆積後にＲＴＡ処理を行うこ
とにより、前記シリコン膜における非晶質相を消滅させ
ると共に結晶粒を小さく制御できる。これにより、ゲー
ト電極中の不純物の濃度分布を均一にし、ゲート電極の
空乏化を防止すると共にゲート電極の形状のばらつきを
抑制し、性能が高く特性が安定したＭＯＳトランジスタ
を製造することができる。
プリドーピングプロセスが設けられたＭＯＳトランジス
タの製造方法においても、ゲート電極の材料となる多結
晶又は非晶質シリコン膜の堆積後にＲＴＡ処理を行うこ
とにより、前記シリコン膜における非晶質相を消滅させ
ると共に結晶粒を小さく制御できる。これにより、ゲー
ト電極中の不純物の濃度分布を均一にし、ゲート電極の
空乏化を防止すると共にゲート電極の形状のばらつきを
抑制し、性能が高く特性が安定したＭＯＳトランジスタ
を製造することができる。
【図１】（ａ）乃至（ｄ）は、本発明の第１の実施例に
係るＭＯＳトランジスタの製造方法を工程順に示す断面
図である。
係るＭＯＳトランジスタの製造方法を工程順に示す断面
図である。
【図２】（ａ）乃至（ｃ）は、本実施例に係るＭＯＳト
ランジスタの製造方法における図１の次の工程を示す断
面図である。
ランジスタの製造方法における図１の次の工程を示す断
面図である。
【図３】（ａ）乃至（ｃ）は、本発明の第２の実施例に
係るＭＯＳトランジスタの製造方法を工程順に示す断面
図である。
係るＭＯＳトランジスタの製造方法を工程順に示す断面
図である。
【図４】本発明の実施例及び比較例におけるゲート寸法
のばらつきを示すグラフ図である。
のばらつきを示すグラフ図である。
【図５】（ａ）乃至（ｃ）は、従来のＭＯＳトランジス
タの製造方法を工程順に示す断面図である。
タの製造方法を工程順に示す断面図である。
【図６】（ａ）乃至（ｃ）は、従来のＭＯＳトランジス
タの製造方法における図５の次の工程を示す断面図であ
る。
タの製造方法における図５の次の工程を示す断面図であ
る。
１；半導体基板 ２；素子分離膜 ３；チャネル層 ４；ゲート絶縁膜 ５、１５、２５；多結晶シリコン膜 ６；フォトレジスト ７ａ、７ｂ；ＳＤ−エクステンション ８；サイドウォール ９；ソース １０；ドレイン １１、２１、３１；ゲート電極 １２、２２、３２；ｎ型ＭＯＳトランジスタ １３；非晶質シリコン膜
Claims (6)
- 【請求項１】 半導体基板上にゲート絶縁膜を形成する
工程と、このゲート絶縁膜上に多結晶シリコン又は非晶
質シリコンからなるシリコン膜を形成する工程と、この
シリコン膜に温度が８００乃至１０００℃且つ時間が１
乃至１０秒間の熱処理を施す工程と、前記シリコン膜に
不純物をイオン注入してプリドーピングする工程と、前
記シリコン膜をエッチングしてゲート電極をパターニン
グする工程と、このゲート電極の側部にサイドウォール
を形成する工程と、前記ゲート電極及び前記半導体基板
にイオン注入することにより前記ゲート電極に不純物を
ドーピングすると共に前記半導体基板の表面にソース及
びドレインを形成する工程と、を有することを特徴とす
るＭＯＳトランジスタの製造方法。 - 【請求項２】 前記熱処理は窒素雰囲気又は酸素を１体
積％以下含有する窒素雰囲気中で行うＲＴＡ処理である
ことを特徴とする請求項１に記載のＭＯＳトランジスタ
の製造方法。 - 【請求項３】 前記熱処理はハロゲンランプによるＲＴ
Ａ処理であることを特徴とする請求項１又は２に記載の
ＭＯＳトランジスタの製造方法。 - 【請求項４】 前記ゲート絶縁膜は厚さが２ｎｍ以下の
シリコン酸窒化物により形成されていることを特徴とす
る請求項１乃至３のいずれか１項に記載のＭＯＳトラン
ジスタの製造方法。 - 【請求項５】 前記シリコン膜は化学的気相堆積法によ
り形成することを特徴とする請求項１乃至４のいずれか
１項に記載のＭＯＳトランジスタの製造方法。 - 【請求項６】 前記半導体基板上にゲート絶縁膜を形成
する工程の前に、半導体基板表面に素子分離領域を形成
する工程を有することを特徴とする請求項１乃至５のい
ずれか１項に記載のＭＯＳトランジスタの製造方法。
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|---|---|---|---|
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| TW090130077A TW523875B (en) | 2000-12-06 | 2001-12-05 | MOS transistor fabrication method |
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|---|---|
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| TW (1) | TW523875B (ja) |
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-
2000
- 2000-12-06 JP JP2000372121A patent/JP2002176172A/ja active Pending
-
2001
- 2001-12-05 US US10/010,339 patent/US20020068407A1/en not_active Abandoned
- 2001-12-05 TW TW090130077A patent/TW523875B/zh not_active IP Right Cessation
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