JP2006041306A - 半導体装置の製造方法 - Google Patents

Abstract

【課題】 ゲート電極材料膜形成時に形成されたゲート電極材料膜／高誘電率ゲート絶縁膜の界面における寄生低誘電率界面層を還元し、ゲート絶縁膜の薄膜化を実現する。
【解決手段】 シリコン基板１上に下部界面層４としてのシリコン酸窒化膜４を形成し、その上に高誘電率ゲート電極５としてのＨｆアルミネート膜を形成する。Ｈｆアルミネート膜５上にゲート電極材料膜７としてのポリシリコン膜をＬＰＣＶＤ法により５７０℃以上の温度で形成する。その後、ゲートドーパント９を注入する前に、９５０℃以上１０５０℃未満の温度で熱処理（ＰＧＡ処理）８を行う。
【選択図】 図１

Description

本発明は、高誘電率ゲート絶縁膜を有する半導体装置の製造方法に係り、特にゲート絶縁膜の薄膜化に関する。

近年、半導体装置、特に金属−絶縁物−半導体接合型電界効果トランジスタ（ＭＩＳＦＥＴ：metal-insulator-semiconductor-field-effect-transistor）の微細化及び高集積化が進められている。駆動電流確保及び消費電力低減の観点から、半導体装置におけるゲート絶縁膜の薄膜化が求められている。スケーリング則の要請から、ゲート絶縁膜として広く用いられてきたシリコン酸化膜（SiO₂膜）は、その膜厚を２ｎｍ以下にすることが必要となっている。しかし、このような極薄のSiO₂膜をゲート絶縁膜として用いた場合、トンネル電流によるゲート漏れ電流が、ソース／ドレイン電流に対して無視できない値となり、これがMISFETの高性能化と低消費電力化の両立を達成する上での大きな課題となっている。

上記課題に対して、SiO₂膜よりも高い比誘電率を有する高誘電率膜をゲート絶縁膜として用いる方法が提案されている。高誘電率ゲート絶縁膜の材料としては、HfO₂、ZrO₂、Al₂O₃のような金属酸化物、HfSiOx、ZrSiOxのような金属シリケート、HfAlOx、ZrAlOxのような金属アルミネート、La₂O₃、Y₂O₃のようなランタノイド系元素の酸化物等が挙げられる。なかでも、Ｈｆを構成元素に含むハフニア（HfO₂）、ハフニウムアルミネート（HfAlOx）、ハフニウムシリケート（HfSiOx）及びこれらに窒化処理を施したもの（以下「Ｈｆ系高誘電体材料」と総称する。）では、熱的安定性が比較的良好であるため、従来のLSI製造プロセスヘの導入が比較的容易であると考えられている。Ｈｆ系高誘電体材料は比誘電率が１０以上であり、SiO₂の比誘電率３.９に比べて大きいため、実効的なゲート絶縁膜の膜厚（ＥＯＴ：equivalent oxide thickness、以下「電気的膜厚」ともいう。）を小さく保ちつつ、物理的膜厚を大きくすることができる。このため、トンネル電流によるゲート漏れ電流を抑えることができ、消費電力を抑えることができる。

従来より、ゲート電極材料膜として多結晶質シリコン膜（以下「ポリシリコン膜」ともいう。）や非晶質シリコン膜のようなシリコン膜が用いられている。そして、このシリコン膜にゲートドーパントとしてリン、ヒ素、ボロンのような不純物が注入され、これらの導電型不純物を活性化するために、高温での熱処理が行われている。
近年においても、微細素子形成時の加工容易性のため、ゲート電極材料膜としてシリコン膜を用い、ゲートドーパント注入、高温熱処理というプロセスが用いられている。上記Ｈｆ系高誘電体材料をゲート絶縁膜として用いたMISFETにおいても、従来の微細加工技術を活用するために、シリコンゲート電極を用いたゲートスタック構造を前提とした開発研究が進められている（例えば、特許文献１参照。）。

特開２００３−３２４１９３号公報（図１）

しかしながら、本発明者の独自調査の結果、上記Ｈｆ系高誘電体材料からなる高誘電率ゲート絶縁膜と、シリコン膜からなるゲート電極とを有するゲートスタック構造を用いた場合には、シリコン膜の製膜時にシリコン膜／Ｈｆ系高誘電率ゲート絶縁膜の界面にて相互反応が起こり、高誘電率ゲート絶縁膜よりも低い比誘電率を有する寄生界面層（以下「寄生低誘電率界面層」という。）が形成されてしまい、ゲート絶縁膜全体の電気的膜厚（ＥＯＴ）が増加してしまうという問題があった。

本発明者は、シリコン膜の製膜温度と、電気的膜厚（ＥＯＴ）との関係について調査した。電気的膜厚は、蓄積容量（Ｃ−Ｖ）特性から得た。
図１０は、ゲート電極となるシリコン膜の製膜温度と、蓄積容量から得られた電気的膜厚との関係を示す図である。より具体的には、高誘電率ゲート絶縁膜としてのＨｆ組成２９％であるＨｆＡｌＯｘ膜上にシリコン膜からなるゲート電極を形成する場合において、シリコン膜の製膜温度が電気的膜厚に与える影響を示している。図１１に示すように、シリコン膜の製膜温度が６００℃以上で電気的膜厚が増大してしまう。これは、意図に反して寄生低誘電率界面層が形成されることによるものである。

このような電気的膜厚の増大は、ゲート絶縁膜の薄膜化を阻害する。上記寄生低誘電率界面層を含むゲート絶縁膜においては、寄生低誘電率界面層を含まない場合に比べて、同一の電気的膜厚（ＥＯＴ）を得るためにゲート絶縁膜全体の物理的膜厚を小さくせざるを得ない。このため、ゲートリーク電流が増大し、所望の素子特性を得ることが困難になってしまうという問題がある。

本発明は、上記従来の課題を解決するためになされたもので、ゲート電極材料膜形成時に形成されたゲート電極材料膜／高誘電率ゲート絶縁膜の界面における寄生低誘電率界面層を還元し、ゲート絶縁膜の薄膜化を実現することを目的とする。

本発明に係る半導体装置の製造方法は、高誘電率ゲート絶縁膜を有する半導体装置の製造方法であって、
基板上にゲート絶縁膜を形成する工程であって、該基板上に下部界面層を形成する工程と、該下部界面層上に該下部界面層よりも高い比誘電率を有する高誘電率ゲート絶縁膜を形成する工程とを含む工程と、
前記高誘電率ゲート絶縁膜上にゲート電極となるゲート電極材料膜を形成する工程と、
前記ゲート電極材料膜を形成した後、微量酸素含有雰囲気中で熱処理を行う工程と、
前記熱処理を行った後、前記ゲート電極材料膜に導電性不純物を導入する工程と、
前記導電性不純物を導入した後、前記ゲート電極材料膜、高誘電率ゲート絶縁膜及び下部界面層を順次パターニングして、ゲート電極を形成する工程とを含むことを特徴とするものである。

本発明に係る半導体装置の製造方法は、高誘電率ゲート絶縁膜を有する半導体装置の製造方法であって、
基板上にゲート絶縁膜を形成する工程であって、該基板上に下部界面層を形成する工程と、該下部界面層上にハフニウムを含有する高誘電率ゲート絶縁膜を形成する工程とを含む工程と、
前記高誘電率ゲート絶縁膜上にゲート電極となるポリシリコン膜を５７０℃以上の温度で形成する工程と、
前記ポリシリコン膜を形成した後、微量酸素含有雰囲気中で熱処理を行う工程と、
前記熱処理を行った後、前記ポリシリコン膜に導電性不純物を導入する工程と、
前記導電性不純物を導入した後、前記ポリシリコン膜、高誘電率ゲート絶縁膜及び下部界面層を順次パターニングして、ゲート電極を形成する工程とを含むことを特徴とするものである。

本発明に係る半導体装置の製造方法は、高誘電率ゲート絶縁膜を有する半導体装置の製造方法であって、
基板上にゲート絶縁膜を形成する工程であって、該基板上に下部界面層を形成する工程と、該下部界面層上にハフニウムを含有する高誘電率ゲート絶縁膜を形成する工程とを含む工程と、
前記高誘電率ゲート絶縁膜上にゲート電極となるポリシリコン膜を５７０℃以上の温度で形成する工程と、
前記ポリシリコン膜を形成した後、微量酸素含有雰囲気中で熱処理を行う工程と、
前記熱処理を行った後、前記ポリシリコン膜に導電性不純物を導入する工程と、
前記導電性不純物を導入した後、前記ポリシリコン膜、高誘電率ゲート絶縁膜及び下部界面層を順次パターニングして、ゲート電極を形成する工程と、
前記ゲート電極をマスクとして、前記基板上層に導電性不純物を注入してエクステンション領域を形成する工程と、
前記エクステンション領域を形成した後、前記ゲート電極の側壁を覆うサイドウォールスペーサを形成する工程と、
前記サイドウォールスペーサ及びゲート電極をマスクとして、導電性不純物を注入してソース／ドレイン領域を形成する工程とを含むことを特徴とするものである。

本発明に係る半導体装置の製造方法は、高誘電率ゲート絶縁膜を有する相補型の半導体装置の製造方法であって、
ｎ型回路領域及びｐ型回路領域の基板上に、ゲート絶縁膜を形成する工程であって、該基板上に下部界面層を形成する工程と、該下部界面層上に該下部界面層よりも高い比誘電率を有する高誘電率ゲート絶縁膜を形成する工程とを含む工程と、
前記高誘電率ゲート絶縁膜上にゲート電極となるゲート電極材料膜を形成する工程と、
前記ゲート電極材料膜を形成した後、微量酸素含有雰囲気中で熱処理を行う工程と、
前記熱処理を行った後、前記ｎ型回路領域の前記ゲート電極材料膜にｎ型不純物を導入し、前記ｐ型回路領域の前記ゲート電極材料膜にｐ型不純物を導入する工程と、
前記ｎ型及びｐ型不純物を導入した後、前記ゲート電極材料膜、高誘電率ゲート絶縁膜及び下部界面層をパターニングして、ゲート電極を形成する工程とを含むことを特徴とするものである。

本発明に係る半導体装置の製造方法は、高誘電率ゲート絶縁膜を有する相補型の半導体装置の製造方法であって、
ｎ型回路領域の基板上層にｐ型ウェルを形成し、ｐ型回路領域の基板上層にｎ型ウェルを形成する工程と、
前記ｎ型回路領域及びｐ型回路領域の基板上に、ゲート絶縁膜を形成する工程であって、該基板上に下部界面層を形成する工程と、該下部界面層上にハフニウムを含有する高誘電率ゲート絶縁膜を形成する工程とを含む工程と、
前記高誘電率ゲート絶縁膜上にゲート電極となるポリシリコン膜を５７０℃以上の温度で形成する工程と、
前記ポリシリコン膜を形成した後、微量酸素含有雰囲気中で熱処理を行う工程と、
前記熱処理を行った後、前記ｎ型回路領域の前記ポリシリコン膜にｎ型不純物を導入し、前記ｐ型回路領域の前記ポリシリコン膜にｐ型不純物を導入する工程と、
前記ｎ型及びｐ型不純物を導入した後、前記ポリシリコン膜、高誘電率ゲート絶縁膜及び下部界面層を順次パターニングして、ゲート電極を形成する工程とを含むことを特徴とするものである。

本発明に係る半導体装置の製造方法は、高誘電率ゲート絶縁膜を有する相補型の半導体装置の製造方法であって、
ｎ型回路領域の基板上層にｐ型ウェルを形成し、ｐ型回路領域の基板上層にｎ型ウェルを形成する工程と、
前記ｎ型回路領域及びｐ型回路領域の基板上に、ゲート絶縁膜を形成する工程であって、該基板上に下部界面層を形成する工程と、該下部界面層上にハフニウムを含有する高誘電率ゲート絶縁膜を形成する工程とを含む工程と、
前記高誘電率ゲート絶縁膜上にゲート電極となるポリシリコン膜を５７０℃以上の温度で形成する工程と、
前記ポリシリコン膜を形成した後、微量酸素含有雰囲気中で熱処理を行う工程と、
前記熱処理を行った後、前記ｎ型回路領域の前記ポリシリコン膜にｎ型不純物を導入し、前記ｐ型回路領域の前記ポリシリコン膜にｐ型不純物を導入する工程と、
前記ｎ型及びｐ型不純物を導入した後、前記ポリシリコン膜、高誘電率ゲート絶縁膜及び下部界面層を順次パターニングして、ゲート電極を形成する工程と、
前記ゲート電極をマスクとして、前記ｐ型ウェルにｎ型不純物を注入してｎ型エクステンション領域を形成する工程と、
前記ゲート電極をマスクとして、前記ｎ型ウェルにｐ型不純物を注入してｐ型エクステンション領域を形成する工程と、
前記ゲート電極の側壁を覆うサイドウォールスペーサを形成する工程と、
前記サイドウォールスペーサ及びゲート電極をマスクとして、前記ｐ型ウェルにｎ型不純物を注入してｎ型ソース／ドレイン領域を形成する工程と、
前記サイドウォールスペーサ及びゲート電極をマスクとして、前記ｎ型ウェルにｐ型不純物を注入してｐ型ソース／ドレイン領域を形成する工程と、
を含むことを特徴とするものである。

本発明に係る半導体装置の製造方法において、前記ゲート電極材料膜又はポリシリコン膜の形成時に、前記ゲート電極材料膜又はポリシリコン膜と前記高誘電率ゲート絶縁膜の界面に、前記高誘電率ゲート絶縁膜よりも低い比誘電率を有する低誘電率界面層が形成され、
前記熱処理は、該低誘電率界面層を還元することが好適である。

本発明に係る半導体装置の製造方法において、前記熱処理は、９５０℃以上１０５０℃未満の温度で行うことが好適である。

本発明は以上説明したように、ゲート電極材料膜形成後、ゲートドーパント導入前に熱処理を行うことにより、ゲート電極材料膜形成時にゲート電極材料膜／高誘電率ゲート絶縁膜の界面に形成された寄生低誘電率界面層を還元し、ゲート絶縁膜の薄膜化を実現することができる。

以下、図面を参照して本発明の実施の形態について説明する。図中、同一または相当する部分には同一の符号を付してその説明を簡略化ないし省略することがある。

実施の形態１．
図１〜図２は、本発明の実施の形態１による半導体装置の製造方法を説明するための工程断面図である。具体的には、図１〜図２は、高誘電率ゲート絶縁膜を有するｎ型チャネルＭＩＳＦＥＴ（以下「ｎＭＩＳＦＥＴ」という。）の製造方法を説明するための工程断面図である。

先ず、基板としてのシリコン基板１内に、酸化膜からなる素子分離２をＳＴＩ（shallow trench isolation）法を用いて形成する。この素子分離２により、素子領域（活性領域）間が分離される。その後、素子分離２により分離された素子領域にｐ型不純物としてのボロンイオンを注入し、その後に熱処理を行うことにより、ｐ型ウェル３を形成する。

次いで、自然酸化膜除去のような前処理を行った後、熱的に安定な下部界面層４としてのシリコン酸窒化膜を、熱酸窒化、プラズマ酸窒化、ラジカル酸窒化等の手法により、例えば、０．５ｎｍ〜１．０ｎｍの膜厚で形成する。なお、シリコン酸窒化膜に代えて、シリコン酸化膜又はシリコン窒化膜を下部界面層４として形成することができる（後述する実施の形態２についても同様）。
そして、シリコン酸窒化膜４上に、該シリコン酸窒化膜４よりも高い比誘電率を有する高誘電率ゲート絶縁膜５としてのＨｆアルミネート（ＨｆＡｌＯｘ）膜を、例えば、２ｎｍ〜３ｎｍの膜厚で形成する。なお、Ｈｆアルミネート膜に代えて、Ｈｆシリケート（ＨｆＳｉＯｘ）膜、ハフニア（ＨｆＯｘ）膜、或いはこれらを窒化処理した膜を高誘電率ゲート絶縁膜５として形成することができる（後述する実施の形態２においても同様）。高誘電率ゲート絶縁膜５を用いることにより、ＳｉＯ_２膜やＳｉＯＮ膜を用いた場合に比べて、ある所定の電気的膜厚（ＥＯＴ）に対する物理的膜厚を厚くすることができるため、ゲート漏れ電流を抑制できる。尚、高誘電率ゲート絶縁膜５は、ＡＬＤ（atomic layer deposition）法やＭＯＣＶＤ（metal organic chemical vapor deposition）法を用いて形成することが好ましい。例えば、Ｈｆアルミネート膜５を、ＡＬＤ法を用いて、基板温度：３００℃、原料：ＨｆＣｌ_４及びＴＭＡ、酸化剤：Ｈ_２Ｏ又はＯ_３、膜厚２〜３ｎｍで製膜することができる。
ＭＩＳＦＥＴ素子のゲート絶縁膜は、シリコン酸窒化膜４とＨｆアルミネート膜５との積層膜である。シリコン酸窒化膜４によりＨｆアルミネート膜５とシリコン基板１との界面反応が抑制される。よって、仕上がりのゲート絶縁膜の膜厚が薄く、且つ、素子特性の良好なトランジスタを作製することが可能となる。

Ｈｆアルミネート膜５の形成後に、極微量酸素含有雰囲気中での熱処理を施すことが好ましい。例えば、ランプ式急速昇降温アニール装置（RTA）により、例えば、１０００℃程度の温度で数秒間の熱処理を行うことができる。この熱処理よりＨｆアルミネート膜５の酸素欠損が補償されると同時に、Ｈｆアルミネート膜５中の不純物濃度を減少させることができる。このため、Ｈｆアルミネート膜５の膜質が改善され、ゲート漏れ電流をより一層抑制することができる。

続いて、Ｈｆアルミネート膜５上に、ゲート電極となるシリコン膜７をＬＰＣＶＤ（low pressure chemical vapor deposition）法により形成する。例えば、温度：６２０℃、ＳｉＨ_４流量：０.２ＳＬＭ、圧力：２０Ｐａの条件で約１３分間製膜を行うことにより、ポリシリコン膜を約１５０ｎｍの膜厚で形成することができる。

シリコン膜７は、多結晶質であることが望ましい。これは、シリコン膜が非晶質の場合には、活性化熱処理時におけるドーパント拡散が遅く、ゲート電極が空乏化するためである。ゲート電極が空乏化している状況においては、トランジスタを動作させた場合の実効的な電気的膜厚（反転容量膜厚：Tinv）が増大してしまう。この結果、良好なオン動作特性を実現できなくなる。また、十分なドーパントの拡散を得るために熱処理の時間を長くした場合、熱処理中に上記高誘電率ゲート絶縁膜５が膜変化（結晶化、相分離等）してしまうため、電気的特性が著しく劣化する。従って、活性化熱処理による特性劣化の回避と、良好な電気的特性の確保を両立のためには、ポリシリコン膜７をゲート電極材料膜として用いることが有効である。

尚、上記ＬＰＣＶＤ法を用いてシリコン膜７を製膜する場合、製膜温度は５７０℃以上であることが望ましい。５７０℃よりも低温では、ＬＰＣＶＤを用いて成長したシリコン膜が非晶質になってしまい、良好な膜モフォロジーを持つポリシリコン膜を得るのが困難になるためである。更に、５７０℃でのポリシリコン膜の製膜速度は約１.６ｎｍ／分程度であり、５７０℃よりも低温では製膜速度が極めて低くなり、現実的なスループットの確保が困難になるためである。

ポリシリコン膜７の形成後、図１（ｂ）に示すように、基板に対して微量酸素含有雰囲気中で高温短時間の熱処理（post-gate-deposition-anneal；以下「ＰＧＡ処理」ともいう。）８を施す。このＰＧＡ処理は、例えば、ランプ式急速昇降温アニール装置を用いて、酸素濃度０.２％程度の微量酸素添加窒素雰囲気中において１０００℃の温度、１秒間の条件にて行うことができる。

尚、このＰＧＡ処理は、ポリシリコン膜７へのゲートドーパント（リンイオン）の注入前、すなわち、ポリシリコン膜７の製膜直後に行うことが望ましい。これは、ＰＧＡ処理中に、ポリシリコン膜７中を拡散したリンイオンがＨｆアルミネート膜５及びシリコン酸窒化膜４中に拡散してしまい、ゲート絶縁膜の電気的特性、信頼性が著しく劣化してしまうためである。さらに、トランジスタを動作させた場合のキャリア移動度が劣化するとともに、ゲートリーク電流の増大を招いてしまう。

本発明者は、独自調査の結果、熱処理（ＰＧＡ処理）を施すことによりゲート絶縁膜の電気的膜厚（ＥＯＴ）の薄膜化が可能になることを見出した。図３は、ｎＭＩＳＦＥＴを作製した場合の電気的膜厚に対する熱処理（ＰＧＡ処理）の効果を示す図である。ここで、下部界面層４として膜厚約１ｎｍのシリコン酸窒化膜を形成し、高誘電率ゲー卜絶縁膜５として膜厚３ｎｍのＨｆアルミネート膜（Ｈｆ組成：約３０%）を形成し、その上に製膜温度６２０℃でポリシリコン膜（ゲート電極材料膜）７を形成している。熱処理（ＰＧＡ処理）は、１０００℃の温度で１秒間行った。また、電気的膜厚は蓄積容量から求めた。
図３に示すように、熱処理（ＰＧＡ処理）を行っていない場合に比べて、熱処理（ＰＧＡ処理）を行った場合においては、同一のゲートスタック構造であるにも関わらず、電気的膜厚（ＥＯＴ）が約０.１５ｎｍ小さくなっていることが分かる。これは、ゲート電極となるポリシリコン膜７の製膜時に、該ポリシリコン膜７とＨｆアルミネート膜５との界面反応により形成された寄生低誘電率界面層が、熱処理（ＰＧＡ処理）によって還元されたためであると考えられる。

また、熱処理（ＰＧＡ処理）の温度は、９５０℃以上１０５０℃未満が望ましい。その理由は、９５０℃よりも低い温度では、ゲート電極材料膜７と高誘電率ゲート絶縁膜５との界面に形成された寄生低誘電率界面層の還元反応が、起こらないか、或いはその反応速度が著しく遅いためである。また、１０５０℃以上では、上記寄生低誘電率界面層が還元されると同時に、高誘電率ゲート絶縁膜５下層の下部界面層４の還元反応も進行してしまうためである。この下部界面層４が著しく還元されると、下部界面層４の電気的膜厚が薄くなり、シリコン基板１と高誘電率ゲート絶縁膜５との距離が近くなってしまう。この場合、高誘電率ゲート絶縁膜５中に残存する固定電荷の影響により、トランジスタ動作をさせた場合のキャリア移動度を著しく劣化させてしまい、所望の素子特性が得られなくなってしまう。
これに対して、９５０℃以上１０５０℃未満では、下部界面層４の還元反応をほとんど進行させずに、寄生低誘電率界面層の還元反応を優先的に進行させることができる。このため、素子特性を劣化させることなく、ゲート絶縁膜全体の電気的膜厚の薄膜化が可能となる。

図４は、熱処理（ＰＧＡ処理）における寄生低誘電率界面層と下部界面層４の還元反応速度を示す図である。ここで、熱処理（ＰＧＡ処理）の温度は１０００℃であり、下部界面層４として熱酸化膜（SiO₂膜）と熱酸窒化膜（SiON膜）とについて調査した。還元反応速度は、電気的膜厚の熱処理（ＰＧＡ処理）時間に伴う変化から求めている。図４に示すように、寄生低誘電率界面層の還元反応速度が約０.１４ｎｍ／秒であるのに対して、熱酸化膜の還元反応速度は約０.０３ｎｍ／秒（寄生低誘電率界面層に対する反応速度比：０.２１）、熱酸窒化膜の還元反応速度は約０.０１５ｎｍ／秒（寄生低誘電率界面層に対する反応速度比：０.１０）であった。上述のように、下部界面層４の還元反応よりも、寄生低誘電率界面層の還元反応が優先的に起こることが分かった。
上記寄生低誘電率界面層は、ゲート電極材料膜であるポリシリコン膜の製膜温度にて形成されているため、シリコンサブオキサイド（SiOx）のような、十分な酸化が進行していない不安定な膜になっている。このため、酸素欠損を膜中に有する高誘電率ゲート絶縁膜５と接触した状態で熱処理（ＰＧＡ処理）を施した場合、熱酸化膜や熱酸窒化膜のようなエネルギー的に安定な下部界面層４に比べて、寄生低誘電率界面層から酸素を奪われ易い状況にあるため、優先的に寄生低誘電率界面層の還元反応が進むと考えられる。

次に、図１（ｃ）に示すように、ポリシリコン膜７にゲートドーパント９としてのリンイオンを、イオン注入法により導入する。その後、熱処理を行うことにより、ポリシリコン膜７におけるリンイオンが拡散する。上述したように、素子特性及び信頼性を劣化させないために、このドーパント注入処理は、上記ＰＧＡ処理の後に実施する必要がある。なお、リンイオンに代えて砒素イオンをゲートドーパントとして導入することができる。

次に、図示しないが、ポリシリコン膜７上にレジストパターンをリソグラフィ技術により形成する。そして、このレジストパターンをマスクとして、ポリシリコン膜７、Ｈｆアルミネート膜５及びシリコン酸窒化膜４を順次エッチングすると、図２（ａ）に示すように、シリコン基板１上に、パターンニングされたシリコン酸窒化膜４ａとＨｆアルミネート膜５ａとからなるゲート絶縁膜６を介してポリシリコンゲート電極７ａが形成される。その後、ゲート電極７ａをマスクとして、ｎ型不純物としての砒素イオンを低濃度で注入し、活性化のための熱処理を行うことにより、シリコン基板１上層にｎ型エクステンション領域１０を形成する。

次に、ゲート電極７ａを覆うようにシリコン基板１全面にシリコン窒化膜やシリコン酸化膜等の絶縁膜をＣＶＤ法により形成し、該絶縁膜を異方性エッチングする。これにより、図２（ｂ）に示すように、ゲート電極７ａの側壁を覆うサイドウォールスペーサ（以下「サイドウォール」という。）１１が自己整合的に形成される。そして、サイドウォール１１及びゲート電極７ａをマスクとして、ｎ型不純物としての砒素イオンを高濃度で注入し、活性化のための熱処理を行うことにより、シリコン基板１上層にｎ型ソース／ドレイン領域１２を形成する。

次に、サリサイド技術と呼ばれる公知の自己整合シリサイド形成技術を用いて、シリサイド層１３をゲート電極７ａ及びｎ型ソース／ドレイン領域１２の上層に形成する。具体的には、例えば、希ＨＦ等を用いて所定の前洗浄を実施後、Ｎｉ膜とＴｉＮ膜をそれぞれ約１０ｎｍ堆積し、５００℃程度の温度で約３０秒熱処理を施した後、未反応の金属膜（Ｎｉ膜及びＴｉＮ膜）を除去し、その後洗浄することによりＮｉシリサイド層１３が形成される。

本発明者は、本実施の形態１による製法を用いて作製したｎＭＩＳＦＥＴのＣ−Ｖ特性からフラットバンド電圧を求め、フラットバンド電圧を熱処理（ＰＧＡ処理）比較することで、熱処理（ＰＧＡ処理）の素子特性への影響を調査した。図５は、ｎＭＩＳＦＥＴのフラットバンド電圧と、熱処理（ＰＧＡ処理）との関係を示す図である。ここで、下部界面層４として膜厚約１ｎｍのシリコン酸窒化膜を形成し、高誘電率ゲート絶縁膜５として膜厚３ｎｍのＨｆＡｌＯｘ膜（Ｈｆ組成：約３０％）を形成し、ゲート電極材料膜７としてポリシリコン膜を６２０℃の製膜温度で形成した。図５に示すように、熱処理（ＰＧＡ処理）の有無によるフラットバンド電圧の変化は見られない。また、本発明者は、ポリシリコン膜７の製膜温度を変えた場合においても、熱処理（ＰＧＡ処理）がフラットバンド電圧に影響を与えないことを確認した。これらの結果は、熱処理（ＰＧＡ処理）による新たな固定電荷の形成は無いことを示唆しており、ｎＭＩＳＦＥＴの素子特性は熱処理（ＰＧＡ処理）により劣化しないと考えられる。

また、本発明者による調査の結果、本実施の形態１による製法を用いて作製されたｎＭＩＳＦＥＴのオン動作電流が改善されることが分かった。図６は、ｎＭＩＳＦＥＴのオン電流と、熱処理（ＰＧＡ処理）との関係を示す図である。ここで、下部界面層４として膜厚約１ｎｍのシリコン酸窒化膜を形成し、高誘電率ゲート絶縁膜５として膜厚３ｎｍのＨｆＡｌＯｘ膜（Ｈｆ組成：約３０％）を形成し、ゲート電極材料膜７としてポリシリコン膜を６２０℃の製膜温度で形成した。評価に用いたｎＭＩＳＦＥＴは、ゲート長：１μｍ、ウェル幅：１０μｍの長チャネルトランジスタである。オン動作電流の値は、ゲート電圧とドレイン電圧として１．１Ｖを印加した場合のドレイン電流値として規定している。図６に示すように、熱処理（ＰＧＡ処理）がない場合に比べて、熱処理（ＰＧＡ処理）を施すことにより、オン動作電流が増加している。これは、熱処理（ＰＧＡ処理）により、ゲート絶縁膜全体の電気的膜厚が小さくなったため、チャネル反転層形成時に印加される電界強度が増加し、その結果、オン動作電流が増加したと考えられる。従って、熱処理（ＰＧＡ処理）を施すことにより、オン動作電流に対する改善効果が得られることが分かる。

以上説明したように、本実施の形態１では、Ｈｆアルミネート膜５上にゲート電極材料膜７としてポリシリコン膜を形成した後、該ポリシリコン膜７にゲートドーパント９を注入する前に、熱処理（ＰＧＡ処理）８を行った。この熱処理（ＰＧＡ処理）８により、ポリシリコン膜７形成時にポリシリコン膜７とＨｆアルミネート膜５の界面に形成された寄生低誘電率界面層を還元することができ、ゲート絶縁膜６全体の電気的膜厚の増加を抑制することができる。熱処理（ＰＧＡ処理）８はゲートドーパント９注入前に行われるため、熱処理８によってドーパント９がゲート絶縁膜６へ拡散流入することを防止でき、ゲート絶縁膜６の特性劣化及び信頼性劣化を回避することができる。さらに、熱処理（ＰＧＡ処理）８の温度を９５０℃以上１０５０℃未満とすることにより、下部界面層４の還元反応を抑制しつつ、寄生低誘電率界面層の還元反応を選択的に行うことができる。
従って、素子特性を劣化させることなく、ゲート絶縁膜全体の電気的膜厚を薄膜化することができ、トランジスタのオン電流を増加させることができる。よって、高性能なトランジスタを再現性良く、容易に且つ安価に作製することができる。

また、意図に反して形成された寄生低誘電率界面層を意図的に還元できるため、電気的膜厚の制御を、後工程のプロセス条件に依存せず、設計値に基づいて行うことが可能となる。すなわち、後工程のプロセスの影響による素子特性バラツキが小さくなり、プロセスの安定性が向上するため、高い駆動電流を持つ高性能なトランジスタを再現性良く、作製することが可能となる。その結果、半導体装置の歩留りを向上させることができ、生産性を向上させることができる。

なお、本実施の形態１ではｎＭＩＳＦＥＴを作製する場合について説明したが、ｐＭＩＳＦＥＴの作製に対しても本発明を適用することができる。この場合にも、ポリシリコン膜７を形成した後、ポリシリコン膜７へゲートドーパント（ボロンイオン）を注入する前に、熱処理（ＰＧＡ処理）を行う必要がある。これにより、熱処理（ＰＧＡ処理）によってドーパントがゲート絶縁膜へ拡散流入することを防止でき、さらにキャリア移動度の劣化や、ゲートリーク電流の増大を防止することができる。

また、本実施の形態１では、トランジスタの作製について説明したが、容量素子の作製に対しても本発明を適用することができる。

また、本実施の形態１では、高誘電率ゲート絶縁膜の材料としてＨｆ系高誘電体材料を用いているが、これに限らず、ＺｒＯ_２、Ａｌ_２Ｏ_３、ＺｒＳｉＯｘ、ＺｒＡｌＯｘ、Ｌａ_２Ｏ_３、Ｙ_２Ｏ_３、或いはこれらに窒化処理を施した材料を用いることができる。

また、ゲート電極材料膜としてポリシリコン膜を用いているが、ポリシリコンゲルマニウム膜を用いることができる。

実施の形態２．
図７〜図９は、本発明の実施の形態２による半導体装置の製造方法を説明するための工程断面図である。具体的には、相補型半導体装置であるＣＭＩＳＦＥＴの製造方法を説明するための工程断面図である。
図７（ａ）に示すように、ｐ型シリコン基板２１にＳＴＩ法を用いて素子分離２２を形成する。そして、素子分離２２で分離されたｎ型チャネルＭＩＳＦＥＴ領域（以下「ＮＭＩＳ領域」という。）の活性領域に、ｐ型不純物としてのボロンイオンを注入し、熱処理を行うことによりｐ型ウェル２３を形成する。また、ｐ型チャネルＭＩＳＦＥＴ領域（以下「ＰＭＩＳ領域」という。）の活性領域に、ｎ型不純物としてのリンイオンを注入し、熱処理を行うことにより、ｎ型ウェル２４を形成する。

次に、自然酸化膜除去のような前処理を行った後、下部界面層２５としてのシリコン酸窒化膜を、熱酸窒化、プラズマ酸窒化、ラジカル酸窒化等の手法により、例えば、０．５ｎｍ〜１．０ｎｍの膜厚で形成する。
そして、シリコン酸窒化膜２５上に、該シリコン酸窒化膜２５よりも高い比誘電率を有し、ハフニウムを含有する高誘電率ゲート絶縁膜２６としてＨｆアルミネート膜（ＨｆＡｌＯｘ膜）を、例えば、２ｎｍ〜３ｎｍの膜厚で形成する。さらに、ＨｆＡｌＯｘ膜２６上に、ゲート電極となるポリシリコン膜２８をＬＰＣＶＤ法により５７０℃以上の温度で形成する。例えば、温度：６２０℃、ＳｉＨ_４流量：０.２ＳＬＭ、圧力：２０Ｐａの条件で約１３分間製膜を行うことにより、ポリシリコン膜を約１５０ｎｍの膜厚で形成することができる。

ポリシリコン膜２８の形成後、図７（ｂ）に示すように、基板に対して微量酸素含有雰囲気中で高温短時間の熱処理（post-gate-deposition-anneal；以下「ＰＧＡ処理」ともいう。）２９を施す。このＰＧＡ処理は、例えば、ランプ式急速昇降温アニール装置を用いて、酸素濃度０.２％程度の微量酸素添加窒素雰囲気中において１０００℃の温度、１秒間の条件にて行うことができる。

次に、図７（ｃ）に示すように、ＰＭＩＳ領域をレジストパターン３０でマスクし、ＮＭＩＳ領域のポリシリコン膜２８にゲートドーパントとしてのリンイオン３１をイオン注入法により注入する。その後、レジストパターン３０を除去する。そして、図８（ａ）に示すように、ＮＭＩＳ領域をレジストパターン３２でマスクし、ＰＭＩＳ領域のポリシリコン膜２８にゲートドーパントとしてのボロンイオンをイオン注入法により注入する。その後、レジストパターン３２を除去する。続いて、熱処理を行うことにより、ポリシリコン膜２８におけるゲートドーパントが拡散する。

次に、ポリシリコン膜２８上にリソグラフィ技術を用いてレジストパターン３４をリソグラフィ技術により形成し、このレジストパターン３４をマスクとして、ポリシリコン膜２８、Ｈｆアルミネート膜２６及びシリコン酸窒化膜２５を順次エッチングすると、図８（ｂ）に示すように、ＮＭＩＳ領域及びＰＭＩＳ領域において、シリコン基板２１上に、パターニングされたシリコン酸窒化膜２５ａとＨｆアルミネート膜２６ａとからなるゲート絶縁膜２７を介してポリシリコンゲート電極２８ａが形成される。その後、レジストパターン３４を除去する。

次に、ＰＭＩＳ領域をレジストパターンでマスクし、ＮＭＩＳ領域のゲート電極２８ａをマスクとして、ｎ型不純物としての砒素イオンを低濃度で注入する。その後、レジストパターンを除去する。そして、ＮＭＩＳ領域をレジストパターンでマスクし、ＰＭＩＳ領域のゲート電極２８ａをマスクとして、ｐ型不純物としてのボロンイオンを低濃度で注入する。その後、レジストパターンを除去する。続いて、活性化のための熱処理を行うことにより、図８（ｃ）に示すように、ＮＭＩＳ領域のシリコン基板２１上層にｎ型エクステンション領域３５が形成され、ＰＭＩＳ領域のシリコン基板２１上層にｐ型エクステンション領域３６が形成される。

次に、ゲート電極２８ａを覆うようにシリコン基板２１全面にシリコン窒化膜やシリコン酸化膜等の絶縁膜をＣＶＤ法により形成し、該絶縁膜を異方性エッチングする。これにより、図９（ａ）に示すように、ゲート電極２８ａの側壁を覆うサイドウォールスペーサ３７が自己整合的に形成される。
そして、ＰＭＩＳ領域をレジストパターンでマスクし、ＮＭＩＳ領域のサイドウォールスペーサ３７及びゲート電極２８ａをマスクとして、ｎ型不純物としての砒素イオンを高濃度で注入する。その後、レジストパターンを除去する。そして、ＮＭＩＳ領域をレジストパターンでマスクし、ＰＭＩＳ領域のサイドウォールスペーサ３７及びゲート電極２８ａをマスクとして、ｐ型不純物としてのボロンイオンを高濃度で注入する。その後、レジストパターン４６を除去する。続いて、活性化のための熱処理を行うことにより、図９（ａ）に示すように、ＮＭＩＳ領域のシリコン基板２１上層にｎ型ソース／ドレイン領域３８が形成され、ＰＭＩＳ領域のシリコン基板２１上層にｐ型ソース／ドレイン領域３９が形成される。

次に、サリサイド技術と呼ばれる公知の自己整合シリサイド形成技術を用いて、シリサイド層４０をゲート電極２８ａ、ｎ型ソース／ドレイン領域３８及びｐ型ソース／ドレイン領域３９の上層に形成する。具体的には、例えば、希ＨＦ等を用いて所定の前洗浄を実施後、Ｎｉ膜とＴｉＮ膜をそれぞれ約１０ｎｍ堆積し、５００℃程度の温度で約３０秒熱処理を施した後、未反応の金属膜（Ｎｉ膜及びＴｉＮ膜）を除去し、その後洗浄することによりＮｉシリサイド層４０が形成される。

以上説明したように、本実施の形態２では、Ｈｆアルミネート膜２６上にゲート電極材料膜２８としてポリシリコン膜を形成した後、該ポリシリコン膜２８にゲートドーパント３１，３３を注入する前に、熱処理（ＰＧＡ処理）２９を行った。この熱処理（ＰＧＡ処理）２９により、ポリシリコン膜２８形成時にポリシリコン膜２８とＨｆアルミネート膜２６の界面に形成された寄生低誘電率界面層を還元することができ、ゲート絶縁膜２７全体の電気的膜厚の増加を抑制することができる。熱処理（ＰＧＡ処理）２９はゲートドーパント３１，３３注入前に行われるため、熱処理２９によってドーパント３１，３３がゲート絶縁膜２７へ拡散流入することを防止でき、ゲート絶縁膜２７の特性劣化及び信頼性劣化を回避することができる。さらに、熱処理（ＰＧＡ処理）２９の温度を９５０℃以上１０５０℃未満とすることにより、下部界面層２５の還元反応を抑制しつつ、寄生低誘電率界面層の還元反応を選択的に行うことができる。
従って、素子特性を劣化させることなく、ゲート絶縁膜全体の電気的膜厚を薄膜化することができ、トランジスタのオン電流を増加させることができる。よって、高性能なトランジスタを再現性良く、容易に且つ安価に作製することができる。
本実施の形態２によっても、実施の形態１で得られた効果と同様の効果が得られる。

本発明の実施の形態１による半導体装置の製造方法を説明するための工程断面図である（その１）。 本発明の実施の形態１による半導体装置の製造方法を説明するための工程断面図である（その２）。 ｎＭＩＳＦＥＴを作製した場合の電気的膜厚に対する熱処理（ＰＧＡ処理）の効果を示す図である。 熱処理（ＰＧＡ処理）における寄生低誘電率界面層と下部界面層の還元反応速度を示す図である。 ｎＭＩＳＦＥＴのフラットバンド電圧と、熱処理（ＰＧＡ処理）との関係を示す図である。 ｎＭＩＳＦＥＴのオン電流と、熱処理（ＰＧＡ処理）との関係を示す図である。 本発明の実施の形態２による半導体装置の製造方法を説明するための工程断面図である（その１）。 本発明の実施の形態２による半導体装置の製造方法を説明するための工程断面図である（その２）。 本発明の実施の形態２による半導体装置の製造方法を説明するための工程断面図である（その３）。 ゲート電極となるシリコン膜の製膜温度と、蓄積容量から得られた電気的膜厚との関係を示す図である。

符号の説明

１，２１ シリコン基板
２，２２ 素子分離
３，２３ ｐ型ウェル
４，２５ 下部界面層（シリコン酸窒化膜）
５，２６ 高誘電率ゲート絶縁膜（Ｈｆアルミネート膜）
６，２７ ゲート絶縁膜
７，２８ ゲート電極材料膜（ポリシリコン膜）
７ａ，２８ａ ゲート電極
８，２９ 熱処理（ＰＧＡ処理）
９，３１ リンイオン
１０，３５ ｎ型エクステンション領域
１１，３７ サイドウォールスペーサ
１２，３８ ｎ型ソース／ドレイン領域
１３，４０ シリサイド層（Ｎｉシリサイド層）
２４ ｎ型ウェル
３０、３２，３４ レジストパターン
３３ ボロンイオン
３６ ｐ型エクステンション領域
３９ ｐ型ソース／ドレイン領域

Claims (9)

1. 高誘電率ゲート絶縁膜を有する半導体装置の製造方法であって、
   基板上にゲート絶縁膜を形成する工程であって、該基板上に下部界面層を形成する工程と、該下部界面層上に該下部界面層よりも高い比誘電率を有する高誘電率ゲート絶縁膜を形成する工程とを含む工程と、
   前記高誘電率ゲート絶縁膜上にゲート電極となるゲート電極材料膜を形成する工程と、
   前記ゲート電極材料膜を形成した後、微量酸素含有雰囲気中で熱処理を行う工程と、
   前記熱処理を行った後、前記ゲート電極材料膜に導電性不純物を導入する工程と、
   前記導電性不純物を導入した後、前記ゲート電極材料膜、高誘電率ゲート絶縁膜及び下部界面層を順次パターニングして、ゲート電極を形成する工程とを含むことを特徴とする半導体装置の製造方法。
2. 高誘電率ゲート絶縁膜を有する半導体装置の製造方法であって、
   基板上にゲート絶縁膜を形成する工程であって、該基板上に下部界面層を形成する工程と、該下部界面層上にハフニウムを含有する高誘電率ゲート絶縁膜を形成する工程とを含む工程と、
   前記高誘電率ゲート絶縁膜上にゲート電極となるポリシリコン膜を５７０℃以上の温度で形成する工程と、
   前記ポリシリコン膜を形成した後、微量酸素含有雰囲気中で熱処理を行う工程と、
   前記熱処理を行った後、前記ポリシリコン膜に導電性不純物を導入する工程と、
   前記導電性不純物を導入した後、前記ポリシリコン膜、高誘電率ゲート絶縁膜及び下部界面層を順次パターニングして、ゲート電極を形成する工程とを含むことを特徴とする半導体装置の製造方法。
3. 高誘電率ゲート絶縁膜を有する半導体装置の製造方法であって、
   基板上にゲート絶縁膜を形成する工程であって、該基板上に下部界面層を形成する工程と、該下部界面層上にハフニウムを含有する高誘電率ゲート絶縁膜を形成する工程とを含む工程と、
   前記高誘電率ゲート絶縁膜上にゲート電極となるポリシリコン膜を５７０℃以上の温度で形成する工程と、
   前記ポリシリコン膜を形成した後、微量酸素含有雰囲気中で熱処理を行う工程と、
   前記熱処理を行った後、前記ポリシリコン膜に導電性不純物を導入する工程と、
   前記導電性不純物を導入した後、前記ポリシリコン膜、高誘電率ゲート絶縁膜及び下部界面層を順次パターニングして、ゲート電極を形成する工程と、
   前記ゲート電極をマスクとして、前記基板上層に導電性不純物を注入してエクステンション領域を形成する工程と、
   前記エクステンション領域を形成した後、前記ゲート電極の側壁を覆うサイドウォールスペーサを形成する工程と、
   前記サイドウォールスペーサ及びゲート電極をマスクとして、導電性不純物を注入してソース／ドレイン領域を形成する工程とを含むことを特徴とする半導体装置の製造方法。
4. 高誘電率ゲート絶縁膜を有する相補型の半導体装置の製造方法であって、
   ｎ型回路領域及びｐ型回路領域の基板上に、ゲート絶縁膜を形成する工程であって、該基板上に下部界面層を形成する工程と、該下部界面層上に該下部界面層よりも高い比誘電率を有する高誘電率ゲート絶縁膜を形成する工程とを含む工程と、
   前記高誘電率ゲート絶縁膜上にゲート電極となるゲート電極材料膜を形成する工程と、
   前記ゲート電極材料膜を形成した後、微量酸素含有雰囲気中で熱処理を行う工程と、
   前記熱処理を行った後、前記ｎ型回路領域の前記ゲート電極材料膜にｎ型不純物を導入し、前記ｐ型回路領域の前記ゲート電極材料膜にｐ型不純物を導入する工程と、
   前記ｎ型及びｐ型不純物を導入した後、前記ゲート電極材料膜、高誘電率ゲート絶縁膜及び下部界面層をパターニングして、ゲート電極を形成する工程とを含むことを特徴とする半導体装置の製造方法。
5. 高誘電率ゲート絶縁膜を有する相補型の半導体装置の製造方法であって、
   ｎ型回路領域の基板上層にｐ型ウェルを形成し、ｐ型回路領域の基板上層にｎ型ウェルを形成する工程と、
   前記ｎ型回路領域及びｐ型回路領域の基板上に、ゲート絶縁膜を形成する工程であって、該基板上に下部界面層を形成する工程と、該下部界面層上にハフニウムを含有する高誘電率ゲート絶縁膜を形成する工程とを含む工程と、
   前記高誘電率ゲート絶縁膜上にゲート電極となるポリシリコン膜を５７０℃以上の温度で形成する工程と、
   前記ポリシリコン膜を形成した後、微量酸素含有雰囲気中で熱処理を行う工程と、
   前記熱処理を行った後、前記ｎ型回路領域の前記ポリシリコン膜にｎ型不純物を導入し、前記ｐ型回路領域の前記ポリシリコン膜にｐ型不純物を導入する工程と、
   前記ｎ型及びｐ型不純物を導入した後、前記ポリシリコン膜、高誘電率ゲート絶縁膜及び下部界面層を順次パターニングして、ゲート電極を形成する工程とを含むことを特徴とする半導体装置の製造方法。
6. 高誘電率ゲート絶縁膜を有する相補型の半導体装置の製造方法であって、
   ｎ型回路領域の基板上層にｐ型ウェルを形成し、ｐ型回路領域の基板上層にｎ型ウェルを形成する工程と、
   前記ｎ型回路領域及びｐ型回路領域の基板上に、ゲート絶縁膜を形成する工程であって、該基板上に下部界面層を形成する工程と、該下部界面層上にハフニウムを含有する高誘電率ゲート絶縁膜を形成する工程とを含む工程と、
   前記高誘電率ゲート絶縁膜上にゲート電極となるポリシリコン膜を５７０℃以上の温度で形成する工程と、
   前記ポリシリコン膜を形成した後、微量酸素含有雰囲気中で熱処理を行う工程と、
   前記熱処理を行った後、前記ｎ型回路領域の前記ポリシリコン膜にｎ型不純物を導入し、前記ｐ型回路領域の前記ポリシリコン膜にｐ型不純物を導入する工程と、
   前記ｎ型及びｐ型不純物を導入した後、前記ポリシリコン膜、高誘電率ゲート絶縁膜及び下部界面層を順次パターニングして、ゲート電極を形成する工程と、
   前記ゲート電極をマスクとして、前記ｐ型ウェルにｎ型不純物を注入してｎ型エクステンション領域を形成する工程と、
   前記ゲート電極をマスクとして、前記ｎ型ウェルにｐ型不純物を注入してｐ型エクステンション領域を形成する工程と、
   前記ゲート電極の側壁を覆うサイドウォールスペーサを形成する工程と、
   前記サイドウォールスペーサ及びゲート電極をマスクとして、前記ｐ型ウェルにｎ型不純物を注入してｎ型ソース／ドレイン領域を形成する工程と、
   前記サイドウォールスペーサ及びゲート電極をマスクとして、前記ｎ型ウェルにｐ型不純物を注入してｐ型ソース／ドレイン領域を形成する工程と、
   を含むことを特徴とする半導体装置の製造方法。
7. 請求項１又は４に記載の半導体装置の製造方法において、
   前記ゲート電極材料膜の形成時に、前記ゲート電極材料膜と前記高誘電率ゲート絶縁膜の界面に、前記高誘電率ゲート絶縁膜よりも低い比誘電率を有する低誘電率界面層が形成され、
   前記熱処理は、該低誘電率界面層を還元することを特徴とする半導体装置の製造方法。
8. 請求項２、３、５、６の何れかに記載の半導体装置の製造方法において、
   前記ポリシリコン膜の形成時に、前記ポリシリコン膜と前記高誘電率ゲート絶縁膜の界面に、前記高誘電率ゲート絶縁膜よりも低い比誘電率を有する低誘電率界面層が形成され、
   前記熱処理は、該低誘電率界面層を還元することを特徴とする半導体装置の製造方法。
9. 請求項１から８の何れかに記載の半導体装置の製造方法において、
   前記熱処理は、９５０℃以上１０５０℃未満の温度で行うことを特徴とする半導体装置の製造方法。

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