KR20040095690A - 반도체 장치 및 그 제조 방법 - Google Patents

반도체 장치 및 그 제조 방법 Download PDF

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가부시끼가이샤 한도따이 센단 테크놀로지스
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Abstract

본 발명의 과제는, 막 중에 보이드가 없는 고품질의 SiGe 박막을 게이트 절연막 상에 형성하는 것이다.
실리콘 기판(2) 상에 게이트 절연막(6)으로서의 SiO2막을 거쳐서 형성된 게이트 전극을 갖는 반도체 장치이며, 게이트 전극은 게이트 절연막(6) 상에 형성된 시드 Si막(8)과, 시드 Si막(8) 상에 형성되고 막 두께가 50 ㎚ 이하인 SiGe 박막(10)과, SiGe 박막(10) 상에 형성되고 막 두께가 0.5 ㎚ 내지 5 ㎚인 캡 Si 박막(12)을 구비한다.

Description

반도체 장치 및 그 제조 방법{SEMICONDUCTOR DEVICE AND MANUFACTURING METHOD THEREOF}
본 발명은 반도체 장치 및 그 제조 방법에 관한 것으로, 특히 SiGe 박막을 포함하는 게이트 전극 및 그 제조 방법에 관한 것이다.
최근, 반도체 장치로서의 MOSFET(Metal Oxide Semiconductor Field Effect Transistor)의 미세화 및 고집적화가 진행되고 있다. 이에 수반하여, 구동 전류 확보나 소비 전력 저감의 관점으로부터 게이트 절연막의 박막화가 진행되고 있다. 그러나, 게이트 절연막의 박막화에 의해, 폴리실리콘으로 이루어지는 게이트 전극에서 발생하는 공핍화에 기인한 기생 용량의 값을 무시할 수 없게 되어 있어, MOSFET의 고성능화 및 저소비 전력화에 있어서 과제로 남아 있다.
그 대책으로서, 게이트 전극에 실리콘 게르마늄(이하「SiGe」이라 함)막을 이용하는 것이 제안되어 있다. MOSFET의 게이트 전극에 SiGe막을 이용함으로써, 게이트 전극 중의 도전형 불순물(예를 들어, 붕소)의 활성화율이 향상되고, 게이트 전극의 공핍화가 억제되어 기생 용량을 감소시킬 수 있다. 이에 의해, 게이트 절연막의 막 두께를 두껍게 할 수 있어, 게이트 누설 전류를 억제할 수 있다.
또한, 상술한 MOSFET의 미세화에 수반하여 게이트 전극의 폭(이하 「게이트 길이」라 함)을 축소시킬 필요가 있지만, 게이트 배선 패턴의 안정성이나 가공 정밀도 확보의 관점으로부터, 게이트 전극의 막 두께를 축소시킬 필요도 있다. 예를 들어, 2001년판 ITRS 로드맵에서는 게이트 길이가 35 ㎚ 세대의 반도체 장치에 있어서, 게이트 전극의 막 두께를 35 ㎚ 내지 70 ㎚로 축소할 필요가 있다고 되어 있다.
또한, 게이트 전극을 저저항화하기 위해, SiGe막의 상방에 실리사이드막을 형성하는 경우가 있다. 이 경우, 실리사이드막 형성시에 SiGe막의 Ge에 기인한 살리사이드 응집이나 저항 불량이 발생되어 버리는 문제가 있었다. 이 문제를 해결하기 위해 SiGe막 상에 캡 Si막을 형성하고, 그 캡 Si막 표면에 있어서의 Ge 농도의 비율을 2 ％ 이하로 조정하는 것이 제안되어 있다(예를 들어, 특허 문헌 1 참조).
[특허 문헌 1]
일본 특허 공개 제2002-261274호 공보(제5 페이지, 도1)
상술한 바와 같이, 차세대의 반도체 장치에 있어서는 게이트 전극으로서의 SiGe막을 박막화하는 것이 요구되고 있다. 또한, SiGe막 상에 캡 Si막을 형성하여 실리사이드막을 형성하는 경우에는, SiGe막의 막 두께를, 게이트 전극 전체의 막 두께로부터 실리콘막의 막 두께를 뺀 값으로 설정할 필요가 있으므로 SiGe막을 더욱 박막화할 필요가 있다.
그러나, 본 발명자에 의한 독자적인 조사에 의해 SiGe막을 박막화하고자 할 때에, 다음과 같은 문제가 발생하는 것을 알 수 있었다.
도10은, SiO2막으로 이루어지는 게이트 절연막 상에 성장시킬 SiGe막을 박막화한 경우인, SiGe막의 단면을 나타내는 SEM 사진이다. 상세하게는, 도10의 (a)는 SiGe막을 150 ㎚의 막 두께로 형성한 경우, 도10의 (b)는 SiGe막을 50 ㎚의 막 두께로 형성한 경우, 도10의 (c)는 SiGe막을 20 ㎚의 막 두께로 형성한 경우의 SiGe막의 상태를 각각 나타내는 도면이다.
도10의 (a)에 나타낸 바와 같이, SiGe막의 막 두께가 비교적 두꺼운 경우(150 ㎚)에는, 막 중에서 보이드의 발생이 없는 연속된 SiGe막이 얻어지고 있다. 그러나, 성장 시간을 짧게 하여 SiGe막의 막 두께를 50 ㎚로 한 경우에는, 도10의 (b)에 나타낸 바와 같이 SiGe막 중에서 보이드(도면 중의 ○표로 나타내는 부분)가 발생되어 버린다. 또한, 성장 시간을 짧게 하여 SiGe막의 막 두께를 20 ㎚로 한 경우에는, 도10의 (c)에 나타낸 바와 같이 표면 거칠기에 의해 불연속적인 SiGe막이 형성되어 버린다.
이상과 같이, SiGe막을 박막화한 경우에는 SiGe막의 그레인 성장 중 SiGe막 중에 보이드가 발생하거나, SiGe막 표면의 거칠기에 의해 SiGe막이 불연속막이 되어 버리는, 즉 막 불량이 발생되어 버린다고 하는 문제가 있었다. 또한, SiGe막 형성 후에 행해지는 열처리에 의해 SiGe막의 막 형태가 변화하여, 결함이 형성되어 버린다고 하는 문제도 있었다.
SiGe막의 박막화에 의해 상기 막 불량이 발생된 경우에는, 절연막과 게이트 전극과의 계면에 있어서 균일한 Ge 조성을 갖는 SiGe막을 형성하는 것이 곤란해져 버린다. 그리고, 드라이 에칭에 의해 게이트 전극을 형성할 때 SiGe막의 막 두께 불균일성에 기인하여, 국소적인 가공 불량을 일으켜 버린다. 또한, SiGe막 중에발생된 보이드에 의해 게이트 배선의 배선 저항이나 트랜지스터의 구동 능력에 변동이 생기므로, 트랜지스터 제조에 있어서의 수율이 열화되어 버린다.
본 발명은 상기 종래의 과제를 해결하기 위해 이루어진 것으로, 막 중에 보이드가 없는 고품질의 SiGe 박막을 게이트 절연막 상에 형성하는 것을 목적으로 한다.
도1은 본 발명의 제1 실시 형태에 의한 반도체 장치를 설명하기 위한 단면도.
도2는 도1에 도시한 반도체 장치의 제조 방법을 설명하기 위한 공정 단면도.
도3은 SiGe 박막 중의 Ge 조성과 MOS 캐패시터에 있어서의 공핍화율과의 관계를 나타내는 그래프.
도4는 SiGe 박막의 성장 온도와 SiGe 박막의 성장 속도 및 막 두께 면내 균일성과의 관계를 나타내는 그래프.
도5는 SiGe 박막의 성장 압력을 변화시킨 경우의 SiGe 박막의 단면을 나타내는 SEM 사진.
도6은 SiGe 박막을 형성한 후와 그 위에 캡 Si 박막을 형성한 후에 있어서의 SiGe 박막의 단면을 나타내는 SEM 사진.
도7은 본 발명의 제2 실시 형태에 의한 반도체 장치를 설명하기 위한 단면도.
도8은 본 발명의 제2 실시 형태에 의한 반도체 장치의 제조 방법을 설명하기 위한 공정 단면도.
도9는 SiGe 박막 상에 캡 Si 박막을 형성한 경우로 하지 않은 경우에 있어서, 상부 Si막의 성장에 상당하는 열처리를 가한 후의 SiGe 박막의 단면을 나타내는 SEM 사진.
도10은 SiGe 박막 상에 캡 Si 박막을 거쳐서 상부 Si막을 형성할 때, 상부 Si막의 성장 온도를 변화시킨 경우의 적층막의 단면을 나타내는 SEM 사진.
도11은 본 발명의 제3 실시 형태에 의한 반도체 장치를 설명하기 위한 단면도.
도12는 본 발명의 제3 실시 형태에 의한 반도체 장치의 제조 방법을 설명하기 위한 공정 단면도.
도13은 본 발명의 제4 실시 형태에 의한 반도체 장치를 설명하기 위한 단면도.
도14는 본 발명의 제4 실시 형태에 의한 반도체 장치의 제조 방법을 설명하기 위한 공정 단면도.
도15는 본 발명의 제5 실시 형태에 의한 반도체 장치를 설명하기 위한 단면도.
도16은 본 발명의 제5 실시 형태에 의한 반도체 장치의 제조 방법을 설명하기 위한 공정 단면도.
도17은 본 발명의 제6 실시 형태에 의한 반도체 장치를 설명하기 위한 단면도.
도18은 본 발명의 제7 실시 형태에 의한 반도체 장치를 설명하기 위한 단면도.
도19는 SiO2막으로 이루어지는 게이트 절연막 상에 성장시키는 SiGe막을 박막화한 경우의 SiGe막의 단면을 나타내는 SEM 사진.
<도면의 주요 부분에 대한 부호의 설명>
2 : 기판(실리콘 기판)
4 : 필드 절연막(소자 분리 절연막)
6 : 게이트 절연막(SiO2막)
8 : 시드 Si막
10 : SiGe 박막
10a : 제1 SiGe층
10b : 제2 SiGe층
12 : 캡 Si 박막
12a : 제1 캡 Si 박막
12b : 제2 캡 Si 박막
14 : 소스/드레인 영역
16 : 상부 Si막
18 : 확장 영역
20 : 사이드 월
22 : 금속 실리사이드층(NiSi층)
본 발명에 관한 반도체 장치는 기판 상에 게이트 절연막을 거쳐서 형성된 SiGe 박막을 포함하는 게이트 전극을 갖는 반도체 장치이며,
상기 게이트 전극이,
상기 게이트 절연막 상에 형성된 시드 Si막과,
상기 시드 Si막 상에 형성되고 막 두께가 50 ㎚ 이하인 SiGe 박막과,
상기 SiGe 박막 상에 형성되고 막 두께가 0.5 ㎚ 내지 5 ㎚인 캡 Si 박막을 구비한 것을 특징으로 하는 것이다.
본 발명에 관한 반도체 장치에 있어서, 상기 캡 Si 박막은 상기 SiGe 박막의 표면 에너지를 저하시키는 막인 것이 적합하다.
본 발명에 관한 반도체 장치에 있어서, 상기 게이트 전극은 상기 캡 Si 박막 상에 형성된 상부 Si막을 더 구비한 것이 적합하다.
본 발명에 관한 반도체 장치에 있어서, 상기 게이트 전극은 상기 캡 Si 박막 상에 형성된 상부 Si막과, 상기 상부 Si막의 상층에 형성된 금속 실리사이드층을 더 구비한 것이 적합하다.
본 발명에 관한 반도체 장치에 있어서, 상기 SiGe 박막은 복수의 SiGe층을 적층하여 이루어지는 것이 적합하다.
본 발명에 관한 반도체 장치에 있어서, 상기 SiGe 박막은 Si(1 - x)Gex로 나타낸 경우의 Ge 조성(x)이 다른 상기 복수의 SiGe층을 적층하여 이루어지는 것이 적합하다.
본 발명에 관한 반도체 장치에 있어서, 상기 게이트 전극은 상기 SiGe 박막과 상기 캡 Si 박막을 각각 복수 구비하고, 상기 SiGe 박막과 상기 캡 Si 박막이 번갈아 적층된 것이 적합하다.
본 발명에 관한 반도체 장치에 있어서, Si(1 - x)Gex로 나타내는 상기 SiGe 박막 중의 Ge 조성(x)이 0.15 이상 0.4 미만인 것이 적합하다.
본 발명에 관한 반도체 장치의 제조 방법은 기판 상에 게이트 절연막을 형성하는 공정과,
상기 게이트 절연막 상에 시드 Si막을 형성하는 공정과,
상기 시드 Si막 상에 SiGe 박막을 450 ℃ 이상 494 ℃ 이하의 온도로 형성한 후, 상기 SiGe 박막 상에 0.5 ㎚ 내지 5 ㎚의 막 두께를 갖는 캡 Si 박막을 동일 온도로 연속하여 형성하는 공정과,
상기 캡 Si 박막, 상기 SiGe 박막 및 상기 시드 Si막을 패터닝하여 게이트 전극을 형성하는 공정과,
상기 게이트 전극을 마스크로 한 이온 주입에 의해 기판 상층에 소스/드레인영역을 형성하는 공정을 포함하는 것을 특징으로 하는 것이다.
본 발명에 관한 반도체 장치의 제조 방법은 기판 상에 게이트 절연막을 형성하는 공정과,
상기 게이트 절연막 상에 시드 Si막을 형성하는 공정과,
상기 시드 Si막 상에 SiGe 박막을 450 ℃ 이상 494 ℃ 이하의 온도로 형성한 후, 상기 SiGe 박막 상에 0.5 ㎚ 내지 5 ㎚의 막 두께를 갖는 캡 Si 박막을 동일 온도로 연속하여 형성하는 공정과,
상기 캡 Si 박막 상에 상기 SiGe 박막의 형성 온도보다도 높은 온도로 상부 Si막을 형성하는 공정과,
상기 상부 Si막, 캡 Si 박막, 상기 SiGe 박막 및 상기 시드 Si막을 패터닝하여 게이트 전극을 형성하는 공정과,
상기 게이트 전극을 마스크로 한 이온 주입에 의해 기판 상층에 소스/드레인 영역을 형성하는 공정을 포함하는 것을 특징으로 하는 것이다.
본 발명에 관한 제조 방법에 있어서, 상기 캡 Si 박막을 형성함으로써 상기 SiGe 박막의 표면 에너지를 저하시키는 것이 적합하다.
본 발명에 관한 제조 방법에 있어서, 상기 SiGe 박막을 30 ㎩ 미만 또는 150 ㎩ 이상의 압력으로 형성하는 것이 적합하다.
본 발명에 관한 제조 방법에 있어서, 상기 상부 Si막을 530 ℃ 이상 620 ℃ 이하의 온도로 형성하는 것이 적합하다.
본 발명에 관한 제조 방법에 있어서, 상기 SiGe 박막의 형성은 상기 시드 Si막 상에 제1 SiGe층을 형성하는 공정과, 상기 제1 SiGe층 상에 상기 제1 SiGe층과는 다른 제2 SiGe층을 형성하는 공정을 포함하는 것이 적합하다.
본 발명에 관한 제조 방법에 있어서, Si(1 - x)Gex로 나타낸 경우의 Ge 조성(x)이 다르도록 상기 제1 및 제2 SiGe층을 형성하는 것이 적합하다.
본 발명에 관한 반도체 장치의 제조 방법은 기판 상에 게이트 절연막을 형성하는 공정과,
상기 게이트 절연막 상에 시드 Si막을 형성하는 공정과,
상기 시드 Si막 상에 SiGe 박막을 450 ℃ 이상 494 ℃ 이하의 온도로 형성한 후, 상기 SiGe 박막 상에 0.5 ㎚ 내지 5 ㎚의 박막을 갖는 캡 Si 박막을 동일 온도로 연속하여 형성하는 공정과,
상기 캡 Si 박막 상에 상기 SiGe 박막의 형성 온도보다도 높은 온도로 상부 Si막을 형성하는 공정과,
상기 상부 Si막, 캡 Si 박막, 상기 SiGe 박막 및 상기 시드 Si막을 패터닝하여 게이트 전극을 형성하는 공정과,
상기 게이트 전극을 마스크로 한 이온 주입에 의해 기판 상층에 확장 영역을 형성하는 공정과,
상기 확장 영역을 형성한 후, 상기 게이트 전극의 측벽을 덮도록 사이드 월을 형성하는 공정과,
상기 게이트 전극 및 사이드 월을 마스크로 한 이온 주입에 의해 기판 상층에 소스/드레인 영역을 형성하는 공정과,
상기 상부 Si막 및 소스/드레인 영역의 상층에 금속 실리사이드층을 살리사이드법에 의해 형성하는 공정을 포함하는 것을 특징으로 하는 것이다.
본 발명에 관한 반도체 장치의 제조 방법은 기판 상에 게이트 절연막을 형성하는 공정과,
상기 게이트 절연막 상에 시드 Si막을 형성하는 공정과,
상기 시드 Si막 상에 SiGe층을 450 ℃ 이상 494 ℃ 이하의 온도로 형성하고, 상기 제1 SiGe층 상에 0.5 ㎚ 내지 5 ㎚의 막 두께를 갖는 제1 캡 Si 박막을 동일 온도로 연속하여 형성하고, 상기 제1 캡 Si 박막 상에 제2 SiGe층을 동일 온도로 연속하여 형성한 후, 상기 제2 SiGe층 상에 0.5 ㎚ 내지 5 ㎚의 막 두께를 갖는 제2 캡 Si 박막을 동일 온도로 연속하여 형성하는 공정과,
상기 제2 캡 Si 박막, 제2 SiGe층, 제1 캡 Si 박막, 제1 SiGe층 및 시드 Si막을 패터닝하여 게이트 전극을 형성하는 공정과,
상기 게이트 전극을 마스크로 한 이온 주입에 의해 기판 상층에 소스/드레인 영역을 형성하는 공정을 포함하는 것을 특징으로 하는 것이다.
본 발명에 관한 반도체 장치의 제조 방법은 기판 상에 게이트 절연막을 형성하는 공정과,
상기 게이트 절연막 상에 시드 Si막을 형성하는 공정과,
상기 시드 Si막 상에 제1 SiGe층을 450 ℃ 이상 494 ℃ 이하의 온도로 형성하고, 상기 제1 SiGe층 상에 0.5 ㎚ 내지 5 ㎚의 박막을 갖는 제1 캡 Si 박막을 동일 온도로 연속하여 형성하고, 상기 제1 캡 Si 박막 상에 제2 SiGe층을 동일 온도로 연속하여 형성한 후, 제2 SiGe층 상에 0.5 ㎚ 내지 5 ㎚의 막 두께를 갖는 제2 캡 Si 박막을 동일 온도로 연속하여 형성하는 공정과,
상기 제2 캡 Si 박막 상에 상기 제1 및 제2 SiGe층의 형성 온도보다도 높은 온도로 상부 Si막을 형성하는 공정과,
상기 상부 Si막, 제2 캡 Si 박막, 제2 SiGe층, 제1 캡 Si 박막, 제1 SiGe층 및 시드 Si막을 패터닝하여 게이트 전극을 형성하는 공정과,
상기 게이트 전극을 마스크로 한 이온 주입에 의해 기판 상층에 확장 영역을 형성하는 공정과,
상기 확장 영역을 형성한 후, 상기 게이트 전극의 측벽을 덮는 사이드 월을 형성하는 공정과,
상기 게이트 전극 및 사이드 월을 마스크로 한 이온 주입에 의해 기판의 상층에 소스/드레인 영역을 형성하는 공정과,
상기 상부 Si막 및 소스/드레인 영역의 상층에 금속 실리사이드층을 살리사이드법에 의해 형성하는 공정을 포함하는 것을 특징으로 하는 것이다.
이하, 도면을 참조하여 본 발명의 실시 형태에 대해 설명한다. 도면 중, 동일 또는 상당하는 부분에는 동일한 부호를 붙여 그 설명을 간략화 내지 생략하는 경우가 있다.
(제1 실시 형태)
우선, 본 발명의 제1 실시 형태에 의한 반도체 장치의 구조에 대해 설명한다.
도1은 본 발명의 제1 실시 형태에 의한 반도체 장치를 설명하기 위한 단면도이다.
도1에 도시한 바와 같이, 기판(2)으로서의 실리콘 기판에는 트랜지스터와 같은 반도체 소자가 형성되는 소자 영역과, 이 소자 영역을 분리하는 분리 영역이 있고, 상기 분리 영역에 필드 절연막(「소자 분리 절연막」이라고도 함)(4)이 형성되어 있다. 또한, 도시하지 않았지만 소자 영역의 기판(2) 내에는 웰 영역이 형성되어 있다.
소자 영역의 기판(2) 상에는 게이트 절연막(6)이 형성되어 있다. 게이트 절연막(6)으로서는, 예를 들어 SiO2막, Si3N4막, SiON막(이하,「SiO2막 등」이라 함)을 이용할 수 있다. SiO2막 등으로 이루어지는 게이트 절연막(6)의 막 두께는, 예를 들어 1.0 ㎚ 내지 1.5 ㎚이다. 또한, SiO2막 등 대신에 고유전체막(High - k막)을 게이트 절연막(6)으로서 이용할 수 있다. 또한 SiO2막 등과 고유전체막과의 적층막을 게이트 절연막(6)으로 할 수도 있다. 이 때, SiO2막 등의 막 두께는 1.0 ㎚ 미만으로 한다. 여기서, 고유전체막으로서는, 예를 들어 Al2O3막, HfO2막, ZrO2막, La2O3막과 같은 금속 산화물이나, 금속 질화물이나, 금속 산질화물이나, HfSiOx, ZrSiOx와 같은 금속 실리케이트나, HfAlOx, ZrAlOx와 같은 금속 알루미네이트 등을 이용할 수 있다.
게이트 절연막(6) 상에는 시드 Si막(8)과, SiGe 박막(10)과, 캡 Si 박막(12)을 적층하여 이루어지는 게이트 전극이 형성되어 있다. 또한, 상기 게이트 전극 하방의 채널 영역(도시 생략)을 사이에 두고, 실리콘 기판(2)의 상층에 소스/드레인 영역(14)이 형성되어 있다.
다음에, 게이트 전극에 대해 설명한다.
게이트 절연막(6) 상에는, 시드 Si막(8)으로서의 비정질 Si막이 형성되어 있다. 시드 Si막(8)의 막 두께는, 예를 들어 1 ㎚ 내지 5 ㎚가 적합하다.
시드 Si막(8) 상에는 하부 전극막으로서의 SiGe 박막(10)이 형성되어 있다. SiGe 박막(10)의 막 두께는, 예를 들어 50 ㎚ 이하가 적합하다. 또, SiGe 박막(10)은 Si(1 - x)Gex인 조성식으로 나타내지만, Ge 조성(X)은 0.15 이상 0.4 미만(즉, 15 ％ 이상 40 ％ 미만)이 적합하며, 0.3(30 ％) 정도가 더욱 적합하다(후술). 또한 SiGe 박막(10)은, 450 ℃ 이상 494 ℃ 이하의 성장 압력으로 성장시킨 것이 적합하다(후술). 또한, SiGe 박막(10)은 30 ㎩ 미만의 성장 압력으로 성장시킨 다결정 SiGe 박막, 또는 150 ㎩ 이상의 성장 압력으로 성장시킨 비정질 SiGe막이 적합하다(후술).
SiGe 박막(10) 상에는 캡 Si 박막(12)이 형성되어 있다. 캡 Si 박막(12)의 막 두께는, 예를 들어 0.5 ㎚ 내지 5 ㎚가 적합하다(후술). 또한, SiGe 박막(10)과 캡 Si 박막(12)은, 동일한 장치를 이용하여 동일 온도로 연속하여 형성되는 것이 적합하다(후술).
다음에, 상기 반도체 장치의 제조 방법에 대해 설명한다.
도2는 도1에 도시한 반도체 장치의 제조 방법을 설명하기 위한 공정 단면도이다.
우선 도2의 (a)에 도시한 바와 같이, 실리콘 기판(2)의 분리 영역에 STI(Shallow Trench Isolation) 기술을 이용하여 필드 절연막(4)을 형성한다. 그리고, 도시하지 않았지만 실리콘 기판(2)의 소자 영역에 도전형 불순물의 이온 주입을 행하고 다시 어닐링 처리를 행함으로써 웰 영역을 형성한다.
다음에, 소정의 전처리(예를 들어, 자연 산화막의 제거)를 행한 후 열산화(혹은 열질화 또는 열산질화), 또는 플라즈마 산화(혹은 플라즈마 질화 또는 플라즈마 산질화) 등의 방법을 이용하여, 실리콘 기판(2) 상에 게이트 절연막(6)으로서의 SiO2막 등(상술)을, 예를 들어 1.0 ㎚ 내지 1.5 ㎚의 막 두께로 형성한다.
또, 상술한 바와 같이 SiO2막 등 대신에, 또는 SiO2막 등과 함께 고유전체막을 게이트 절연막(6)으로서 형성할 수 있다. 게이트 절연막(6)으로서 SiO2막 등과 고유전체막과의 적층 구조를 이용하는 경우에는, SiO2막 등을 1.0 ㎚ 미만의 막 두께로 형성한다. 또한 고유전체막의 성장에는, ALD(Atomic Layer Deposition)법이나 MOCVD(Metal Organic Chemical Vapor Deposition)법을 이용할 수 있다.
다음에 도2의 (a)에 도시한 바와 같이, 게이트 절연막(6) 상에 CVD(Chemical Vapor Deposition)법을 이용하여 시드 Si막(8)으로서의 비정질 Si막을, 예를 들어 1 ㎚ 내지 5 ㎚의 막 두께로 형성한다. 시드 Si막(8)의 형성에는, 예를 들어 배치식의 종형 LPCVD 장치를 이용할 수 있다. 이 LPCVD 장치에 있어서의 시드 Si막(8)의 형성 조건은, 예를 들어 SiH4유량 : 1 slm ; 성장 온도 : 475 ℃ ; 성장 시간 : 5분 내지 20분이다.
계속해서, 도2의 (b)에 도시한 바와 같이 상기 LPCVD 장치를 이용하여 시드 Si막(8) 상에 SiGe 박막(10)을 형성한다. 즉, 시드 Si막(8)과 SiGe 박막(10)을 연속하여 형성한다.
여기서, Si(1 - x)Gex의 조성식으로 나타내는 SiGe 박막(10) 중의 Ge 조성(X)은, 0.15 이상 0.4 미만(즉, 15 ％ 이상 40 ％ 미만)으로 하는 것이 적합하며, 0.3(30 ％)으로 하는 것이 가장 적합하다. 이 Ge 조성에 관한 본 발명자에 의한 독자적인 조사에 대해, 이하에 설명한다. 본 발명자는, 게이트 절연막 상에 시드 Si막을 거쳐서 형성한 SiGe 박막 중의 Ge 조성과 MOS 캐패시터에 있어서의 공핍화율과의 관계를 조사하였다.
도3은, SiGe 박막 중의 Ge 조성과 MOS 캐패시터에 있어서의 공핍화율과의 관계를 나타내는 그래프이다. 즉, MOS 캐패시터에 있어서의 공핍화율의 Ge 조성 의존성을 나타내는 그래프이다. 상세하게는, 도3의 (a)는 PMOS 캐패시터에 있어서의 공핍화율의 Ge 조성 의존성을 나타내는 그래프이고, 도3의 (b)는 NMOS 캐패시터에 있어서의 공핍화율의 Ge 조성 의존성을 나타내는 그래프이다. 여기서, 공핍화율이라 함은, M0S 캐패시터에 있어서의 축적 용량에 대한 반전 용량의 비율이다.
도3의 (a)에 나타낸 바와 같이, Ge 조성의 증가에 수반하여 PMOS 캐패시터에있어서의 공핍화율은 개선되어 Ge 조성이 0.15(15 ％) 미만이면 개선 효과가 불충분하지만, Ge 조성이 0.3(30 ％) 이상이 되면 개선 효과가 포화되어 있다. 이로써, Ge 조성을 0.15(15 ％) 이상으로 함으로써 PMOS 캐패시터에 있어서의 공핍화율이 개선되어, PMOS 트랜지스터의 구동 능력이 개선된다. 한편, 도3의 (b)에 나타낸 바와 같이 Ge 조성이 0.3(30 ％) 이하에서는 공핍화율의 변화는 거의 없지만, Ge 조성이 0.4(40 ％)에서는 NMOS 캐패시터에 있어서의 공핍화율이 열화되어 NMOS 트랜지스터의 구동 능력이 저하되어 버린다.
따라서, PMOS 트랜지스터에 있어서의 게이트 공핍화 개선 및 구동 능력의 향상과 NMOS 트랜지스터에 있어서의 구동 능력 저하의 회피를 양립시키기 위해, 상술한 바와 같이 SiGe 박막(10) 중의 Ge 조성은 0.15 이상 0.4 미만(즉, 15 ％ 이상 40 ％ 미만)이 적합하며, 0.3(30 ％)이 가장 적합하다.
또한 SiGe 박막(10)의 성장 온도는, 450 ℃ 이상 494 ℃ 이하가 적합하며, 475 ℃가 가장 적합하다. 이 성장 온도에 관한 본 발명자에 의한 독자적인 조사에 대해, 이하에 설명한다. 본 발명자는, SiO2막으로 이루어지는 게이트 절연막 상에 Si막을 거쳐서 형성하는 SiGe 박막의 성장 온도와, SiGe 박막의 성장 속도 및 막 두께 면내 균일성과의 관계를 조사하였다.
도4는, SiGe 박막의 성장 온도와 SiGe 박막의 성장 속도 및 막 두께 면내 균일성과의 관계를 나타내는 그래프이다. 여기서 막 두께 면내 균일성이라 함은, 면내 49점에서 측정한 SiGe 박막 두께의 변동(б)(％)을 말한다. 또, SiH4에 대한 H2희석 10 ％ GeH4의 유량비를 0.96으로 하여, Ge 조성이 0.3(30 ％)인 SiGe 박막을 성장시켰다.
도4에 나타낸 바와 같이, 성장 온도의 증가에 수반하여 성장 속도는 증가하지만, SiGe 박막의 막 두께 면내 균일성[막 두께 변동(б)]은 열화되어 버린다. 성장 온도가 525 ℃ 이상에서는, 막 두께 변동(б)의 값이 2 ％보다도 커져 막 두께 면내 균일성이 열화되어 버린다. 또한, 성장 온도가 높을수록 SiGe 박막 표면에 생기는 표면 거칠기가 증가하여, 후속 공정의 게이트 전극의 에칭 가공이 곤란해져 버린다. 막 두께 변동(б)의 값을 1 ％로 하기 위해, 즉 양호한 막 두께 면내 균일성을 얻기 위해서는 성장 온도를 494 ℃ 이하로 하는 것이 적합하며, 475 ℃로 하는 것이 더욱 적합하다. 또, 도시하지 않았지만 성장 온도가 450 ℃ 미만인 경우에는, SiGe 박막의 성장 속도가 느려 작업 처리량이 낮으므로, 생산성의 관점에서는 바람직하지 않다.
따라서, SiGe 박막(10)이 양호한 막 두께 면내 균일성을 얻기 위해서는, SiGe 박막(10)의 성장 온도는 450 ℃ 이상 494 ℃ 이하가 적합하며, 475 ℃가 가장 적합하다.
또한, SiGe 박막(10)은 성장 압력에 따라서 그 막질이 변화하지만, SiGe 박막의 성장 압력은 30 ㎩ 미만 또는 150 ㎩ 이상으로 하는 것이 적합하고, 10 ㎩로 하는 것이 보다 적합하다. 이 성장 압력에 관한 본 발명자에 의한 독자적인 조사에 대해, 이하에 설명한다. 본 발명자는, SiO2막으로 이루어지는 게이트 절연막 상에 시드 Si막을 거쳐서 형성하는 SiGe 박막의 성장 압력을 변화시켜 SiGe 박막의 막 형태를 조사하였다.
도5는, SiGe 박막의 성장 압력을 변화시킨 경우의 SiGe 박막의 단면을 나타내는 SEM 사진이다. 상세하게는, 도5의 (a)는 압력 30 ㎩에서 성장시킨 경우, 도5의 (b)는 압력 20 ㎩에서 성장시킨 경우, 도5의 (c)는 압력 200 ㎩에서 성장시킨 경우에 있어서의 각각의 SiGe 박막의 막 형태를 나타내는 도면이다.
도5의 (a)에 나타낸 바와 같이, 30 ㎩의 압력으로 성장시킨 경우에는 SiGe 박막 중에 보이드(도면 중의 ○표로 나타내는 부분)가 형성되어 있다. 한편, 도5의 (b)에 나타낸 바와 같이 20 ㎩의 압력으로 성장시키면, SiGe 박막 중의 보이드(도면 중의 ○표로 나타내는 부분)는 현저히 감소하여 막질이 개선되어 있다. 이 이유는, 30 ㎩ 미만의 압력으로 SiGe 박막을 성장시킨 경우에는 막의 퇴적 속도가 느리기 때문에, 막 퇴적 중에 수소 등의 불순물이 이탈하여 막 중 불순물이 적고 비정질 성분의 함유율이 낮은 다결정 SiGe 박막을 형성할 수 있기 때문이다. 이에 의해, 온도 변화에 의한 체적 변화가 작아 열적 안정성이 우수하고, 보이드가 없는 다결정 SiGe 박막을 얻을 수 있다.
또한, 도5의 (c)에 나타낸 바와 같이 200 ㎩의 압력으로 성장시킨 경우에는, SiGe 박막 중에는 보이드가 형성되어 있지 않아 표면 거칠기가 현저히 개선되어 있었다. 이 이유는, 200 ㎩ 이상의 압력으로 SiGe 박막을 형성하면, 막의 퇴적 속도가 빠르기 때문에, 막의 결정 성장보다도 막 퇴적이 빠르게 진행하기 때문이다. X선 회절법을 이용한 분석에 의해, 이 SiGe 박막은 비정질인 것을 알 수 있었다.이에 의해, 표면 평탄성이 우수하고 보이드가 없는 비정질 SiGe 박막을 얻을 수 있다.
따라서, 양호한 열적 안정성 또는 표면 평탄성을 얻기 위해, SiGe 박막(10)의 성장 압력은 30 ㎩ 미만 또는 150 ㎩ 이상으로 하는 것이 적합하며, 10 ㎩로 하는 것이 보다 적합하다.
다음에 도2의 (b)에 도시한 바와 같이, 상기 LPCVD 장치를 이용하여 SiGe 박막(10) 상에 캡 Si 박막(12)을 형성한다. 즉, SiGe 박막(10)과 캡 Si 박막(12)을 동일 온도로 연속하여 형성한다. 여기서 본 발명자는, SiGe 박막(10) 상에 캡 Si 박막(12)을 형성하는 것에 따른 효과에 대해 조사하였다.
도6은, SiGe 박막을 형성한 후와, 그 위에 캡 Si 박막을 형성한 후에 있어서의 SiGe 박막의 단면을 나타내는 SEM 사진이다. 여기서 SiGe 박막 중의 Ge 조성은 30 ％, 성장 온도는 475 ℃, 성장 압력은 10 ㎩, 성장 막 두께는 50 ㎚이다. 또한 캡 Si 박막의 성장 온도는 SiGe 박막의 성장 온도와 동일한 475 ℃이며, SiH4유량은 1 slm, 성장 막 두께는 5 ㎚이다. 본 발명자는, 이 성막 조건에서의 캡 Si 박막(12)의 성막 속도는 0.25 ㎚/분인 것을 확인하였다. 따라서, 캡 Si 박막(12)의 막 두께를 두껍게 하면 작업 처리량이 대폭 저하되므로, 대량 생산에 적용시킬 수 없다. 작업 처리량을 향상시키기 위해 캡 Si 박막(12)의 성막 온도를 높이면, SiGe 박막(10)의 표면 거칠기나 보이드 발생의 문제가 발생되어 버린다.
도6의 (a)에 나타낸 바와 같이 캡 Si 박막을 형성하지 않은 경우에는, 즉SiGe 박막(10)의 형성 직후에는 SiGe 박막(10) 중에 보이드(도면 중 ○표로 나타내는 부분)가 발생되어 있다. 또한 도6의 (b)에 나타낸 바와 같이, 캡 Si 박막(12)을 형성함으로써 SiGe 박막(10) 중의 보이드가 없어져, 양질의 SiGe 박막이 얻어지고 있다. 보이드가 없어진 이유는, 캡 Si 박막(12)을 형성함으로써 SiGe 박막(10)이 표면에 노출되는 경우에 비해 표면 에너지가 저하되어, SiGe 박막(10)이 열적으로 안정화되기 때문이다.
따라서, 게이트 절연막(6) 상에 시드 Si막(8)을 거쳐서 SiGe 박막(10)을 성장시킨 후, 이 SiGe 박막(10)의 성장에 연속하여 캡 Si 박막(12)을 성장시킴으로써 보이드가 없는 양질의 SiGe 박막을 얻을 수 있다. 또한, SiGe 박막(10) 형태의 열적 안정성도 향상된다. 보이드가 없는 표면 평탄성이 우수한 SiGe 박막을 얻을 수 있다.
또한 본 발명자는, SiGe 박막(10)과 캡 Si 박막(12)을 연속하여 형성하지 않은 경우, 또는 동일 온도로 형성하지 않은 경우, 즉 온도 변화를 수반하는 경우에는 SiGe 박막의 표면 거칠기의 증가나 막 중의 보이드 발생 등의 문제가 있는 것을 확인하였다. 표면 거칠기의 증가는 후속 공정에서의 불순물 도입의 불균일화나 게이트 가공의 불균일성의 증가가 되고, 보이드 발생은 가령 미세한 보이드라도 게이트 절연막의 환원 및 분해 촉진에 의해 전기적 특성을 열화시킨다. 그러나, 상술한 바와 같이 SiGe 박막(10)과 캡 Si 박막(12)을 연속하여 동일 온도로 형성함으로써 이러한 문제의 발생을 방지할 수 있다.
다음에 도2의 (c)에 도시한 바와 같이, 공지의 리소그래피 기술과 에칭 기술을 이용하여 캡 Si 박막(12), SiGe 박막(10), 시드 Si막(8), 게이트 절연막(6)을 차례로 패터닝한다. 이에 의해, MOSFET의 게이트 전극이 형성된다.
마지막으로, 도2의 (d)에 도시한 바와 같이 게이트 전극을 마스크로 하여 도전형 불순물을 이온 주입함으로써, 실리콘 기판(2) 상층에 소스/드레인 영역(14)을 형성한다.
이상 설명한 바와 같이, 본 제1 실시 형태에서는 게이트 절연막(6) 상에 시드 Si막(8)을 거쳐서 SiGe 박막(10)을 저온(450 ℃ 이상 494 ℃ 이하)으로 형성하고, 그 위에 막 두께가 0.5 ㎚ 내지 5 ㎚인 캡 Si 박막(12)을 동일 온도로 연속하여 형성하였다. 이 캡 Si 박막(12)을 형성함으로써, 게이트 절연막(6) 상에 보이드가 없는 고품질의 SiGe 박막(10)을 형성할 수 있다. 따라서, 게이트 절연막(6)과 게이트 전극과의 계면에 있어서, 막 두께 균일성이 우수한 SiGe 박막(10)이 형성 가능해져 균일한 계면 Ge 조성을 얻을 수 있다. 따라서, SiGe 박막(10)의 박막화가 가능해져 고성능의 트랜지스터를 재현성 좋게 제조할 수 있다. 또한, 캡 Si 박막(12)의 막 두께를 0.5 ㎚ 내지 5 ㎚로 함으로써, 저온 성막에 의한 작업 처리량의 저하를 억제하면서 고품질의 SiGe 박막(10)을 얻을 수 있다.
또한, 상술한 바와 같이 SiGe 박막(10)은 양호한 막 두께 균일성을 갖는 박막이므로, 게이트 전극 형성의 드라이 에칭에 있어서 SiGe 박막 중의 보이드에 기인하는 실리콘 기판(2) 패임 등의 국소적인 가공 불량을 회피할 수 있다. 이에 의해, 게이트 가공에 있어서의 공정 마진을 확대시킬 수 있어, 고성능의 트랜지스터를 안정적으로 제조할 수 있다.
(제2 실시 형태)
우선, 본 발명의 제2 실시 형태에 의한 반도체 장치의 구조에 대해 설명한다.
도7은, 본 발명의 제2 실시 형태에 의한 반도체 장치를 설명하기 위한 단면도이다.
도7에 도시한 본 제2 실시 형태에 의한 반도체 장치와 전술한 제1 실시 형태에 의한 반도체 장치와의 차이점은, 캡 Si 박막(12) 상에 상부 Si막(16)이 더 형성되어 있다는 점이다.
즉, 도7에 도시한 바와 같이 본 제2 실시 형태에 의한 반도체 장치는, 실리콘 기판(2) 상에 게이트 절연막(6)을 거쳐서 형성된 게이트 전극이 시드 Si막(8)과, 50 ㎚ 이하의 막 두께를 갖는 SiGe 박막(10)과, 0.5 ㎚ 이상 5 ㎚ 이하의 막 두께를 갖는 캡 Si 박막(12)과, 60 ㎚ 이상 120 ㎚ 이하의 막 두께를 갖는 상부 Si막(16)을 구비한 것이다. 게이트 전극 전체의 막 두께는, 80 ㎚ 이상 160 ㎚ 이하 정도의 막 두께로 설정하는 것이 적합하다.
다음에, 상기 반도체 장치의 제조 방법에 대해 설명한다.
도8은, 본 제2 실시 형태에 의한 반도체 장치의 제조 방법을 설명하기 위한 공정 단면도이다.
우선, 제1 실시 형태에 의한 제조 방법과 마찬가지로 하여 캡 Si 박막(12)까지 형성한다.
다음에 도8에 도시한 바와 같이, LPCVD법을 이용하여 캡 Si 박막(12) 상에상부 Si막(16)을 형성한다. 상부 Si막(16)의 형성에는 상술한 배치식의 종형 LPCVD 장치를 이용할 수 있고, 상부 Si막(16)의 성장 조건은 예를 들어 SiH4유량 : 1 slm, 성장 온도 : 530 ℃, 성장 압력 : 100 ㎩이다.
여기서 본 발명자는, 상부 Si막(16)의 하층에 캡 Si 박막(12)을 갖는 것에 따른 효과에 대해 조사하였다.
도9는 SiGe 박막 상에 캡 Si 박막을 형성한 경우와 형성하지 않은 경우에 있어서, 상부 Si막의 성장에 상당하는 열처리를 가한 후의 SiGe 박막의 단면을 나타내는 SEM 사진이다. 상세하게는, 도9의 (a)는 게이트 절연막 상에 시드 Si막을 거쳐서 SiGe 박막을 형성한 후, 이 SiGe 박막 상에 캡 Si 박막을 형성하지 않고 상부 Si막(16)의 성장에 상당하는 열처리를 가한 후의 SiGe 박막의 상태를 나타낸 사진이고, 도9의 (b)는 게이트 절연막 상에 시드 Si막을 거쳐서 SiGe 박막을 형성한 후, 이 SiGe 박막 상에 캡 Si 박막을 형성하여 상부 Si막(16)의 성장에 상당하는 열처리를 가한 후의 SiGe 박막의 상태를 나타낸 사진이다. 또, SiGe 박막의 Ge 조성은 30 ％, 성장 온도는 475 ℃, 성장 막 두께는 40 ㎚, 성장 압력은 200 ㎩이다. 또한, 상부 Si막(16)의 성장에 상당하는 열처리로서, 온도 530 ℃에서 약 60분간 열처리를 행하고 있다. 이 열처리는, 상부 Si막(16)을 120 ㎚의 막 두께로 성장시킨 만큼에 상당한다.
도9의 (a)에 나타낸 바와 같이, 캡 Si 박막을 형성하지 않은 경우에는 열처리 전(즉, SiGe 박막 성장 직후)에 있어서 연속하여 평탄했던 SiGe 박막의 막 형태가 크게 변화하고 표면 거칠기가 커져 불연속 막으로 되어 있다(도면 중 ○표로 나타낸 부분 참조). 또한, 열처리 후의 SiGe 박막 중에는 보이드가 형성되어 있다. 그러나, 도9의 (b)에 나타낸 바와 같이 캡 Si 박막을 형성한 경우에는 열처리 후의 SiGe 박막은 연속막을 유지하고 있고, 그 평탄성도 유지되어 있다. 또한, 열처리 후의 SiGe 박막 중에는 보이드가 형성되어 있지 않다.
따라서, SiGe 박막(10)과 상부 Si막(16)과의 사이에 캡 Si 박막(12)을 형성함으로써, 상부 Si막(16) 형성시의 SiGe 박막 중의 보이드 형성을 억제할 수 있다.
또한, 상부 Si막(16)의 형성 온도는 하층의 캡 Si 박막(12) 및 SiGe 박막(10)의 형성 온도보다도 높은 온도, 예를 들어 530 ℃ 내지 620 ℃로 하는 것이 적합하다. 이러한 고온으로 상부 Si막(16)을 형성함으로써, 성장 속도가 빨라져 작업 처리량이 향상되므로 생산성이 향상된다.
도10은 게이트 절연막 상에 시드 Si막을 거쳐서 SiGe 박막을 형성한 후, 이 SiGe 박막 상에 캡 Si 박막을 거쳐서 상부 Si막을 형성할 때 상부 Si막의 성장 온도를 변화시킨 경우의 SiGe 박막의 단면을 나타내는 SEM 사진이다. 상세하게는, 도10의 (a)는 상부 Si막을 SiH4유량 : 1 slm, 온도 530 ℃, 압력 100 ㎩의 조건으로 형성한 경우의 적층막의 상태를 나타낸 사진이고, 도10의 (b)는 상부 Si막을 SiH4유량 : 0.6 slm, 온도 620 ℃, 압력 20 ㎩의 조건에서 형성한 경우의 적층막의 상태를 나타낸 사진이다. 또, SiGe 박막의 Ge 조성은 30 ％, 성장 온도는 475 ℃, 성장 막 두께는 40 ㎚이다. 또한, 캡 Si 박막의 성장 온도는 SiGe 박막과 동일한475 ℃, 성장 막 두께는 5 ㎚이다.
도10의 (a) 및 도10의 (b)에 나타낸 바와 같이, 어떠한 조건으로 상부 Si막을 형성하는 경우라도 SiGe 박막 중에 보이드는 형성되어 있지 않고, 연속한 SiGe 박막이 형성되어 있다.
다음에, 제1 실시 형태과 마찬가지로 공지의 리소그래피 기술과 에칭 기술을 이용하여 상부 Si막(16), 캡 Si 박막(12), SiGe 박막(10), 시드 Si막(8), 게이트 절연막(6)을 차례로 패터닝한다. 이에 의해, MOSFET의 게이트 전극이 형성된다. 마지막으로, 게이트 전극을 마스크로 하여 도전형 불순물을 이온 주입함으로써, 실리콘 기판(2) 상층에 소스/드레인 영역(14)을 형성한다. 이상의 공정을 거침으로써, 도7에 도시한 반도체 장치가 제조된다.
이상 설명한 바와 같이, 본 제2 실시 형태에서는 게이트 절연막(6) 상에 시드 Si막(8)을 거쳐서 SiGe 박막(10)을 저온으로 형성하고, 그 위에 막 두께가 0.5 ㎚ 내지 5 ㎚인 캡 Si 박막(12)을 동일 온도로 연속하여 형성하였다. 전술한 제1 실시 형태와 마찬가지로 이 캡 Si 박막(12)을 형성함으로써, 게이트 절연막(6) 상에 보이드가 없는 고품질의 SiGe 박막(10)을 형성할 수 있다. 따라서, 게이트 절연막(6)과 게이트 전극과의 계면에 있어서, 동일한 SiGe 박막(10)이 형성 가능해져 균일한 계면 Ge 조성을 얻을 수 있다. 따라서, SiGe 박막(10)의 박막화가 가능해져 고성능의 트랜지스터를 재현성 좋게 제조할 수 있다.
또한, 상술한 바와 같이 SiGe 박막(10)은 양호한 막 두께 균일성을 갖는 박막이므로, 게이트 전극 형성의 드라이 에칭에 있어서 SiGe 박막(10) 중의 보이드에기인하는 실리콘 기판(2) 패임 등의 국소적인 가공 불량을 회피할 수 있다. 이에 의해, 게이트 가공에 있어서의 공정 마진을 확대시킬 수 있어, 고성능의 트랜지스터를 안정적으로 제조할 수 있다.
또한, 본 제2 실시 형태에서는 캡 Si 박막(12) 상에 SiGe막의 성막 온도보다도 높은 온도로 상부 Si막(16)을 형성하였다. 따라서, SiGe막의 막질을 유지하면서 상부 Si막(16)을 높은 성장 속도로 성막할 수 있으므로, 작업 처리량이 높아져 생산성이 향상된다.
(제3 실시 형태)
도11은, 본 발명의 제3 실시 형태에 의한 반도체 장치를 설명하기 위한 단면도이다.
도11에 도시한 반도체 장치와 전술한 제2 실시 형태에 의한 반도체 장치와의 차이점은, 게이트 전극 측벽이 사이드 월(20)로 덮여져 있고 상부 Si막(16) 및 소스/드레인 영역(14)의 상층에 실리사이드층(22)이 형성되어 있다는 점이다. 또한, 사이드 월(20) 하부의 기판(2)에는 소스/드레인 영역(14)보다도 불순물 농도가 낮은 확장 영역(18)이 형성되어 있다.
즉, 본 제3 실시 형태에 의한 반도체 장치는 살리사이드 기술을 이용하여 게이트 전극 최상층 및 소스/드레인 영역(14) 상에 실리사이드층(22)이 형성되어 있다. 실리사이드층(22)으로서의 NiSi층의 두께는, 예를 들어 10 ㎚ 정도이다.
다음에, 상기 반도체 장치의 제조 방법에 대해 설명한다.
도12는, 본 발명의 제3 실시 형태에 의한 반도체 장치의 제조 방법을 설명하기 위한 공정 단면도이다.
우선, 제2 실시 형태에 의한 제조 방법과 마찬가지로 하여 상부 Si막(16), 캡 Si 박막(12), SiGe 박막(10), 시드 Si막(8), 게이트 절연막(6)을 차례로 패터닝한다. 그리고, 게이트 전극을 마스크로 하여 불순물을 저농도로 이온 주입함으로써, 도12의 (a)에 도시한 바와 같이 기판(2) 상층에 확장 영역(18)이 형성된다.
다음에, 기판(2) 전체면에 절연막인 실리콘 산화막 또는 실리콘 질화막을 형성하여 상기 절연막을 이방성 에칭한다. 이에 의해, 도12의 (b)에 도시한 바와 같이 게이트 전극 측벽을 덮는 사이드 월(20)이 형성된다. 그리고, 게이트 전극 및 사이드 월(20)을 마스크로 하여 불순물을 고농도로 이온 주입함으로써, 소스/드레인 영역(14)이 형성된다.
다음에, Ni막/TiN막의 적층막을 11 ㎚/10 ㎚의 막 두께로 형성하여 열처리를 행한다. 이에 의해, Ni막과 상부 Si막(16) 및 소스/드레인 영역(14)이 반응하여 NiSi층(22)이 형성된다. 또한, 이 열처리에 의해서도 캡 Si 박막(12)에 의해 SiGe 박막(10)의 막질은 유지된다. 그 후, 미반응의 Ni막/TiN막을 화학 약품에 의해 제거함으로써, 도11에 도시한 반도체 장치를 얻을 수 있다.
이상 설명한 바와 같이 본 제3 실시 형태에서는, 살리사이드 기술에 의해 상부 Si막(16) 및 소스/드레인 영역(14)의 상층에 NiSi층(22)을 형성하였다. 따라서, 제2 실시 형태에서 얻을 수 있는 효과에다가 살리사이드시의 열처리를 행해도, SiGe 박막의 막질을 유지할 수 있다고 하는 효과를 얻을 수 있다.
(제4 실시 형태)
도13은 본 발명의 제4 실시 형태에 의한 반도체 장치를 설명하기 위한 단면도이다.
도13에 도시한 반도체 장치와 전술한 제1 실시 형태에 의한 반도체 장치와의 차이점은, SiGe 박막(10)이 복수의 SiGe층(10a, 10b)을 적층함으로써 형성되어 있다는 점이다. 그 밖의 구성에 대해서는 제1 실시 형태와 개략 동일하므로, 이하 그 차이점을 중심으로 설명한다.
본 제4 실시 형태에서는, 시드 Si막(8) 상에 제1 SiGe층(10a)과 상기 제1 SiGe층(10a)과는 다른 제2 SiGe층(10a)을 적층함으로써 SiGe 박막(10)을 형성하고 있다. 제1 SiGe층(10a)과 제2 SiGe층(10b)은 SixGe(1 - x)의 조성식으로 나타낸 경우의 Ge 조성이 각각 다른 막이며, 동일 온도로 연속하여 형성된 막이다. 여기서, 제1 및 제2 SiGe층(10a, 10b)의 Ge 조성은 0.15 이상 0.4 미만(15 ％ 이상 40 ％ 미만)으로 한다. 또한, 제1 및 제2 SiGe층(10a, 10b)의 막 두께는 달라도 좋지만, 그들의 합계 막 두께는 50 ㎚ 이하가 적합하다.
제2 SiGe층(10b) 상에는 제1 및 제2 SiGe층(10a, 10b)과 동일 온도로 연속하여 형성되고, 0.5 ㎚ 내지 5 ㎚의 막 두께를 갖는 캡 Si 박막(12)이 형성되어 있다.
다음에, 상기 반도체 장치의 제조 방법에 대해 설명한다.
도14는 본 제4 실시 형태에 의한 반도체 장치의 제조 방법을 설명하기 위한 공정 단면도이다.
우선, 제1 실시 형태에 의한 방법과 마찬가지로 하여 기판(2) 상에 게이트 절연막(6)을 형성하고, 상기 게이트 절연막(6) 상에 시드 Si막(8)을 형성한다.
계속해서, 시드 Si막(8) 상에 제1 SiGe층(10a)을 형성하고, 제1 SiGe층(10a) 상에 제2 SiGe층(10b)을 형성하고, 제2 SiGe층(10b) 상에 캡 Si 박막(12)을 형성한다. 이에 의해, 도14의 (a)에 도시한 상태를 얻을 수 있다. 여기서, 제1 SiGe층(10a)과, 제2 SiGe층(10b)과, 캡 Si 박막(12)은 동일 온도로 연속하여 형성한다. 그 성막 온도는 450 ℃ 이상 494 ℃ 이하가 적합하고, 475 ℃가 보다 적합하다. SiH4에 대한 H2희석 10 ％ GeH4의 유량비를 바꿈으로써, Ge 조성이 다른 제1 및 제2 SiGe층(10a, 10b)을 형성할 수 있다.
다음에, 도14의 (b)에 도시한 바와 같이 캡 Si 박막(12), 제2 SiGe층(10b), 제1 SiGe층(10a), 시드 Si막(8) 및 게이트 절연막(6)을 차례로 패터닝한다. 이에 의해, 게이트 전극이 형성된다.
마지막으로, 게이트 전극을 마스크로 하여 도전형 불순물을 이온 주입함으로써 기판(2) 상층에 소스/드레인 영역(14)이 형성되어, 도13에 도시한 반도체 장치를 얻을 수 있다.
본 제4 실시 형태에서는, 제1 실시 형태에서 얻어진 효과와 동일한 효과를 얻을 수 있다.
또, 본 제4 실시 형태에서는 SiGe 박막(10)을 2층의 SiGe층(10a, 10b)을 적층함으로써 구성하였지만, 3층 이상의 SiGe층을 적층함으로써 형성할 수도 있다.
또한, 본 제4 실시 형태에서는 Ge 조성이 다른 SiGe층(10a, 10b)에 의해 SiGe 박막(10)을 구성하였지만, 비정질 SiGe층과 다결정 SiGe층을 적층함으로써 SiGe 박막(10)을 구성할 수도 있다. 성장 압력을 150 ㎩ 이상으로 함으로써 비정질 SiGe층을 형성할 수 있고, 성장 압력을 30 ㎩ 미만으로 함으로써 다결정 SiGe층을 형성할 수 있다.
또, 제2 실시 형태와 동일한 수법을 이용하여 캡 Si 박막(12) 상에 상부 Si막을 형성할 수 있다(후술하는 제5 실시 형태에 있어서도 동일).
(제5 실시 형태)
도15는, 본 제5 실시 형태에 의한 반도체 장치를 설명하기 위한 단면도이다.
도15에 도시한 반도체 장치는, 복수의 SiGe층(10a, 10b)과 복수의 캡 Si 박막(12a, 12b)을 구비하여 SiGe층과 캡 Si 박막을 번갈아 적층하고 있다. 그 밖의 구성에 대해서는 제1 실시 형태와 개략 동일하므로, 이하 이 차이점을 중심으로 설명한다.
시드 Si막(8) 상에 제1 SiGe층(10a)이 형성되고, 제1 SiGe층(10a) 상에 제1 캡 Si 박막(12a)이 형성되어 있다. 또한, 제1 캡 Si 박막(12a) 상에 제2 SiGe층(10b)이 형성되고, 제2 SiGe층(10b) 상에 제2 캡 Si 박막(12b)이 형성되어 있다. 여기서 제1 및 제2 SiGe층(10a, 10b)의 Ge 조성은, 0.15 이상 0.4 미만(15 ％ 이상 40 ％ 미만)으로 한다. 또한, 제1 및 제2 SiGe층(10a, 10b)의 막 두께는 달라도 좋지만, 그들의 합계 막 두께는 50 ㎚ 이하가 적합하다. 또한, 제1 및 제2 캡 Si 박막(12a, 12b)의 막 두께는 각각 0.5 ㎚ 내지 5 ㎚인 것이 적합하다.
다음에, 상기 반도체 장치의 제조 방법에 대해 설명한다.
도16은 본 제5 실시 형태에 의한 반도체 장치의 제조 방법을 설명하기 위한 공정 단면도이다.
우선, 제1 실시 형태에 의한 방법과 마찬가지로 하여 기판(2) 상에 게이트 절연막(6)을 형성하고, 상기 게이트 절연막(6) 상에 시드 Si막(8)을 형성한다.
계속해서, 시드 Si막(8) 상에 제1 SiGe층(10a)을 형성하고, 제1 SiGe층(10a) 상에 제1 캡 Si 박막(12a)을 형성하고, 제1 캡 Si 박막(12a) 상에 제2 SiGe층(10b)을 형성하고, 제2 SiGe층(10b) 상에 제2 캡 Si 박막(12b)을 형성한다. 이에 의해, 도16의 (a)에 도시한 상태를 얻을 수 있다. 여기서, 제1 SiGe층(10a)과 제1 캡 Si 박막(12a)과 제2 SiGe층(10b)과 제2 캡 Si 박막(12b)은 동일 온도로 연속하여 형성한다. 그 성막 온도는 450 ℃ 이상 494 ℃ 이하가 적합하고, 475 ℃가 보다 적합하다.
다음에, 도16의 (b)에 도시한 바와 같이 제2 캡 Si 박막(12b), 제2 SiGe층(10b), 제1 캡 Si 박막(12a), 제1 SiGe층(10a), 시드 Si막(8) 및 게이트 절연막(6)을 차례로 패터닝한다. 이에 의해, 게이트 전극이 형성된다.
마지막으로, 게이트 전극을 마스크로 하여 도전형 불순물을 이온 주입함으로써 기판(2) 상층에 소스/드레인 영역(14)이 형성되어, 도15에 도시한 반도체 장치를 얻을 수 있다.
본 제5 실시 형태에서는, 제1 실시 형태에서 얻어진 효과와 동등한 효과를 얻을 수 있다.
또 제1 SiGe층과 제2 SiGe층은, 제4 실시 형태에서 설명한 바와 같이 다른 성막 조건으로 형성한 막이라도 좋고, 동일한 성막 조건으로 성막한 막이라도 좋다.
(제6 실시 형태)
본 제6 실시 형태는, 제4 실시 형태를 제3 실시 형태에 적용함으로써 얻어진 것이다. 이하, 간단하게 설명한다.
도17은, 본 발명의 제6 실시 형태에 의한 반도체 장치를 설명하기 위한 단면도이다.
도17에 도시한 바와 같이, 시드 Si(8) 상에 제1 SiGe층(10a)과 상기 제1 SiGe층(10a)과는 다른 제2 SiGe층(10b)을 적층함으로써 SiGe 박막(10)을 형성하고 있다. 제1 SiGe층(10a)과 제2 SiGe층(10)은 SixGe(1 - x)의 조성식으로 나타낸 경우의 Ge 조성이 각각 다른 막이며, 동일 온도로 연속하여 형성된 막이다. 여기서, 제1 및 제2 SiGe층(10a, 10b)의 Ge 조성은 0.15 이상 0.4 미만(15 ％ 이상 40 ％ 미만)으로 한다. 또한, 제1 및 제2 SiGe층(10a, 10b)의 막 두께는 달라도 좋지만 그들의 합계 막 두께는 50 ㎚ 이하가 적합하다.
제2 SiGe층(10b) 상에 제1 및 제2 SiGe층(10a, 10b)과 동일 온도로 연속하여 형성되고, 0.5 ㎚ 내지 5 ㎚의 막 두께를 갖는 캡 Si 박막(12)이 형성되어 있다. 캡 Si 박막(12) 상에 60 ㎚ 이상 120 ㎚ 이하의 막 두께를 갖는 상부 Si막(16)이 형성되어 있다.
게이트 전극의 측벽은 사이드 월(20)로 덮여 있고, 사이드 월(20) 밑의 기판(2) 상층에는 확장 영역(18)이 형성되어 있다. 또한, 상부 Si막(16) 및 소스/드레인 영역(14)의 상층에 실리사이드층(22)으로서의 NiSi층이 형성되어 있다.
다음에, 상기 반도체 장치의 제조 방법에 대해 설명한다.
우선, 제1 실시 형태에 의한 제조 방법과 마찬가지로 하여 기판(2) 상에 게이트 절연막(6)을 형성하고, 게이트 절연막(6) 상에 시드 Si막(8)을 형성한다.
제4 실시 형태에 의한 제조 방법과 동일하게 하여, 시드 Si막(8) 상에 제1 SiGe층(10a)과 제2 SiGe층(10b)과 캡 Si 박막(12)을 동일 온도로 연속하여 형성한다.
계속해서, 제2 실시 형태에 의한 제조 방법과 동일하게 하여 캡 Si 박막(12) 상에 제1 SiGe층(10a) 등의 성막 온도보다도 높은 온도로 상부 Si막(16)을 형성한다.
다음에, 상부 Si막(16), 캡 Si 박막(12), 제2 SiGe층(10b), 제1 SiGe층(10a), 시드 Si막(8), 게이트 절연막(6)을 차례로 패터닝한다. 이에 의해, 게이트 전극이 형성된다. 그리고, 게이트 전극을 마스크로 하여 불순물을 저농도로 이온 주입함으로써, 실리콘 기판(2) 상층에 확장 영역(18)을 형성한다.
다음에, 제3 실시 형태에 의한 제조 방법과 동일하게 하여 게이트 전극 측벽을 덮는 사이드 월(20)을 형성한다. 그리고, 게이트 전극 및 사이드 월(20)을 마스크로 하여 불순물을 고농도로 이온 주입함으로써, 기판(2) 상층에 소스/드레인 영역(14)이 형성된다. 또한, 살리사이드법에 의해 상부 Si막(16) 및 소스/드레인영역(14)의 상층에 NiSi막(22)을 형성한다. 이상의 공정을 거침으로써, 도17에 도시한 반도체 장치를 얻을 수 있다.
본 제6 실시 형태에서는 제1, 제2, 제3 실시 형태에서 얻어진 효과와 동등한 효과를 얻을 수 있다.
(제7 실시 형태)
본 제7 실시 형태는, 제5 실시 형태를 제3 실시 형태에 적용함으로써 얻어진 것이다. 이하, 간단하게 설명한다.
도18은 본 발명의 제6 실시 형태에 의한 반도체 장치를 설명하기 위한 단면도이다.
도18에 도시한 바와 같이, 시드 Si막(8) 상에 제1 SiGe층(10a)이 형성되고 제1 SiGe층(10a) 상에 제1 캡 Si 박막(12a)이 형성되어 이다. 또한, 제1 캡 Si 박막(12a) 상에 제2 SiGe층(10b)이 형성되고, 제2 SiGe층(10b) 상에 제2 캡 Si 박막(12b)이 형성되어 있다. 여기서, 제1 및 제2 SiGe층(10a, 10b)의 Ge 조성은 0.15 이상 0.4 미만(15 ％ 이상 40 ％ 미만)으로 한다. 또한, 제1 및 제2 SiGe층(10a, 10b)의 막 두께는 달라도 좋지만, 그들의 합계 막 두께는 50 ㎚ 이하가 적합하다. 또한, 제1 및 제2 캡 Si 박막(12a, 12b)의 막 두께는 각각 0.5 ㎚ 내지 5 ㎚인 것이 적합하다.
제2 캡 Si 박막(12b) 상에, 60 ㎚ 이상 120 ㎚ 이하의 막 두께를 갖는 상부 Si막(16)이 형성되어 있다.
게이트 전극의 측벽은 사이드 월(20)로 덮여 있고, 사이드 월(20) 밑의기판(2) 상층에는 확장 영역(18)이 형성되어 있다. 또한, 상부 Si막(16) 및 소스/드레인 영역(14)의 상층에 금속 실리사이드층(22)으로서의 NiSi층이 형성되어 있다.
다음에, 상기 반도체 장치의 제조 방법에 대해 설명한다.
우선, 제1 실시 형태에 의한 제조 방법과 마찬가지로 하여 기판(2) 상에 게이트 절연막(6)을 형성하고, 게이트 절연막(6) 상에 시드 Si막(8)을 형성한다.
제5 실시 형태에 의한 제조 방법과 마찬가지로 하여, 시드 Si막(8) 상에 제1 SiGe층(10a)과 제1 캡 Si 박막(12a)과 제2 SiGe층(10b)과 제2 캡 Si 박막(12b)을 동일 온도로 연속하여 형성한다.
계속해서, 제2 실시 형태에 의한 제조 방법과 마찬가지로 하여 제2 캡 Si 박막(12b) 상에 제1 SiGe층(10a) 등의 성막 온도보다도 높은 온도로 상부 Si막(16)을 형성한다.
다음에 상부 Si막(16), 제2 캡 Si 박막(12b), 제2 SiGe층(10b), 제1 캡 Si 박막(12a), 제1 SiGe층(10a), 시드 Si막(8), 게이트 절연막(6)을 차례로 패터닝한다. 이에 의해, 게이트 전극이 형성된다. 그리고, 게이트 전극을 마스크로 하여 불순물을 저농도로 이온 주입함으로써 실리콘 기판(2) 상층에 확장 영역(18)을 형성한다.
다음에, 제3 실시 형태에 의한 제조 방법과 마찬가지로 하여 게이트 전극 측벽을 덮는 사이드 월(20)을 형성한다. 그리고, 게이트 전극 및 사이드 월(20)을 마스크로 하여 불순물을 고농도로 이온 주입함으로써 기판(2) 상층에 소스/드레인영역(14)이 형성된다. 또한, 살리사이드법에 의해 상부 Si막(16) 및 소스/드레인 영역(14)의 상층에 NiSi층(22)을 형성한다. 이상의 공정을 거침으로써, 도18에 도시한 반도체 장치를 얻을 수 있다.
본 제7 실시 형태에서는 제1, 제2, 제3 실시 형태에서 얻어진 효과와 동등한 효과를 얻을 수 있다.
본 발명에 따르면, 막 중에 보이드가 없는 고품질의 SiGe 박막을 게이트 절연막 상에 형성할 수 있다.

Claims (18)

  1. 기판 상에 게이트 절연막을 거쳐서 형성된 SiGe 박막을 포함하는 게이트 전극을 갖는 반도체 장치이며,
    상기 게이트 전극이
    상기 게이트 절연막 상에 형성된 시드 Si막과,
    상기 시드 Si막 상에 형성되고 막 두께가 50 ㎚ 이하인 SiGe 박막과,
    상기 SiGe 박막 상에 형성되고 막 두께가 0.5 ㎚ 내지 5 ㎚인 캡 Si 박막을 구비한 것을 특징으로 하는 반도체 장치.
  2. 제1항에 있어서, 상기 캡 Si 박막은 상기 SiGe 박막의 표면 에너지를 저하시키는 막인 것을 특징으로 하는 반도체 장치.
  3. 제1항 또는 제2항에 있어서, 상기 게이트 전극은 상기 캡 Si 박막 상에 형성된 상부 Si막을 더 구비한 것을 특징으로 하는 반도체 장치.
  4. 제1항 또는 제2항에 있어서, 상기 게이트 전극은 상기 캡 Si 박막 상에 형성된 상부 Si막과, 상기 상부 Si막의 상층에 형성된 금속 실리사이드층을 더 구비한 것을 특징으로 하는 반도체 장치.
  5. 제1항 내지 제4항 중 어느 한 항에 있어서, 상기 SiGe 박막은 복수의 SiGe층을 적층하여 이루어지는 것을 특징으로 하는 반도체 장치.
  6. 제5항에 있어서, 상기 SiGe 박막은 Si(1 - x)Gex로 표시한 경우의 Ge 조성(x)이 다른 상기 복수의 SiGe층을 적층하여 이루어지는 것을 특징으로 하는 반도체 장치.
  7. 제1항 내지 제4항 중 어느 한 항에 있어서, 상기 게이트 전극은 상기 SiGe 박막과 상기 캡 Si 박막을 각각 복수 구비하고, 상기 SiGe 박막과 상기 캡 Si 박막이 번갈아 적층된 것을 특징으로 하는 반도체 장치.
  8. 제1항 내지 제7항 중 어느 한 항에 있어서, Si(1 - x)Gex로 표시되는 상기 SiGe 박막의 Ge 조성(x)이 0.15 이상 0.4 미만인 것을 특징으로 하는 반도체 장치.
  9. 기판 상에 게이트 절연막을 형성하는 공정과,
    상기 게이트 절연막 상에 시드 Si막을 형성하는 공정과,
    상기 시드 Si막 상에 SiGe 박막을 450 ℃ 이상 494 ℃ 이하의 온도로 형성한 후, 상기 SiGe 박막 상에 0.5 ㎚ 내지 5 ㎚의 막 두께를 갖는 캡 Si 박막을 동일 온도로 연속하여 형성하는 공정과,
    상기 캡 Si 박막, 상기 SiGe 박막 및 상기 시드 Si막을 패터닝하여 게이트전극을 형성하는 공정과,
    상기 게이트 전극을 마스크로 한 이온 주입에 의해 기판 상층에 소스/드레인 영역을 형성하는 공정을 포함하는 것을 특징으로 하는 반도체 장치의 제조 방법.
  10. 기판 상에 게이트 절연막을 형성하는 공정과,
    상기 게이트 절연막 상에 시드 Si막을 형성하는 공정과,
    상기 시드 Si막 상에 SiGe 박막을 450 ℃ 이상 494 ℃ 이하의 온도로 형성한 후, 상기 SiGe 박막 상에 0.5 ㎚ 내지 5 ㎚의 막 두께를 갖는 캡 Si 박막을 동일 온도로 연속하여 형성하는 공정과,
    상기 캡 Si 박막 상에 상기 SiGe 박막의 형성 온도보다도 높은 온도로 상부 Si막을 형성하는 공정과,
    상기 상부 Si막, 캡 Si 박막, 상기 SiGe 박막 및 상기 시드 Si막을 패터닝하여 게이트 전극을 형성하는 공정과,
    상기 게이트 전극을 마스크로 한 이온 주입에 의해 기판 상층에 소스/드레인 영역을 형성하는 공정을 포함하는 것을 특징으로 하는 반도체 장치의 제조 방법.
  11. 기판 상에 게이트 절연막을 형성하는 공정과,
    상기 게이트 절연막 상에 시드 Si막을 형성하는 공정과,
    상기 시드 Si막 상에 SiGe 박막을 450 ℃ 이상 494 ℃ 이하의 온도로 형성한 후, 상기 SiGe 박막 상에 0.5 ㎚ 내지 5 ㎚의 막 두께를 갖는 캡 Si 박막을 동일온도로 연속하여 형성하는 공정과,
    상기 캡 Si 박막 상에 상기 SiGe 박막의 형성 온도보다도 높은 온도로 상부 Si막을 형성하는 공정과,
    상기 상부 Si막, 캡 Si 박막, 상기 SiGe 박막 및 상기 시드 Si막을 패터닝하여 게이트 전극을 형성하는 공정과,
    상기 게이트 전극을 마스크로 한 이온 주입에 의해 기판 상층에 확장 영역을 형성하는 공정과,
    상기 확장 영역을 형성한 후, 상기 게이트 전극의 측벽을 덮는 사이드 월을 형성하는 공정과,
    상기 게이트 전극 및 사이드 월을 마스크로 한 이온 주입에 의해 기판 상층에 소스/드레인 영역을 형성하는 공정과,
    상기 상부 Si막 및 소스/드레인 영역의 상층에 금속 실리사이드층을 살리사이드법에 의해 형성하는 공정을 포함하는 것을 특징으로 하는 반도체 장치의 제조 방법.
  12. 제9항 내지 제11항 중 어느 한 항에 있어서, 상기 상부 Si막을 530 ℃ 이상 620 ℃ 이하의 온도로 형성하는 것을 특징으로 하는 반도체 장치의 제조 방법.
  13. 제9항 내지 제12항 중 어느 한 항에 있어서, 상기 캡 Si 박막을 형성함으로써 상기 SiGe 박막의 표면 에너지를 저하시키는 것을 특징으로 하는 반도체 장치의제조 방법,
  14. 제9항 내지 제13항 중 어느 한 항에 있어서, 상기 SiGe 박막을 30 ㎩ 미만 또는 150 ㎩ 이상의 압력으로 형성하는 것을 특징으로 하는 반도체 장치의 제조 방법.
  15. 제9항 내지 제14항 중 어느 한 항에 있어서, 상기 SiGe 박막의 형성은, 상기 시드 Si막 상에 제1 SiGe층을 형성하는 공정과, 상기 제1 SiGe층 상에 상기 제1 SiGe층과는 다른 제2 SiGe층을 형성하는 공정을 포함하는 것을 특징으로 하는 반도체 장치의 제조 방법.
  16. 제15항에 있어서, Si(1 - x)Gex로 표시된 경우의 Ge 조성(x)이 다르도록 상기 제1 및 제2 SiGe층을 형성하는 것을 특징으로 하는 반도체 장치의 제조 방법.
  17. 기판 상에 게이트 절연막을 형성하는 공정과,
    상기 게이트 절연막 상에 시드 Si막을 형성하는 공정과,
    상기 시드 Si막 상에 제1 SiGe층을 450 ℃ 이상 494 ℃ 이하의 온도로 형성하고, 상기 제1 SiGe층 상에 0.5 ㎚ 내지 5 ㎚의 박막을 갖는 제1 캡 Si 박막을 동일 온도로 연속하여 형성하고, 상기 제1 캡 Si 박막 상에 제2 SiGe층을 동일 온도로 연속하여 형성한 후, 상기 제2 SiGe층 상에 0.5 ㎚ 내지 5 ㎚의 막 두께를 갖는 제2 캡 Si 박막을 동일 온도로 연속하여 형성하는 공정과,
    상기 제2 캡 Si 박막, 제2 SiGe층, 제1 캡 Si 박막, 제1 SiGe층 및 시드 Si막을 패터닝하여 게이트 전극을 형성하는 공정과,
    상기 게이트 전극을 마스크로 한 이온 주입에 의해 기판 상층에 소스/드레인 영역을 형성하는 공정을 포함하는 것을 특징으로 하는 반도체 장치의 제조 방법.
  18. 기판 상에 게이트 절연막을 형성하는 공정과,
    상기 게이트 절연막 상에 시드 Si막을 형성하는 공정과,
    상기 시드 Si막 상에 제1 SiGe층을 450 ℃ 이상 494 ℃ 이하의 온도로 형성하고, 상기 제1 SiGe층 상에 0.5 ㎚ 내지 5 ㎚의 막 두께를 갖는 제1 캡 Si 박막을 동일 온도로 연속하여 형성하고, 상기 제1 캡 Si 박막 상에 제2 SiGe층을 동일 온도로 연속하여 형성한 후, 상기 제2 SiGe층 상에 0.5 ㎚ 내지 5 ㎚의 막 두께를 갖는 제2 캡 Si 박막을 동일 온도로 연속하여 형성하는 공정과,
    상기 제2 캡 Si 박막 상에 상기 제1 및 제2 SiGe층의 형성 온도보다도 높은 온도로 상부 Si막을 형성하는 공정과,
    상기 상부 Si막, 제2 캡 Si 박막, 제2 SiGe층, 제1 캡 Si 박막, 제1 SiGe층 및 시드 Si막을 패터닝하여 게이트 전극을 형성하는 공정과,
    상기 게이트 전극을 마스크로 한 이온 주입에 의해 상기 기판의 상층에 확장 영역을 형성하는 공정과,
    상기 확장 영역을 형성한 후 상기 게이트 전극의 측벽을 덮도록 사이드 월을 형성하는 공정과,
    상기 게이트 전극 및 사이드 월을 마스크로 한 이온 주입에 의해 상기 기판의 상층에 소스/드레인 영역을 형성하는 공정과,
    상기 상부 Si막 및 소스/드레인 영역의 상층에 금속 실리사이드층을 살리사이드법에 의해 형성하는 공정을 포함하는 것을 특징으로 하는 반도체 장치의 제조 방법.
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