KR20050021311A - 박막의 형성 방법 및 반도체 장치의 제조 방법 - Google Patents

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소니 가부시끼 가이샤
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Abstract

질소 분위기에서 하프늄 실리케이트막이 상 분리를 일으키지 않는 온도에서의 고온 어닐링을 행함으로써, 막 내의 수소를 이탈시켜 붕소의 유출 방지를 가능하게 한다. 원자층 증착법에 의해, 기판(11) 위에 하프늄 실리케이트막(12)을 형성하는 공정과, 상기 하프늄 실리케이트막(12) 내의 수소가 빠지는 온도 이상, 상기 하프늄 실리케이트막(12)이 상 분리를 일으키지 않는 온도 미만의 열 처리 온도에서 상기 하프늄 실리케이트막(12)의 열 처리를 행하는 공정을 포함한 박막의 형성 방법이고, 이 박막의 형성 방법을 이용하여 게이트 절연막을 형성하는 반도체 장치의 제조 방법이다.

Description

박막의 형성 방법 및 반도체 장치의 제조 방법{THIN FILM FORMATION METHOD AND SEMICONDUCTOR DEVICE MANUFACTURING METHOD}
본 발명은 고품질의 하프늄 실리케이트막을 형성하는 데 우수한 박막의 형성 방법 및 그 박막의 형성 방법을 게이트 절연막의 형성 공정에 이용한 반도체 장치의 제조 방법에 관한 것이다.
절연 게이트형 전계 효과 트랜지스터의 미세화는, 이미 0.1㎛의 게이트 길이를 눈앞에 두고 있다. 이 미세화에 의해, 소자의 고속화, 저소비 전력화, 소자의 점유 면적의 축소화가 더욱 도모된다. 또한, 최근에는 동일한 칩 면적에 의해 많은 소자를 탑재할 수 있기 때문에 LSI 그 자체의 다기능화가 실현되고 있다. 그러나, 미세화의 추구는 0.1㎛를 경계로 큰 벽에 부딪칠 것으로 예상되고 있다. 그 벽의 하나로 게이트 절연막의 박막화의 한계가 있다. 종래 게이트 절연막은, 고정 전하를 거의 함유하지 않고, 채널부의 Si와의 경계에 거의 계면 준위를 형성하지 않는다고 하는 소자 동작 상 불가결한 2개의 특성을 만족하므로 산화 실리콘(SiO2)이 이용되어 왔다. 또한, 산화 실리콘(SiO2)은 제어성있게 간단히 박막을 형성할 수 있으므로, 소자의 미세화에도 유효하였다.
그러나, 산화 실리콘(SiO2)은 비유전률(3.9)이 낮기 때문에, 게이트 길이가 0.1㎛ 이후의 세대에서는 트랜지스터의 성능을 만족하기 위해서 3㎚ 이하의 막 두께가 요구된다. 이 막 두께에서는 캐리어가 막 내를 직접 터널링하여, 게이트/기판 간의 누설 전류가 증가하는 문제가 발생하는 것이 예측된다.
따라서, 산화 실리콘(SiO2)보다 비유전률이 큰 재료를 이용하여 게이트 절연막을 두껍게 형성하고, 터널링 현상을 방지하는 것이 연구되고 있다. 비유전률이 큰 재료로서 산화알루미늄(Al2O3), 산화지르코늄(ZrO2), 산화하프늄(HfO 2) 등의 금속 산화막이 검토되고 있다(예를 들면, 특허 문헌 1 참조). 이들 막은 비유전률이 높기 때문에 산화 실리콘에 비하여 동일한 게이트 용량을 얻는 데 막 두께를 수배 두껍게 할 수 있어, 터널링 현상을 억제할 수 있는 유망한 재료로서 고려되고 있다. 그러나, 현행의 산화 실리콘 게이트 절연막에 이용되고 있는 다결정 실리콘 전극을 이용한 제조 공정에서는 1000℃ 이상의 활성화 열 처리(어닐링)가 필요하다. 이 열 처리를 산화지르코늄(ZrO2), 산화하프늄(HfO2) 등의 고유전율막에 적용한 경우, 산화지르코늄(ZrO2), 산화하프늄(HfO2) 등의 고유전율(High-k)막의 열내성이 낮기 때문에, 결정화 및 실리콘 기판과의 실리사이드 반응을 일으키고, 그에 의해 누설 전류가 증대한다고 하는 문제를 발생시킨다. 이 문제를 해결하기 위해서 실리콘 및 질소를 첨가한 Hf(Zr)SiO, Hf(Zr)SiON을 이용하는 것이 개발되고 있다. 게이트 절연막에 Hf(Zr)SiO나 Hf(Zr)SiON을 이용함으로써, 내열성이 향상하여, 누설 전류를 저감할 수 있다.
또한, 누설 전류를 억제하기 위해서 결정립계끼리 상호 불연속이 되도록 3층으로 적층한 산화하프늄막의 게이트 절연막이 개시되고, 그 3층으로 적층한 산화하프늄막의 결합 상태 또는 조성을 안정화시키기 위해서, 질소 분위기 속에서 900℃의 온도 하에서 고온 어닐링을 행하는 것이 개시되어 있다(예를 들면, 특허 문헌 2 참조).
[특허 문헌 1]
일본 특개2003-69011호 공보
[특허 문헌 2]
일본 특개2003-179051호 공보
해결하고자 하는 문제점은 종래 기술에서 고유전체막(High-k막이라고 함)을 형성한 경우, High-k막과 Si 기판 및 다결정 실리콘(Poly-Si) 전극 계면에 있어서 고정 전하가 발생하고, Vth의 시프트 및 이동도 열화가 발생한다고 하는 문제가 발생한다. 또한, PMOS 트랜지스터에 있어서, 게이트 전극에 도핑한 붕소가 그 후의 열 처리에 의해 고유전체막을 빠져나와 기판측으로 확산된다고 하는 문제가 있다. 붕소의 유출은 질소를 첨가함으로써 억제할 수 있다는 것이 알려져 있지만, 종래 기술과 같이 질소를 첨가한 경우, 기판까지 질소가 유입되어 계면 준위가 증대한다고 하는 문제가 발생하는 점이다.
본 발명의 박막의 형성 방법은 원자층 증착법에 의해, 기판 위에 하프늄 실리케이트막을 형성하는 공정과, 상기 하프늄 실리케이트막 내의 수소가 빠지는 온도 이상, 상기 하프늄 실리케이트막이 상 분리를 일으키지 않는 온도 미만의 열 처리 온도에서 상기 하프늄 실리케이트막의 열 처리를 행하는 공정을 포함한 것을 가장 주요한 특징으로 한다.
본 발명의 반도체 장치의 제조 방법은, 반도체 기판 위에 게이트 절연막을 형성하는 공정과, 상기 게이트 절연막 위에 게이트 전극을 형성하는 공정과, 상기 게이트 전극의 양측의 상기 반도체 기판에 소스·드레인 영역을 형성하는 공정을 포함하고, 상기 게이트 절연막은 원자층 증착법에 의해, 상기 반도체 기판 위에 하프늄 실리케이트막을 형성하는 공정과, 상기 하프늄 실리케이트막 내의 수소가 빠지는 온도 이상, 상기 하프늄 실리케이트막이 상 분리를 일으키지 않는 온도 미만의 열 처리 온도에서 상기 하프늄 실리케이트막의 열 처리를 행하는 공정에 의해 형성하는 것을 가장 주요한 특징으로 한다.
고유전체막, 특히 하프늄 실리케이트막을 게이트 절연막에 이용하여 트랜지스터 성능의 향상을 도모한다고 하는 목적을, 붕소의 유출의 문제를 해결한 박막의 형성 방법으로서, 그 박막의 형성 방법을 이용한 반도체 장치의 제조 방법이다.
〈제1 실시예〉
본 발명의 박막의 형성 방법 및 반도체 장치의 제조 방법에 따른 일 실시예를, 도 1의 개략 구성 단면도에 의해서 설명한다.
도 1에 도시한 바와 같이, 유기 원료를 이용한 원자층 증착(ALD(Atomic Layer Deposition))법에 의해, 기판(11) 위에 하프늄 실리케이트(HfSiO)막(12)을 형성한다. 상기 기판(11)에는 반도체 기판으로서 실리콘 기판을 이용한다. 상기 하프늄 실리케이트막(12)은, 예를 들면 산화 실리콘막 환산으로 0.5㎚∼2.0㎚의 두께로 형성한다. 이 하프늄 실리케이트막(12)은 유기 원료를 이용한 ALD법에 의해 형성되므로, 막 내에 수소가 잔존한다. 통상, 막 내에 수소가 잔존하는 절연막을 게이트 절연막에 이용한 경우, 폴리실리콘 게이트 전극 내에 포함되어 있는 붕소(B)가 게이트 절연막을 빠져나와 실리콘 기판에 도달한다고 하는, 소위 붕소의 관통의 문제가 발생한다.
따라서, 도 1의 (2)에 도시한 바와 같이, 상기 하프늄 실리케이트막(12) 내의 수소가 빠지는 온도 이상, 하프늄 실리케이트막(12)이 상 분리를 일으키지 않는 온도 미만의 열 처리 온도에서 하프늄 실리케이트막(12)을 열 처리한다. 이 열 처리는, 일례로서 1000℃의 질소 분위기에서 30초 동안의 급속 가열 처리(RTA(Rapid Thermal Annealing))로 행한다. 그 때, 기판의 실리콘이 산화되지 않을 정도의 미량(예를 들면, 산소 분압이 6.7㎩ 이하)의 산소가 포함되어 있는 질소 분위기이더라도 동등한 효과가 얻어진다. 또한, 질소 분위기 대신에 불활성 가스 분위기(희가스 분위기)로 해도 된다. 그 때, 희가스에 질소를 포함시켜도 된다. 또한, 상기 열 처리 온도는 900℃ 이상에서 열 처리의 효과가 나타나는 것이 확인되어 있다.
상기 하프늄 실리케이트막(12)은 질소를 포함하는 막이어도 마찬가지의 결과가 얻어진다. 특히, 질소를 도입함으로써, 붕소의 유출 억제 효과가 높아진다.
또한, 상기 하프늄 실리케이트막(12)을 형성한 후이고 상기 열 처리를 행하기 전에, 상기 하프늄 실리케이트막(12)에 질소를 도입하는 공정을 행해도 된다. 이 질소를 도입하는 방법으로서는, 예를 들면 플라즈마 도핑 기술이 있다.
다음으로, 상기 열 처리의 효과를 검증한다. 도 2는 하프늄 실리케이트막(질소를 포함하는 하프늄 실리케이트막도 포함함) 내의 깊이 방향의 수소 농도를 나타내는 도면이다. 도 2에 도시한 바와 같이, 수소 농도는 1000℃에서 30초 동안의 RTA에 의한 열 처리를 행한 경우에, 가장 낮은 값으로 되어 있는 것을 알 수 있었다. 한편, 700℃, 30초 동안의 RTA에 의한 열 처리에서는 열 처리를 행하지 않는 상태보다 수소 농도의 저감 효과는 있지만, 붕소의 유출을 방지할 수 있을 정도의 효과는 얻을 수 없었다. 한편, 본 발명과 같이 하프늄 실리케이트막(12) 내의 수소가 빠지는 온도 이상, 하프늄 실리케이트막(12)이 상 분리를 일으키지 않는 온도 미만의 온도에서 하프늄 실리케이트막(질소를 포함하는 하프늄 실리케이트막도 포함함)(12)을 열 처리함으로써, 막 내의 수소 농도를 대개 1자릿수 정도 저감할 수 있었다.
또한, 도시하지는 않았지만, 탄소 농도는 1000℃에서 30초 동안의 RTA에 의한 열 처리를 행한 경우에, 특히 게이트 절연막으로서 이용하는 막 두께(5㎚ 이하의 막 두께)의 범위 내에서 낮은 값으로 되어 있는 것을 확인할 수 있었다. 한편, 700℃, 30초 동안의 RTA에 의한 열 처리에서는, 열 처리를 행하지 않는 상태보다 탄소 농도의 저감 효과는 있지만 근소하였다. 그 결과, 본 발명과 같이 하프늄 실리케이트막(12) 내의 수소가 빠지는 온도 이상, 하프늄 실리케이트막(12)이 상 분리를 일으키지 않는 온도 미만의 열 처리 온도에서 하프늄 실리케이트막(12)을 열 처리함으로써, 막 내의 탄소 농도도 저감할 수 있는 것을 알 수 있었다.
도 3은 차지 펌핑법에 의한 하프늄 실리케이트막(질소를 포함하는 하프늄 실리케이트막도 포함함)의 계면 준위 밀도와 열 처리 온도와의 관계를 나타낸 도면이다. 도 3에 도시한 바와 같이, 열 처리 온도가 높아짐으로써 계면 준위 밀도가 저감되는 것을 알 수 있었다. 즉, 700℃, 30초 동안의 RTA에 의한 열 처리와 비교하여, 900℃, 30초 동안의 RTA에 의한 열 처리에서는 계면 준위 밀도가 저감되고, 또한 1000℃, 30초 동안의 RTA에 의한 열 처리에서는 계면 준위 밀도를 더욱 저감할 수 있었다.
〈제2 실시예〉
다음으로, 본 발명의 반도체 장치의 제조 방법에 따른 일 실시예를, 도 4의 개략 구성 단면도에 의해서 설명한다.
도 4의 (1)에 도시한 바와 같이, 유기 원료를 이용한 원자층 증착(ALD(Atomic Layer Deposition))법에 의해, 기판(11) 위에 하프늄 실리케이트(HfSiO)막(12)을 형성한다. 상기 기판(11)에는 반도체 기판으로서 실리콘 기판을 이용한다. 또한, 기판(11)에는, 미리 국소 산화법(예를 들면, LOCOS법) 또는 STI(Shallow Trench Isolation)법에 의해 소자 분리 영역(21)을 형성해 둔다. 상기 하프늄 실리케이트막(12)은, 예를 들면 산화 실리콘막 환산으로 0.5㎚∼2.0㎚의 두께로 형성한다. 이 하프늄 실리케이트막(12)은 유기 원료를 이용한 ALD법에 의해 형성되므로, 막 내에 수소가 잔존한다. 통상, 막 내에 수소가 잔존하는 절연막을 게이트 절연막에 이용한 경우, 폴리실리콘 게이트 전극 내에 포함되어 있는 붕소(B)가 게이트 절연막을 빠져나와 실리콘 기판에 도달한다고 하는, 소위 붕소의 유출의 문제가 발생한다.
따라서, 상기 하프늄 실리케이트막(12) 내의 수소가 빠지는 온도 이상, 하프늄 실리케이트막(12)이 상 분리를 일으키지 않는 온도 미만의 열 처리 온도에서 하프늄 실리케이트막(12)을 열 처리한다. 이 열 처리는, 일례로서, 1000℃의 질소 분위기에서 30초 동안의 급속 가열 처리(RTA(Rapid Thermal Annealing))로 행한다. 그 때, 기판의 실리콘이 산화되지 않을 정도의 미량(예를 들면, 산소 분압이 6.7㎩ 이하)의 산소가 포함되어 있는 질소 분위기이더라도 동등한 효과가 얻어진다. 또한, 질소 분위기 대신에 불활성 가스 분위기(희가스 분위기)로 해도 된다. 그 때, 희가스에 질소를 포함시켜도 된다. 또한, 상기 열 처리 온도는 900℃ 이상에서 열 처리의 효과가 나타나는 것도 확인되고 있다.
상기 하프늄 실리케이트막(12)은 질소를 포함하는 막이더라도 마찬가지의 결과가 얻어진다. 특히, 질소를 도입함으로써, 붕소의 유출 억제 효과가 높아진다.
또한, 상기 하프늄 실리케이트막(12)을 형성한 후이며 상기 열 처리를 행하기 전에, 상기 하프늄 실리케이트막(12)에 질소를 도입하는 공정을 행해도 된다. 이 질소를 도입하는 방법으로서는, 예를 들면 플라즈마 도핑 기술이 있다.
다음으로, 도 4의 (2)에 도시한 바와 같이, 상기 하프늄 실리케이트막(12) 위에 게이트 전극 재료층(130)을 형성한다. 상기 게이트 전극 재료로서는, 예를 들면 다결정 실리콘을 이용하여, 그 막 두께는, 예를 들면 180㎚의 두께로 형성한다. 그 후, 게이트 전극 재료층(130)에 불순물을 도핑한다. 게이트 전극을 p형으로 하는 경우에는, 예를 들면 붕소를 도핑하고, 게이트 전극을 n형으로 하는 경우에는, 예를 들면 인, 비소 등을 도핑한다. 도핑 방법에는, 예를 들면 이온 주입법을 이용할 수 있다.
다음으로, 도 4의 (3)에 도시한 바와 같이 통상의 리소그래피 기술 및 에칭 기술 등을 이용하여 상기 게이트 전극 재료층(130)을 패터닝하여 게이트 전극(13)을 형성한다.
그 후, 도 4의 (4)에 도시한 바와 같이, 기지의 기술을 이용하여, 게이트 전극(13)의 양측의 반도체 기판(11)에 불순물을 도핑하여 LDD 영역(14, 15)을 형성한다. 계속해서, 게이트 전극(13)의 측벽에 측벽 스페이서(16, 17)를 형성한다. 또한, 측벽 스페이서(16, 17) 하에 LDD 영역(14, 15)을 남겨, 게이트 전극(13)의 양측에서의 반도체 기판(11)에 소스·드레인 영역(18, 19)을 형성한다. 상기 LDD 영역(14, 15), 및 상기 소스·드레인 영역(18, 19)을 형성하는 도핑 기술로서는, 통상의 이온 주입법을 이용할 수 있다. 그 후, 불순물의 활성화 어닐링을 행하여, MOS형 전계 효과 트랜지스터(1)가 형성된다.
도 5는 열 처리 온도를 파라미터로 한 본 발명의 반도체 장치의 제조 방법에 의해 형성된 트랜지스터에 따른 전자 이동도를 나타내는 도면이다. 도 5에 도시한 바와 같이, 열 처리 온도가 높아짐으로써 질소를 포함하는 하프늄 실리케이트막의 전자 이동도가 높아지는 것을 알 수 있었다. 이와 같이 열 처리 온도를 900℃, 바람직하게는 1000℃로 높여 RTA 처리를 행함으로써, 절연 게이트형 전계 효과 트랜지스터의 이동도를 높일 수 있었다. 특히, 1000℃에서 열 처리한 경우에는, 보편적인 이동도에 대하여 0.7㎹/㎝∼0.9㎹/㎝의 범위에서는 약 73%∼78% 정도의 이동도를 얻을 수 있어, 트랜지스터 특성으로서 충분한 것을 알 수 있었다. 한편, 열 처리 온도가 700℃ 정도에서는, 충분한 전자 이동도를 얻을 수 없는 것을 알 수 있었다. 따라서, 트랜지스터 특성을 나타내는 전자 이동도로부터 보아, 예를 들면 열 처리 시간이 30초인 경우, 열 처리 온도는 900℃ 이상의 RTA, 바람직하게는 1000℃ 이상의 RTA로 한다. 또, 상한은 하프늄 실리케이트막의 상 변화를 일으키지 않는 열 처리 조건(온도와 시간)으로 할 필요가 있다. 따라서, 열 처리 온도는 1000℃를 초과하는 경우에는 열 처리 시간을 30초보다 짧게 할 필요가 있지만, 이 경우 하프늄 실리케이트막이 상 변화를 일으키지 않는 것이 필요하다.
도 6은 하프늄 실리케이트막을 게이트 절연막에 이용한 절연 게이트형 전계 효과 트랜지스터의 C-V(용량-전압) 특성을 나타내는 것이다. 도 6에 도시한 바와 같이, C-V 특성은 700℃, 30초 동안의 RTA에 의한 열 처리를 행한 게이트 절연막과 비교하여, 900℃에서 30초 동안의 RTA에 의한 열 처리, 또한 1000℃에서 30초 동안의 RTA에 의한 열 처리를 행한 경우가, Vth의 플러스 방향의 시프트가 억제되는 것을 알 수 있었다. 이는 고온의 열 처리를 행함으로써, 하프늄 실리케이트막 내의 수소가 이탈되어, 붕소의 유출이 억제되었기 때문이라고 생각된다.
또한, 상기 MOS형 전계 효과 트랜지스터(1)는, 본 발명의 박막의 형성 방법에 의해 게이트 절연막을 형성하고 있기 때문에, 상기 도 2 및 도 3에 의해서 설명한 바와 같은 효과가 얻어진다.
본 발명의 박막의 형성 방법은 절연 게이트형의 전계 효과 트랜지스터의 게이트 절연막의 형성에 적용할 수 있고, 본 발명의 반도체 장치의 제조 방법은 고 유전체막의 하프늄 실리케이트 직경의 막을 게이트 절연막에 이용한 절연 게이트형의 전계 효과 트랜지스터의 제조 방법에 적용할 수 있다.
본 발명의 박막의 형성 방법 및 반도체 장치의 제조 방법은, 하프늄 실리케이트막에 대하여, 하프늄 실리케이트막 내의 수소가 빠지는 온도 이상, 하프늄 실리케이트막이 상 분리를 일으키지 않는 온도 미만의 열 처리 온도에서 열 처리를 행하기 때문에, 하프늄 실리케이트막이 상 변화를 일으키지 않고 하프늄 실리케이트막 내의 수소를 이탈할 수 있으므로, 붕소의 유출을 일으키지 않는 하프늄 실리케이트막을 형성할 수 있다. 이 때문에, 반도체 장치에 있어서는 이동도의 향상, 신뢰성의 향상을 도모할 수 있다고 하는 이점이 있다.
도 1은 본 발명의 박막의 형성 방법에 따른 일 실시예를 나타낸 제조 공정 단면도.
도 2는 하프늄 실리케이트막 내의 깊이 방향의 수소 농도를 나타내는 도면.
도 3은 하프늄 실리케이트막의 계면 준위 밀도와 열 처리 온도와의 관계를 나타낸 도면.
도 4는 본 발명의 반도체 장치의 제조 방법에 따른 일 실시예를 나타낸 제조 공정 단면도.
도 5는 열 처리 온도를 파라미터로 한 본 발명의 반도체 장치의 제조 방법에 의해 형성된 트랜지스터에 따른 전자 이동도를 나타낸 도면.
도 6은 하프늄 실리케이트막을 게이트 절연막에 이용한 절연 게이트형 전계 효과 트랜지스터의 C-V(용량-전압) 특성을 나타낸 도면.
〈도면의 주요 부분에 대한 부호의 설명〉
11 : 기판
12 : 하프늄 실리케이트막

Claims (8)

  1. 원자층 증착법에 의해, 기판 위에 하프늄 실리케이트막을 형성하는 공정과,
    상기 하프늄 실리케이트막 내의 수소가 빠지는 온도 이상, 상기 하프늄 실리케이트막이 상 분리를 일으키지 않는 온도 미만의 열 처리 온도에서 상기 하프늄 실리케이트막의 열 처리를 행하는 공정
    을 포함한 것을 특징으로 하는 박막의 형성 방법.
  2. 제1항에 있어서,
    상기 하프늄 실리케이트막은 질소를 포함하는 것을 특징으로 하는 박막의 형성 방법.
  3. 제1항에 있어서,
    상기 하프늄 실리케이트막을 형성한 후이고 상기 열 처리를 행하기 전에,
    상기 하프늄 실리케이트막에 질소를 도입하는 공정을 포함한 것을 특징으로 하는 박막의 형성 방법.
  4. 제1항에 있어서,
    상기 열 처리는 질소 분위기 또는 불활성 가스 분위기에서 행하는 것을 특징으로 하는 박막의 형성 방법.
  5. 반도체 기판 위에 게이트 절연막을 형성하는 공정과,
    상기 게이트 절연막 위에 게이트 전극을 형성하는 공정과,
    상기 게이트 전극의 양측의 상기 반도체 기판에 소스·드레인 영역을 형성하는 공정을 구비하며,
    상기 게이트 절연막은,
    원자층 증착법에 의해, 상기 반도체 기판 위에 하프늄 실리케이트막을 형성하는 공정과,
    상기 하프늄 실리케이트막 내의 수소가 빠지는 온도 이상, 상기 하프늄 실리케이트막이 상 분리를 일으키지 않는 온도 미만의 열 처리 온도에서 상기 하프늄 실리케이트막의 열 처리를 행하는 공정
    에 의해 형성하는 것을 특징으로 하는 반도체 장치의 제조 방법.
  6. 제5항에 있어서,
    상기 하프늄 실리케이트막은 질소를 포함하는 것을 특징으로 하는 반도체 장치의 제조 방법.
  7. 제5항에 있어서,
    상기 하프늄 실리케이트막을 형성한 후이고 상기 열 처리를 행하기 전에,
    상기 하프늄 실리케이트막에 질소를 도입하는 공정을 포함한 것을 특징으로 하는 반도체 장치의 제조 방법.
  8. 제5항에 있어서,
    상기 열 처리는 질소 분위기 또는 불활성 가스 분위기에서 행하는 것을 특징으로 하는 반도체 장치의 제조 방법.
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