KR100349363B1 - 고유전 게이트 절연막을 갖는 피모스 소자의 제조방법 - Google Patents
고유전 게이트 절연막을 갖는 피모스 소자의 제조방법 Download PDFInfo
- Publication number
- KR100349363B1 KR100349363B1 KR1020000059499A KR20000059499A KR100349363B1 KR 100349363 B1 KR100349363 B1 KR 100349363B1 KR 1020000059499 A KR1020000059499 A KR 1020000059499A KR 20000059499 A KR20000059499 A KR 20000059499A KR 100349363 B1 KR100349363 B1 KR 100349363B1
- Authority
- KR
- South Korea
- Prior art keywords
- film
- gate insulating
- insulating film
- oxide film
- pmos device
- Prior art date
Links
- 238000000034 method Methods 0.000 title claims abstract description 30
- 238000004519 manufacturing process Methods 0.000 title claims abstract description 16
- 239000003989 dielectric material Substances 0.000 claims abstract description 18
- BPQQTUXANYXVAA-UHFFFAOYSA-N Orthosilicate Chemical compound [O-][Si]([O-])([O-])[O-] BPQQTUXANYXVAA-UHFFFAOYSA-N 0.000 claims abstract description 14
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 claims abstract description 13
- 125000004433 nitrogen atom Chemical group N* 0.000 claims abstract description 13
- 229910052710 silicon Inorganic materials 0.000 claims abstract description 13
- 239000010703 silicon Substances 0.000 claims abstract description 13
- 239000000758 substrate Substances 0.000 claims abstract description 13
- 229910021420 polycrystalline silicon Inorganic materials 0.000 claims abstract description 12
- 229920005591 polysilicon Polymers 0.000 claims abstract description 12
- 229910052845 zircon Inorganic materials 0.000 claims abstract description 12
- GFQYVLUOOAAOGM-UHFFFAOYSA-N zirconium(iv) silicate Chemical compound [Zr+4].[O-][Si]([O-])([O-])[O-] GFQYVLUOOAAOGM-UHFFFAOYSA-N 0.000 claims abstract description 12
- 238000000151 deposition Methods 0.000 claims abstract description 6
- 229910052735 hafnium Inorganic materials 0.000 claims abstract description 6
- VBJZVLUMGGDVMO-UHFFFAOYSA-N hafnium atom Chemical compound [Hf] VBJZVLUMGGDVMO-UHFFFAOYSA-N 0.000 claims abstract description 6
- 229910000449 hafnium oxide Inorganic materials 0.000 claims abstract description 6
- WIHZLLGSGQNAGK-UHFFFAOYSA-N hafnium(4+);oxygen(2-) Chemical compound [O-2].[O-2].[Hf+4] WIHZLLGSGQNAGK-UHFFFAOYSA-N 0.000 claims abstract description 6
- TWNQGVIAIRXVLR-UHFFFAOYSA-N oxo(oxoalumanyloxy)alumane Chemical compound O=[Al]O[Al]=O TWNQGVIAIRXVLR-UHFFFAOYSA-N 0.000 claims abstract description 6
- 230000015572 biosynthetic process Effects 0.000 claims abstract description 5
- 238000000059 patterning Methods 0.000 claims abstract description 3
- 238000010438 heat treatment Methods 0.000 claims description 3
- 229910052757 nitrogen Inorganic materials 0.000 claims description 2
- 230000008021 deposition Effects 0.000 claims 1
- ZOXJGFHDIHLPTG-UHFFFAOYSA-N Boron Chemical compound [B] ZOXJGFHDIHLPTG-UHFFFAOYSA-N 0.000 abstract description 10
- 229910052796 boron Inorganic materials 0.000 abstract description 10
- 230000035515 penetration Effects 0.000 abstract description 6
- 239000000463 material Substances 0.000 description 7
- VYPSYNLAJGMNEJ-UHFFFAOYSA-N Silicium dioxide Chemical compound O=[Si]=O VYPSYNLAJGMNEJ-UHFFFAOYSA-N 0.000 description 5
- 229910052814 silicon oxide Inorganic materials 0.000 description 5
- 230000010354 integration Effects 0.000 description 3
- 230000000149 penetrating effect Effects 0.000 description 3
- 239000004065 semiconductor Substances 0.000 description 3
- 229910004298 SiO 2 Inorganic materials 0.000 description 2
- 238000002955 isolation Methods 0.000 description 2
- 230000003647 oxidation Effects 0.000 description 2
- 238000007254 oxidation reaction Methods 0.000 description 2
- 125000006850 spacer group Chemical group 0.000 description 2
- 230000005641 tunneling Effects 0.000 description 2
- 229910018072 Al 2 O 3 Inorganic materials 0.000 description 1
- OAICVXFJPJFONN-UHFFFAOYSA-N Phosphorus Chemical compound [P] OAICVXFJPJFONN-UHFFFAOYSA-N 0.000 description 1
- 229910052785 arsenic Inorganic materials 0.000 description 1
- RQNWIZPPADIBDY-UHFFFAOYSA-N arsenic atom Chemical compound [As] RQNWIZPPADIBDY-UHFFFAOYSA-N 0.000 description 1
- 230000000694 effects Effects 0.000 description 1
- 238000005530 etching Methods 0.000 description 1
- 238000005468 ion implantation Methods 0.000 description 1
- 230000000873 masking effect Effects 0.000 description 1
- 229910052698 phosphorus Inorganic materials 0.000 description 1
- 239000011574 phosphorus Substances 0.000 description 1
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/40—Electrodes ; Multistep manufacturing processes therefor
- H01L29/43—Electrodes ; Multistep manufacturing processes therefor characterised by the materials of which they are formed
- H01L29/49—Metal-insulator-semiconductor electrodes, e.g. gates of MOSFET
- H01L29/51—Insulating materials associated therewith
- H01L29/517—Insulating materials associated therewith the insulating material comprising a metallic compound, e.g. metal oxide, metal silicate
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
- H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
- H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
- H01L21/28—Manufacture of electrodes on semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/268
- H01L21/28008—Making conductor-insulator-semiconductor electrodes
- H01L21/28017—Making conductor-insulator-semiconductor electrodes the insulator being formed after the semiconductor body, the semiconductor being silicon
- H01L21/28158—Making the insulator
- H01L21/28167—Making the insulator on single crystalline silicon, e.g. using a liquid, i.e. chemical oxidation
- H01L21/28185—Making the insulator on single crystalline silicon, e.g. using a liquid, i.e. chemical oxidation with a treatment, e.g. annealing, after the formation of the gate insulator and before the formation of the definitive gate conductor
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
- H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
- H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
- H01L21/28—Manufacture of electrodes on semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/268
- H01L21/28008—Making conductor-insulator-semiconductor electrodes
- H01L21/28017—Making conductor-insulator-semiconductor electrodes the insulator being formed after the semiconductor body, the semiconductor being silicon
- H01L21/28158—Making the insulator
- H01L21/28167—Making the insulator on single crystalline silicon, e.g. using a liquid, i.e. chemical oxidation
- H01L21/28202—Making the insulator on single crystalline silicon, e.g. using a liquid, i.e. chemical oxidation in a nitrogen-containing ambient, e.g. nitride deposition, growth, oxynitridation, NH3 nitridation, N2O oxidation, thermal nitridation, RTN, plasma nitridation, RPN
Landscapes
- Engineering & Computer Science (AREA)
- Power Engineering (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Computer Hardware Design (AREA)
- Physics & Mathematics (AREA)
- Condensed Matter Physics & Semiconductors (AREA)
- General Physics & Mathematics (AREA)
- General Chemical & Material Sciences (AREA)
- Manufacturing & Machinery (AREA)
- Chemical & Material Sciences (AREA)
- Crystallography & Structural Chemistry (AREA)
- Chemical Kinetics & Catalysis (AREA)
- Ceramic Engineering (AREA)
- Insulated Gate Type Field-Effect Transistor (AREA)
- Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)
Abstract
본 발명은 피모스(PMOS) 소자의 게이트 절연막으로서 알루미늄 산화막, 지르콘 산화막, 지르콘 실리케니트막, 하프늄 산화막 및 하프늄 실리케이트막 등과 같은 고유전 물질을 이용할 경우에서의 상기 게이트 절연막으로의 보론의 침투를 방지할 수 있는 피모스 소자의 제조방법에 관한 것으로, 본 발명의 피모스 소자의 제조방법, 표면에 소자 형성 영역을 한정하는 필드산화막들이 형성된 실리콘 기판을 제공하는 단계; 상기 실리콘 기판의 표면 상에 알루미늄산화막, 지르콘산화막, 지르콘 실리케이트막, 하프늄산화막 또는 하프늄 실리케이트막 중에서 선택되는 하나의 고유전 물질막으로 이루어지는 고유전 게이트 절연막을 소정 두께로 형성하는 단계; 상기 고유전 게이트 절연막의 표면에 리모트 플라즈마 공정으로 질소 원자들을 퇴적시키는 단계; 표면에 질소 원자들이 퇴적된 고유전 게이트 절연막 상에 보론이 도핑된 폴리실리콘막을 형성하는 단계; 상기 도핑된 폴리실리콘막 및 고유전 게이트 절연막을 패터닝해서, p+ 폴리게이트를 형성하는 단계; 및 상기 p+ 폴리게이트 양측의 실리콘 기판 부분에 LDD(Lightly Doped Drain) 구조의 소오스/드레인 영역을 형성하는 단계를 포함하여 이루어진다.
Description
본 발명은 반도체 소자의 제조방법에 관한 것으로, 특히, 피모스(PMOS) 소자의 게이트 절연막으로서 고유전 물질을 이용할 경우에서의 상기 게이트 절연막으로의 보론의 침투를 방지할 수 있는 피모스 소자의 제조방법에 관한 것이다.
주지된 바와 같이, 모스펫(MOSFET)에서의 게이트 절연막은 열산화에 의한 실리콘 산화막(SiO2)이 이용되어져 왔다. 그런데, 반도체 소자의 집적도가 증가됨에 따라 게이트 절연막의 두께도 함께 감소되고 있는데, 게이트 절연막의 재료로서 실리콘산화막이 이용되는 경우, 게이트 절연막의 두께가 너무 얇아지게 되면, 상기 게이트 절연막을 통해 다이렉트 터널링(direct tunneling)에 의한 누설 전류가 커지게 됨으로써, 결과적으로, 소자 특성이 안정적이지 못하다.
따라서, 최근에는 실리콘 산화막 보다 상대적으로 유전율이 높은 고유전 물질을 게이트 절연막의 재료로 이용함으로써, 게이트 절연막의 물리적인 두께 증가를 통해 누설 전류를 줄여주는 연구가 많이 진행되고 있다.
여기서, 실리콘 산화막의 대체 물질로서 이용 가능한 고유전 물질로서는 알루미늄 산화막(Al2O3), 지르콘 산화막(ZrO2), 지르콘 실리케이트막(Zr silicate), 하프늄 산화막(HfO2) 및 하프늄 실리케이트막(Hf silicate) 등이 있으며, 이들은 열역학적으로 실리콘(Si)과 안정하다는 특성이 있다.
그러나, 전술한 고유전 물질막들은 열산화에 의한 실리콘 산화막(SiO2)에 비해 고집적 소자의 제조에 상대적으로 유리하게 적용할 수 있다는 잇점은 있으나, 이러한 고유전 물질막들은 열산화막에 비해 그 막질이 상대적으로 치밀하지 못하기 때문에, PMOS 소자의 제조에 게이트 절연막의 재질로서 적용될 경우, p+ 폴리게이트에 도핑된 보론이 고유전 물질막을 쉽게 투과하여 채널 영역으로 침투하게 되는 현상이 발생되고, 이에 따라, p+ 폴리게이트에서의 도핑 농도의 감소에 기인하는게이트 공핍의 심화가 야기되는 문제점과, 채널 영역에서의 도핑 농도의 변동에 기인해서 문턱 전압의 조절이 어렵게 되는 문제점이 발생된다.
따라서, 본 발명은 상기와 같은 제반 문제점을 해결하기 위하여 안출된 것으로서, PMOS 소자의 제조에 상기한 고유전 물질막들을 게이트 절연막의 재질로서 이용할 경우에도 상기 고유전 물질막으로의 보론의 침투를 방지할 수 있는 PMOS 소자의 제조방법을 제공하는데, 그 목적이 있다.
도 1a 내지 도 1d는 본 발명의 실시예에 따른 피모스 소자의 제조방법을 설명하기 위한 공정별 단면도.
* 도면의 주요 부분에 대한 부호의 설명 *
1 : 반도체 기판 2 : 소자분리막
3,3a : 고유전 게이트 절연막 4 : 질소 원자
5 : p+ 폴리게이트 6 : 스페이서
7 : 소오스/드레인 영역 10 : PMOS
상기와 같은 목적을 달성하기 위한 본 발명의 PMOS 소자의 제조방법, 표면에 소자 형성 영역을 한정하는 필드산화막들이 형성된 실리콘 기판을 제공하는 단계; 상기 실리콘 기판의 표면 상에 알루미늄 산화막, 지르콘 산화막, 지르콘 실리케이트막, 하프늄 산화막 또는 하프늄 실리케이트막 중에서 선택되는 하나의 고유전 물질막으로 이루어지는 고유전 게이트 절연막을 소정 두께로 형성하는 단계; 상기 고유전 게이트 절연막의 표면에 리모트 플라즈마 공정으로 질소 원자들을 퇴적시키는 단계; 표면에 질소 원자들이 퇴적된 고유전 게이트 절연막 상에 보론이 도핑된 폴리실리콘막을 형성하는 단계; 상기 도핑된 폴리실리콘막 및 고유전 게이트 절연막을 패터닝해서, p+ 폴리게이트를 형성하는 단계; 및 상기 p+ 폴리게이트 양측의 실리콘 기판 부분에 LDD(Lightly Doped Drain) 구조의 소오스/드레인 영역을 형성하는 단계를 포함하여 이루어진다.
또한, 본 발명의 PMOS 소자의 제조방법은 리모트 플라즈마 공정 단계와 상기 도핑된 폴리실리콘막을 형성 단계 사이에 상기 리모트 플라즈마 처리된 고유전 게이트 절연막을 열처리 하는 단계를 더 포함하여 이루어진다.
본 발명에 따르면, 고유전 물질막의 표면에 질소 원자들을 퇴적시키기 때문에, 이러한 질소 원자들에 의해 고유전 물질막의 내부로 보론이 침투되는 것을 방지할 수 있으며, 이에 따라, p+ 폴리게이트의 도핑 농도 및 채널 영역의 도핑 농도의 변화를 방지할 수 있고, 결과적으로는, 소자의 신뢰성을 확보할 수 있다.
(실시예)
이하, 첨부된 도면에 의거하여 본 발명의 바람직한 실시예를 보다 상세하게 설명하도록 한다.
도 1a 내지 도 1d는 본 발명의 실시예에 따른 PMOS 소자의 제조방법을 설명하기 위한 각 공정별 단면도이다.
먼저, 도 1a에 도시된 바와 같이, 실리콘 기판(1)의 표면에 공지된 공정으로 소자 형성 영역을 한정하는 소자분리막들(2)을 형성하고, 이어서, 상기 실리콘 기판(1) 내에 P-웰(도시안됨) 및 N-웰(도시안됨)을 각각 형성한다. 그런다음, 실리콘 기판(1) 상에 알루미늄 산화막, 지르콘 산화막, 지르콘 실리케이트막, 하프늄 산화막 및 하프늄 실리케이트막 등과 같은 고유전 물질로 이루어진 게이트 절연막(3)을 500Å 이하, 바람직하게는, 300∼500Å 정도의 두께로 형성한다.
그 다음, PMOS 소자의 제조시, p+ 폴리게이트에 도핑되는 보론(Boron)이 상기한 고유전 게이트 절연막(3)에 침투 및 투과되지 못하도록 하기 위해서, 도 1b에 도시된 바와 같이, 게이트 절연막(3)의 표면에 리모트 플라즈마(Remote Plasma) 공정을 이용해서 질소 원자들(4)을 퇴적(pile up)시킨다. 이때, 상기 리모트 플라즈마 공정은 온도범위가 25∼800℃이고, 파워범위가 1∼100kW인 조건으로 행함이 바람직하다.
다음으로, 전술한 리모트 플라즈마 공정 동안에 유발된 고유전 게이트 절연막(3)의 표면 손상을 회복시키고, 아울러, 고유전 게이트 절연막(3)의 막질이 치밀하게 되도록 하기 위해서, 도 1c에 도시된 바와 같이, 열처리를 행한다. 이때, 상기 열처리는 UV를 이용하여 700∼1,000℃에서 O2또는 O3를 여기시키는 방법, 급속열공정을 이용하여 N2O, O2또는 불활성 분위기에서 700∼1,000℃의 온도범위로 25∼35분 동안 처리하는 방법, 또는, 퍼니스(Furnace)를 이용하여 N2O, O2또는 불활성 분위기에서 700∼1,000℃의 온도범위로 25∼35분 동안 처리하는 방법 중에서 선택되는 하나로 행한다. 도면부호 3a는 표면 손상이 회복되고, 막질이 치밀화된 게이트 절연막을 나타낸다.
계속해서, 상기 단계까지의 결과물 상에 폴리실리콘막을 증착한 후, 공지된 마스킹 및 이온주입 공정을 통해 PMOS 영역에 대응하는 폴리실리콘막 부분에는 보론을, 그리고, NMOS 영역에 대응하는 폴리실리콘막 부분에는 인(Phosphorus) 또는 비소(Arsenic)을 도핑시키고, 이 상태에서 도핑된 폴리실리콘막과 고유전 게이트 절연막의 식각 공정 및 LDD 구조의 소오스/드레인 형성 공정을 차례로 행함으로써, 도 1d에 도시된 바와 같이, p+ 폴리게이트(5) 및 고유전 게이트 절연막(3a)을 갖는 PMOS 소자(10)를 완성한다. 도 1d에서, 미설명된 도면부호 6은 스페이서, 7은 소오스/드레인 영역을 각각 나타낸다.
상기와 같은 공정을 통해 제조되는 본 발명에 따른 PMOS 소자에 있어서, 고유전 게이트 절연막의 표면에 퇴적된 질소 원자들은, 전술한 바와 같이, p+ 폴리게이트에 도핑된 보론이 상기 고유전 게이트 절연막의 내부로 침투하는 것을 효과적으로 방지하게 된다. 따라서, 고유전 물질을 PMOS 소자에 적용할 수 있는 바, 동작 속도의 증가 및 단 채널 효과를 줄일 수 있게 되며, 결과적으로는, 이러한 고유전 물질막을 게이트 절연막의 재질로 이용할 수 있게 됨으로써, 소자의 집적도를 더욱 향상시킬 수 있게 된다.
이상에서와 같이, 본 발명은 고유전 물질막을 게이트 절연막의 재질로서 이용하되, 상기 고유전 물질막의 표면에 리모트 플라즈마 공정을 통해 보론의 침투를 방지할 수 있는 질소 원자들을 퇴적시킴으로써, 상기 보론의 침투에 기인하는 p+ 폴리게이트 및 채널 영역에서의 도핑 농도의 변화를 방지할 수 있으며, 그래서, 소자의 신뢰성을 확보할 수 있음은 물론, 게이트 절연막의 재질로서 고유전 물질의 적용이 가능한 것에 기인해서 소자의 집적도를 더욱 향상시킬 수 있다.
기타, 본 발명은 그 요지를 일탈하지 않는 범위에서 다양하게 변경하여 실시할 수 있다.
Claims (5)
- 표면에 소자 형성 영역을 한정하는 필드산화막들이 형성된 실리콘 기판을 제공하는 단계;상기 실리콘 기판의 표면 상에 알루미늄산화막, 지르콘산화막, 지르콘 실리케이트막, 하프늄산화막 또는 하프늄 실리케이트막 중에서 선택되는 하나의 고유전 물질막으로 이루어지는 고유전 게이트 절연막을 소정 두께로 형성하는 단계;상기 고유전 게이트 절연막의 표면에 리모트 플라즈마 공정으로 질소 원자들을 퇴적시키는 단계;표면에 질소 원자들이 퇴적된 고유전 게이트 절연막 상에 보론이 도핑된 폴리실리콘막을 형성하는 단계;상기 도핑된 폴리실리콘막 및 고유전 게이트 절연막을 패터닝해서, p+ 폴리게이트를 형성하는 단계; 및상기 p+ 폴리게이트 양측의 실리콘 기판 부분에 LDD(Lightly Doped Drain) 구조의 소오스/드레인 영역을 형성하는 단계를 포함하여 이루어지는 것을 특징으로 하는 피모스 소자의 제조방법.
- 제 1 항에 있어서, 상기 고유전 게이트 절연막은 300∼500Å 정도의 두께로 형성하는 것을 특징으로 하는 피모스 소자의 제조방법.
- 제 1 항에 있어서, 상기 리모트 플라즈마 공정은 온도범위가 25∼800℃이고, 파워범위가 1∼100kW인 조건으로 수행하는 것을 특징으로 하는 피모스 소자의 제조방법.
- 제 1 항에 있어서, 상기 질소 원자 퇴적 단계와 상기 폴리실리콘막 형성 단계 사이에,상기 리모트 플라즈마 공정 처리된 고유전 게이트 절연막을 열처리 하는 단계를 더 포함하여 이루어지는 특징으로 하는 피모스 소자의 제조방법.
- 제 4 항에 있어서, 상기 열처리는UV를 이용하여 700∼1,000℃에서 O2또는 O3를 여기시키는 방법, 급속열공정을 이용하여 N2O, O2또는 불활성 분위기에서 700∼1,000℃의 온도범위로 25∼35분 동안 처리하는 방법, 또는, 퍼니스(Furnace)를 이용하여 N2O, O2또는 불활성 분위기에서 700∼1,000℃의 온도범위로 25∼35분 동안 처리하는 방법 중에서 선택되는 하나로 수행하는 것을 특징으로 하는 피모스 소자의 제조방법.
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
KR1020000059499A KR100349363B1 (ko) | 2000-10-10 | 2000-10-10 | 고유전 게이트 절연막을 갖는 피모스 소자의 제조방법 |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
KR1020000059499A KR100349363B1 (ko) | 2000-10-10 | 2000-10-10 | 고유전 게이트 절연막을 갖는 피모스 소자의 제조방법 |
Publications (2)
Publication Number | Publication Date |
---|---|
KR20020028476A KR20020028476A (ko) | 2002-04-17 |
KR100349363B1 true KR100349363B1 (ko) | 2002-08-21 |
Family
ID=19692741
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
KR1020000059499A KR100349363B1 (ko) | 2000-10-10 | 2000-10-10 | 고유전 게이트 절연막을 갖는 피모스 소자의 제조방법 |
Country Status (1)
Country | Link |
---|---|
KR (1) | KR100349363B1 (ko) |
Cited By (2)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
WO2005112045A1 (en) * | 2004-04-30 | 2005-11-24 | Hewlett-Packard Development Company, L.P. | Dielectric material |
KR101078716B1 (ko) * | 2003-11-19 | 2011-11-02 | 주식회사 하이닉스반도체 | 반도체 소자의 게이트 형성방법 |
Families Citing this family (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
PT105039A (pt) | 2010-04-06 | 2011-10-06 | Univ Nova De Lisboa | Ligas de óxidos tipo p baseados em óxidos de cobre, óxidos estanho, óxidos de ligas de estanho-cobre e respectiva liga metálica, e óxido de níquel, com os respectivos metais embebidos, respectivo processo de fabrico e utilização |
Citations (5)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPH07135208A (ja) * | 1993-11-10 | 1995-05-23 | Sony Corp | 絶縁膜の形成方法 |
US5726087A (en) * | 1992-04-30 | 1998-03-10 | Motorola, Inc. | Method of formation of semiconductor gate dielectric |
EP0847079A2 (en) * | 1996-12-05 | 1998-06-10 | Texas Instruments Incorporated | Method of manufacturing an MIS electrode |
KR19980028829A (ko) * | 1996-10-24 | 1998-07-15 | 문정환 | 아산화질소 가스를 이용한 박막 형성 방법 |
JP2000228522A (ja) * | 1999-02-08 | 2000-08-15 | Fujitsu Ltd | 半導体装置の製造方法 |
-
2000
- 2000-10-10 KR KR1020000059499A patent/KR100349363B1/ko not_active IP Right Cessation
Patent Citations (5)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US5726087A (en) * | 1992-04-30 | 1998-03-10 | Motorola, Inc. | Method of formation of semiconductor gate dielectric |
JPH07135208A (ja) * | 1993-11-10 | 1995-05-23 | Sony Corp | 絶縁膜の形成方法 |
KR19980028829A (ko) * | 1996-10-24 | 1998-07-15 | 문정환 | 아산화질소 가스를 이용한 박막 형성 방법 |
EP0847079A2 (en) * | 1996-12-05 | 1998-06-10 | Texas Instruments Incorporated | Method of manufacturing an MIS electrode |
JP2000228522A (ja) * | 1999-02-08 | 2000-08-15 | Fujitsu Ltd | 半導体装置の製造方法 |
Cited By (2)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
KR101078716B1 (ko) * | 2003-11-19 | 2011-11-02 | 주식회사 하이닉스반도체 | 반도체 소자의 게이트 형성방법 |
WO2005112045A1 (en) * | 2004-04-30 | 2005-11-24 | Hewlett-Packard Development Company, L.P. | Dielectric material |
Also Published As
Publication number | Publication date |
---|---|
KR20020028476A (ko) | 2002-04-17 |
Similar Documents
Publication | Publication Date | Title |
---|---|---|
KR100618815B1 (ko) | 이종의 게이트 절연막을 가지는 반도체 소자 및 그 제조방법 | |
EP1711959B1 (en) | Transistor with doped gate dielectric and method of manufacturing the same | |
US7759260B2 (en) | Selective nitridation of gate oxides | |
US6773999B2 (en) | Method for treating thick and thin gate insulating film with nitrogen plasma | |
KR20050021311A (ko) | 박막의 형성 방법 및 반도체 장치의 제조 방법 | |
KR20050106091A (ko) | 낮은 eot 플라즈마 질화 게이트 절연체를 위한 2 단계포스트 질화 어닐링 | |
KR100839359B1 (ko) | 피모스 트랜지스터 제조 방법 및 상보형 모스 트랜지스터제조 방법 | |
KR20070030807A (ko) | 고유전율(k) 유전체가 있는 CMOS 소자 제조에서 문턱전압을 제어하는 장벽층의 선택적인 구현 | |
JP2002314074A (ja) | 絶縁膜の形成方法及び半導体装置の製造方法 | |
JP2004022902A (ja) | 半導体装置の製造方法 | |
JP2007194431A (ja) | 半導体装置の製造方法及び製造装置 | |
US7939396B2 (en) | Base oxide engineering for high-K gate stacks | |
KR100596487B1 (ko) | 반도체 장치 및 그 제조 방법 | |
US7910422B2 (en) | Reducing gate CD bias in CMOS processing | |
US20050118770A1 (en) | Method for introducing hydrogen into a channel region of a metal oxide semiconductor (MOS) device | |
US8395221B2 (en) | Depletion-free MOS using atomic-layer doping | |
JP2005158998A (ja) | 半導体装置の製造方法 | |
KR100349363B1 (ko) | 고유전 게이트 절연막을 갖는 피모스 소자의 제조방법 | |
KR100627219B1 (ko) | 반도체 장치의 제조 방법 | |
JP4170162B2 (ja) | 半導体装置の製造方法 | |
KR100247904B1 (ko) | 반도체 장치의 제조방법 | |
KR100445061B1 (ko) | 반도체 소자의 제조방법 | |
JP5121142B2 (ja) | 半導体装置の製造方法 | |
US7670936B1 (en) | Nitridation of gate oxide by laser processing | |
KR20100077756A (ko) | 선택적 플라즈마질화를 이용한 반도체장치 제조 방법 |
Legal Events
Date | Code | Title | Description |
---|---|---|---|
A201 | Request for examination | ||
E701 | Decision to grant or registration of patent right | ||
GRNT | Written decision to grant | ||
FPAY | Annual fee payment |
Payment date: 20100726 Year of fee payment: 9 |
|
LAPS | Lapse due to unpaid annual fee |