JP4914573B2 - 高誘電体ゲート絶縁膜及び金属ゲート電極を有する電界効果トランジスタの製造方法 - Google Patents

高誘電体ゲート絶縁膜及び金属ゲート電極を有する電界効果トランジスタの製造方法 Download PDF

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Description

本発明は、金属酸化膜半導体電界効果トランジスタ（ＭＯＳＦＥＴ）の製造において高誘電膜上に金属ゲートを蒸着するための方法に関する。特に、本発明は、ＭＯＳＦＥＴの製造において高誘電膜と金属ゲートとの界面を向上させるための方法に関する。また、本発明は、前記方法での使用に適した基板処理システムに関する。
半導体基板上に形成される殆どの複合集積回路（ＩＣ）の基本的デバイスは、金属酸化膜半導体（ＭＯＳ）トランジスタである。これらのトランジスタは、一般に、金属酸化膜半導体電界効果トランジスタ（以下、ＭＯＳＦＥＴと称する）と呼ばれている。
図１５は、参照符号１００で示されるＭＯＳＦＥＴの簡単な図の一例を示している。図１５において、ＭＯＳＦＥＴ１００は、半導体１０１と、ゲート誘電体（ゲート酸化膜）１０４と、ゲート電極１０５と、ソース領域１０２と、ドレイン領域１０３とから成る。動作中、ゲート誘電体１０４の下側のチャンネル領域１０７に電界が加えられることにより、トランジスタがＯＮおよびＯＦＦに切り換えられる。
集積回路（ＩＣ）の性能を向上させるため、ＩＣのデザインルールまたは最小特徴サイズが徐々に減少されている。デザインルールの縮小に伴って、新たな材料および蒸着技術が重要となる。例えば、ゲート長（ＧＬ）（参照符号１０６で示されている）の減少に伴ってゲート酸化膜の厚さ（ｔｏｘ）が減少する。この場合、ｔｏｘ＝０．０１８ＧＬという関係を持つ。これは、半導体１０１とゲート電極１０５との間を高いキャパシタンスに維持するために重要である。
ゲート酸化膜１０４の薄肉化においては、従来の誘電材料（ＳｉＯ２，ＳｉＯＮ）をもはや適用できない。これは、これらの材料から成る非常に薄い膜が異なる電気的特性（例えば漏れ電流が大きい）を示すからである。
そのため、ゲート誘電体（ゲート酸化膜）を、その誘電率がＳｉＯ２の誘電率よりも高い新たな誘電材料に取って代えなければならない。これにより、キャパシタンスを補償することなく更に厚い膜を使用することが容易になる。
これらの高誘電率材料はｈｉｇｈ−Ｋ誘電体と呼ばれている。例えば、ＨｆＯ２、ＨｆＳｉＯ、ＨｆＡｌＯはｈｉｇｈ−Ｋ誘電体と見なされている。
ｈｉｇｈ−Ｋ誘電体を使用すると、ポリシリコン等の従来のゲート電極材料を異なる材料に取って代えなければならない。これは２つの理由による。すなわち、第１の理由は、ポリシリコンが殆どのｈｉｇｈ−Ｋ誘電体に適合しないからである。第２の理由は、ポリシリコンを使用すると、ポリシリコンとｈｉｇｈ−Ｋとの界面に空乏領域が形成され、それにより、等価酸化膜厚（ＥＯＴ）が大きくなり、キャパシタンスが低下する。
純金属、金属合金、金属窒化物、または、金属合金窒化物は、通常、ｈｉｇｈ−Ｋ誘電体と共に使用されるゲート電極において考慮される。
現在、ｈｉｇｈ−Ｋおよび金属ゲートは、例えば以下のチャートに示される手順にしたがって製造される。
１．希釈されたＨＦ溶液を用いてＳｉ基板を洗浄する
２．窒素中でウエハを乾燥させる
３．熱ＳｉＯ２を蒸着する（〜１ｎｍ）
４．Ｈｆ（またはＨｆＯ２）を蒸着する
５．熱アニーリングを行なう
６．金属ゲートを蒸着する
７．熱アニーリングを行なう。
前記手順に記載されたステップ３を削除しても良く、その代わり、表面処理されたＳｉ上にＨｆまたはＨｆＯ２が直接に蒸着される。また、前述した手順は、ｈｉｇｈ−Ｋ誘電体としてＨｆＯ２を使用して説明される。しかしながら、任意の他のｈｉｇｈ−Ｋ材料、例えばＨｆＳｉＯ，ＨｆＳｉＯＮ，ＨｆＡｌＯを誘電体として選択することができる。
図１４は、中央ウエハ処理台３に取り付けられたＣＶＤモジュール４０およびウエハ搬入／搬出装置フロントエンドモジュール１３を示す概略図である。ＣＶＤモジュール４０は、有機金属化学気相成長法（ＭＯＣＶＤ）モジュールまたは原子層蒸着（ＡＬＤ）モジュールであっても良い。
ＭＯＣＶＤプロセスにおいては有機金属ガスが使用される。有機金属ガスには２つの塩基性基が存在する。すなわち、例えばＨｆ系誘電体を蒸着する際、ｉ）ＨｆＣｌ４等のハロゲン化物系ガスを使用することができ、または、ｉｉ）Ｃ１６Ｈ４０Ｎ４Ｈｆ（テトラキス・ジエチルアミノ・ハフニウム）等のカーボン系ガスを使用することができる。
ＡＬＤ蒸着においては、２つのガスがＣＶＤモジュール４０内に交互に導入される。一般的に前駆ガスと呼ばれている第１のガスがＣＶＤモジュール４０内に導入されると、前駆分子が基板表面に付着する。第２のガスがＣＶＤモジュール４０内に導入されると、この第２のガスが表面に付着した前駆分子と反応し、誘電膜を形成する。この処理は、所望の厚さを有する膜が形成されるまで続く。
任意のＣＶＤ（ＡＬＤまたはＭＯＣＶＤ）プロセスにおいては、不純汚染物が最も大きな問題である。
例えば、第１に、ＭＯＣＶＤにおいては、ハロゲン化物またはカーボンがウエハを汚染する。ＡＬＤプロセスにおいても、前駆ガスからのカーボンが膜を汚染する。誘電膜中の不純物濃度が高いと、漏れ電流およびスレショルド電圧シフトが大きくなり、ＭＯＳＦＥＴデバイスにおけるチャンネル領域１０７（図１５）内での電子の移動性が高まる。
第２に、任意のＣＶＤ（ＭＯＣＶＤまたはＡＬＤ）プロセスにおいては、ウエハを４００℃等の高温まで加熱しなければならない。基板表面上における温度の均一性は、膜の均一性に対して直接に影響を与える。温度が不均一になると、誘電膜が不均一になり、それにより、ＭＯＳＦＥＴデバイスに欠陥が生じ、すなわち、ウエハ毎の歩留りが低下する（良好なＭＯＳＦＥＴの数が少なくなる）。
第３に、特にＡＬＤ方法においてスループットが低下して、経済的な実現可能性が限られてくる。ＡＬＤプロセスにおいては、２つのガスの切り換えに伴って膜が成長し、そのため、蒸着速度が遅い。Ｈｉｇｈ−Ｋ誘電材料の必要な膜厚は、通常、１０〜４０オングストロームである。これらの蒸着速度および膜厚が考慮されると、スループットは１時間当たりのウエハが１０個未満となる。
第４に、前駆物質が高価であり、前駆物質の利用効率が低いため、ＣＶＤ法のランニングコストが高い。これによってもＣＶＤ法の経済的実現可能性が限られてしまう。
特開平６−２９２４８号公報 特開平４−２２５２２３号公報 特開平９−１４８２４６号公報 特開２０００−２３２０７７号公報 ポリシリコン／金属酸化膜界面でのフェルミ準位ピンニング（Ｃ． Ｈｏｂｂｓ， Ｌ． Ｆｏｎｓｅｃａ， Ｖ． Ｄｈａｎａｄａｐａｎｉ， Ｓ． Ｓａｍａｖｅｄａｍ， Ｂ． Ｔａｙｌｏｒ， Ｊ． Ｇｒａｎｔ， Ｌ． Ｄｉｐ， Ｄ． Ｔｒｉｙｏｓｏ， Ｒ． Ｈｅｄｇｅ， Ｄ． Ｇｉｌｍｅｒ， Ｒ． Ｇａｒｃｉａ， Ｄ． Ｒａｏｎ， Ｌ． Ｌｏｖｅｊｏｙ， Ｒ． Ｒａｉ， Ｌ． Ｈｅｒｂｅｒｔ， ｈ． Ｔｓｅｎｇ， Ｂ． Ｗｈｉｔｅ， Ｐ． Ｔｏｂｉｎ ＶＬＳＩ技術のシンポジウム、２００３年、９〜１０頁） 電気用途におけるランタンアルミニウム酸化物ナノ積層体の原子層蒸着、Ｂｏｏｙｏｎｇ Ｓ． Ｌｉｍ， Ａｎｔｔｉ Ｒａｈｔｕ， Ｐｈｉｌｉｐｐｅ ｄｅ Ｒｏｕｆｆｉｇｎａｃ， Ｒｏｙ Ｇ． Ｇｏｒｄｏｎ 応用物理学の学術誌レター、第８４巻、３９５７〜５９頁 ４５ｎｍノードにおけるカッパチャレンジ、ピーターシンガー半導体インターナショナル
ｈｉｇｈ−Ｋ誘電膜および金属ゲートの製造においては、Ｓｉとｈｉｇｈ−Ｋ誘電膜との間の下側界面およびｈｉｇｈ−Ｋ誘電膜と金属ゲートとの間の上側界面の品質が重要である。
特に上側界面の品質は、ピンニング効果に起因して、電子の移動性およびスレショルド電圧（Ｖｔｈ）シフトに影響を与える。
電子の移動性を高め且つＶｔｈシフトを最小限に抑えるためには、界面トラップ密度を低くしなければならない。
界面トラップ密度は、ｈｉｇｈ−Ｋ誘電体および金属ゲートの材料の品質および製造プロセスによって決まる。
従来、一般に別個のアニーリングシステム中で行なわれるｈｉｇｈ−Ｋ誘電体の熱アニーリング後、ウエハは、金属ゲート蒸着システム内に配置されるまで通常の大気に晒される。
通常、ｈｉｇｈ−Ｋ誘電体は、良好な熱安定性を示すが、通常の大気に晒された後、誘電材料に応じて異なる化学的特性を示す。
例えば、ＨｆＯ２がｈｉｇｈ−Ｋとして選択される場合、Ｓｉとｈｉｇｈ−Ｋとの界面でＳｉＯ２層を成長させることができる。これは、酸素がＨｆＯ２膜にわたって拡散するからである。この界面ＳｉＯ２の厚さは、通常の大気に晒される時間に応じて変化するため、信頼性の問題が生じる。
ＬａＯまたはその合金がｈｉｇｈ−Ｋとして使用される場合、大気に晒された際に水分が膜中に吸収される。したがって、これにより、膜中および界面のトラップ密度が変化する。大気に晒された後におけるこれらの全ての変化により膜質が低下し、それにより、最終製品となる半導体デバイスの性能が低下する。
したがって、本発明の目的は、金属酸化膜半導体電界効果トランジスタ（ＭＯＳＦＥＴ）の製造においてｈｉｇｈ−Ｋ誘電膜上に金属ゲートを蒸着するための方法を提供することにより、ｈｉｇｈ−Ｋ誘電膜および金属ゲート材料の品質を向上させ、それにより、電子の移動性を向上させてＶｔｈシフトを最小限に抑えることである。
また、本発明の他の目的は、ＭＯＳＦＥＴの製造においてｈｉｇｈ−Ｋ誘電膜と金属ゲートとの界面を向上させる方法を提供することにより、界面トラップ密度を低くでき、それにより、電子の移動性を向上させてＶｔｈシフトを最小限に抑えることである。
本発明の更なる目的は、前記方法での使用に適した基板処理システムを提供することである。
前記目的を達成するため、本発明の第１の態様は、ＭＯＳＦＥＴの製造において高誘電膜上に金属ゲートを蒸着するための方法であって、熱アニーリングモジュール内で、上に高誘電膜が蒸着されている基板をアニールするアニーリングステップと、金属ゲート蒸着モジュール内で、前記アニールされた基板上に金属ゲート材料を蒸着させる蒸着ステップとを含み、真空を破ることなく、前記アニーリングステップおよび前記蒸着ステップが連続的に行なわれることを特徴とする方法を提供する。
本発明のこの方法は本発明の基板処理システムによって行なわれる。この基板処理システムは、基板を搬送するための搬送手段を有するウエハ処理台と、前記ウエハ処理台に接続された処理モジュールとを備え、前記処理モジュールは、少なくとも熱アニーリングモジュールと、金属ゲート蒸着モジュールとを有し、前記搬送手段は、真空を破ることなく前記ウエハ処理台と前記処理モジュールとの間で基板を搬送する。
本発明の第２の態様は、ＭＯＳＦＥＴの製造において高誘電膜上に金属ゲートを蒸着するための方法であって、熱アニーリングモジュール内で、上に高誘電膜が蒸着されている基板をアニールするアニーリングステップと、冷却モジュール内で、前記アニールされた基板を冷却する冷却ステップと、金属ゲート蒸着モジュール内で、前記冷却された基板上に金属ゲート材料を蒸着させる蒸着ステップとを含み、真空を破るこすことなく、前記アニーリングステップ、前記冷却ステップおよび前記蒸着ステップが連続的に行なわれることを特徴とする方法を提供する。
本発明のこの方法は本発明の基板処理システムによって行なわれる。この基板処理システムは、基板を搬送するための搬送手段を有するウエハ処理台と、前記ウエハ処理台に接続された処理モジュールとを備え、前記処理モジュールは、少なくとも熱アニーリングモジュールと、冷却モジュールと、金属ゲート蒸着モジュールとを有し、前記搬送手段は、真空を破ることなく前記ウエハ処理台と前記処理モジュールとの間で基板を搬送する。
本発明の第３の態様は、ＭＯＳＦＥＴの製造において高誘電膜上に金属ゲートを蒸着するための方法であって、高誘電体蒸着モジュール内で、基板上に高誘電膜を蒸着する第１の蒸着ステップと、熱アニーリングモジュール内で、上に高誘電膜が蒸着されている前記基板をアニールするアニーリングステップと、冷却モジュール内で、前記アニールされた基板を冷却する冷却ステップと、金属ゲート蒸着モジュール内で、前記冷却された基板上に金属ゲート材料を蒸着させる第２の蒸着ステップとを含み、真空を破ることなく、前記第１の蒸着ステップ、前記アニーリングステップ、前記冷却ステップおよび前記第２の蒸着ステップが連続的に行なわれることを特徴とする方法を提供する。
本発明のこの方法は本発明の基板処理システムによって行なわれる。この基板処理システムは、基板を搬送するための搬送手段を有するウエハ処理台と、前記ウエハ処理台に接続された処理モジュールとを備え、前記処理モジュールは、少なくとも熱アニーリングモジュールと、冷却モジュールと、高誘電体蒸着モジュールと、金属ゲート蒸着モジュールとを有し、前記搬送手段は、真空を破ることなく前記ウエハ処理台と前記処理モジュールとの間で基板を搬送する。
本発明の第４の態様は、ＭＯＳＦＥＴの製造において高誘電膜上に金属ゲートを蒸着するための方法であって、熱アニーリングモジュール内で、基板上に薄い熱ＳｉＯ２膜を蒸着させる第１の蒸着ステップと、冷却モジュール内で、前記基板を冷却する第１の冷却ステップと、高誘電体蒸着モジュール内で、前記基板上に高誘電膜を蒸着する第２の蒸着ステップと、熱アニーリングモジュール内で、前記基板をアニールするアニーリングステップと、冷却モジュール内で、前記アニールされた基板を冷却する第２の冷却ステップと、金属ゲート蒸着モジュール内で、前記冷却された基板上に金属ゲート材料を蒸着させる第３の蒸着ステップとを含み、真空を破ることなく、前記第１の蒸着ステップ、前記第１の冷却ステップ、前記第２の蒸着ステップ、前記アニーリングステップ、前記第２の冷却ステップおよび前記第３の蒸着ステップが連続的に行なわれることを特徴とする方法を提供する。
本発明のこの方法は本発明の基板処理システムによって行なわれる。この基板処理システムは、基板を搬送するための搬送手段を有するウエハ処理台と、前記ウエハ処理台に接続された処理モジュールとを備え、前記処理モジュールは、少なくとも熱アニーリングモジュールと、冷却モジュールと、高誘電体蒸着モジュールと、金属ゲート蒸着モジュールとを有し、前記搬送手段は、真空を破ることなく前記ウエハ処理台と前記処理モジュールとの間で基板を搬送する。
本発明の第５の態様は、本発明の前述した第１ないし第４の態様のいずれかに係るＭＯＳＦＥＴの製造において高誘電膜上に金属ゲートを蒸着するための方法であって、金属ゲート材料を蒸着する前記蒸着ステップにより形成される金属ゲートが複合膜積層体を備え、前記金属ゲートが形成された後、真空を破ることなく前記熱アニーリングモジュール内で基板が更に連続的にアニールされる方法を提供する。
この蒸着方法においては、様々な膜を含む前述した複合膜積層体、例えば、異なる膜を含む複合膜積層体が積層される。また、複合膜積層体から成る前記金属ゲート材料が形成された後に連続的に行なわれるアニーリングステップにより、金属積層材料が互いに混合される。
本発明の第６の態様は、本発明の前述した第１ないし第５の態様のいずれかの方法にしたがって高誘電膜上に金属ゲートを蒸着させることによりＭＯＳＦＥＴの製造において高誘電膜と金属ゲートとの間の界面を向上させる方法を提供する。
本発明の第７の態様は、基板を搬送するための搬送手段を有するウエハ処理台と、前記ウエハ処理台に接続された処理モジュールとを備える基板処理システムであって、前記処理モジュールは、少なくとも熱アニーリングモジュールと、金属ゲート蒸着モジュールとを有し、前記搬送手段は、真空を破ることなく前記ウエハ処理台と前記処理モジュールとの間で基板を搬送する基板処理システムを提供する。
本発明の第８の態様は、本発明の第７の態様に係る基板処理システムであって、前記処理モジュールが冷却モジュール及び／又は高誘電体蒸着モジュールを更に有している基板処理システムを提供する。
本発明においては、ＭＯＳＦＥＴの製造においてｈｉｇｈ−Ｋ誘電膜上に金属ゲートを蒸着するための改良された方法を提供することにより、ｈｉｇｈ−Ｋ誘電膜および金属ゲート材料の品質が向上され、それにより、電子の移動性が向上されてＶｔｈシフトが最小限に抑えられる。
また、ＭＯＳＦＥＴの製造においてｈｉｇｈ−Ｋ誘電膜と金属ゲートとの界面を向上させる改良された方法を提供することにより、界面トラップ密度を低くすることができ、それにより、電子の移動性が向上されてＶｔｈシフトが最小限に抑えられる。
更に、本発明においては、前述された本発明の方法が使用されるのに適している基板処理システムが提供される。
本発明においては、熱アニーリングシステムおよび金属ゲート蒸着システムを１つのウエハ処理台と一体化させることにより、ｈｉｇｈ−Ｋ誘電膜と金属ゲートとの界面特性が向上し、それにより、電気的特性およびデバイス性能が向上する。
以下の実施例では、添付図面を用いて本発明の好ましい実施形態を詳細に説明する。
図１において、熱アニーリングモジュール１および金属ゲート蒸着モジュール２は中央ウエハ処理台３に接続されている。すなわち、熱アニーリングモジュール１および金属ゲート蒸着モジュール２は中央ウエハ処理台３と一体を成している。
熱アニーリングモジュール１の断面図が図６に示されている。熱アニーリングモジュール１は急速熱アニーリングモジュールであることが好ましい。図６に示されるＲＴＰモジュール等の熱アニーリングモジュール１は、図６に示されるように、基板ホルダ１９と、基板ホルダ１９上に配置された基板４を加熱するウエハ加熱機構２０と、ガス吸気口２１と、ガス排気口２２と、基板搬入／搬出ポート３３とから成る。
一般に、加熱機構２０は、赤外線（ＩＲ）ランプを用いた赤外線（ＩＲ）加熱プロセスである。通常、ＲＴＰモジュール等の熱アニーリングモジュール１は、基板４を数秒内で約１０００℃の温度まで加熱することができる。基板加熱中、基板ホルダ１９が回転されても良く或いは回転されなくても良い。ＲＴＰモジュール等の熱アニーリングモジュール１は、不活性ガスまたは不活性ガスと反応ガスとの混合物を用いた低圧下で基板を加熱する。
熱アニーリングモジュール１は、任意の適当な技術を使用して、例えばＩＲランプ、炉内アニーリング、または、ＲＦ加熱を使用して、基板４を高温まで加熱しても良い。アニーリング温度は１００℃から１２００℃まで変化しても良い。実際のアニーリング温度はｈｉｇｈ−Ｋ（高誘電率）材料に応じて変わり得る。また、アニーリング圧力は重大ではない。圧力は１０−７Ｐａから大気圧まで変化しても良い。
金属ゲート蒸着モジュール２内で行なわれる金属ゲート蒸着技術も重要ではない。この技術は、ＰＶＤ、熱ＣＶＤ、プラズマＣＶＤまたは原子層蒸着であっても良い。蒸着圧力、前駆ガス、混合ガスは、金属ゲートのタイプによって決まる。
熱アニーリングモジュール１および金属ゲート蒸着モジュール２以外に、中央台３にはウエハ搬入／搬出装置フロントエンドモジュール１３が取り付けられている。したがって、熱アニーリングモジュール１、金属ゲート蒸着モジュール２、ウエハ搬入／搬出装置フロントエンドモジュール１３は中央ウエハ処理台３と一体を成している。ウエハ搬入／搬出装置フロントエンドモジュール１３は、ウエハアライナ５と、ウエハ搬入ポート６と、ウエハ搬出ポート７とを備えている。
その上にｈｉｇｈ−Ｋ誘電膜が蒸着された基板４が図１の熱アニーリングモジュール１内に配置される。基板４は、熱アニーリングモジュール１内において所望の温度で熱アニーリングプロセスに晒される。熱アニーリングは、１段階プロセスであっても良く、あるいは、異なるガス雰囲気を用いた２段階プロセスであっても良い。その後、基板４は、ロボットアーム９等の搬送手段により、中央ウエハ処理台３を介して金属ゲート蒸着モジュール２内へと搬送される。金属ゲート蒸着モジュール２内においては、金属ゲート材料が蒸着される。金属ゲート材料は、ＴａＮ，ＨｆＳｉ，ＲｕＴａ，Ｉｒ，Ｗ等の任意の適当な材料であっても良い。
前述したように、その上にｈｉｇｈ−Ｋ誘電膜が蒸着された基板を熱アニーリングモジュール内でアニールするアニーリングステップおよび金属ゲート蒸着モジュール内で前記アニールされた基板上に金属ゲート材料を蒸着する蒸着ステップは、真空を破ることなく連続的に行なわれる。
図２は、図１に示される構成に加えて冷却モジュール８が中央ウエハ処理台３に接続されている状態を示している。すなわち、図２において、熱アニーリングモジュール１、金属ゲート蒸着モジュール２、冷却モジュール８、ウエハ搬入／搬出装置フロントエンドモジュール１３は中央ウエハ処理台３と一体を成している。
図２に示される一体型システムを使用すると、前述したｈｉｇｈ−Ｋ誘電体の熱アニーリング後、基板４を金属ゲートモジュール２内に配置する前に、基板４を冷却することができる。
すなわち、図２に示される一体型システムを使用すると、最初に、その上にｈｉｇｈ−Ｋ誘電膜が蒸着された基板を熱アニーリングモジュール内でアニールするアニーリングステップが行なわれた後、前記アニールされた基板が冷却モジュール内で冷却され、その後、金属ゲート蒸着モジュール内で前記冷却された基板上に金属ゲート材料が蒸着される。この場合、前記アニーリングステップ、冷却ステップ、蒸着ステップは、真空を破ることなく連続的に行なうことができる。
前述したように、熱アニーリングモジュールおよび金属ゲート蒸着モジュールは１つの中央ウエハ処理台と一体を成しており、それにより、ｈｉｇｈ−Ｋアニーリングプロセス直後に、真空を破ることなくウエハを金属ゲート蒸着モジュール内に搬送して金属ゲートを蒸着することができる。
また、熱アニーリングモジュール、冷却モジュール、金属ゲート蒸着モジュールは１つの中央ウエハ処理台と一体を成しており、それにより、ｈｉｇｈ−Ｋアニーリングプロセスおよび冷却プロセス直後に、真空を破ることなくウエハを金属ゲート蒸着モジュール内に搬送して金属ゲートを蒸着することができる。
熱アニーリングシステムおよび金属ゲート蒸着システムを１つの中央ウエハ処理台に一体化させ、あるいは、熱アニーリングシステム、冷却システムおよび金属ゲート蒸着システムを１つの中央ウエハ処理台に一体化させると、ｈｉｇｈ−Ｋ誘電膜と金属ゲートとの界面特性を向上させることができ、それにより、電気的特性およびデバイス性能を向上させることができる。
図３は、実施例１で説明した中央ウエハ処理台３に対してｈｉｇｈ−Ｋ誘電体蒸着モジュール１０が更に取り付けられた実施例１の拡張例を示している。
図３に示される実施例においては、図２に示される構成に加えて、ｈｉｇｈ−Ｋ誘電体蒸着モジュール１０が中央ウエハ処理台３に対して接続されている。すなわち、図３において、熱アニーリングモジュール１、金属ゲート蒸着モジュール２、冷却モジュール８、ｈｉｇｈ−Ｋ誘電体蒸着モジュール１０、ウエハ搬入／搬出装置フロントエンドモジュール１３は中央ウエハ処理台３と一体を成している。
冷却モジュール８は図３に示される構成から除去されても良い。Ｈｉｇｈ−Ｋ誘電体蒸着技術は、任意の所望の技術、例えばＰＶＤ，ＣＶＤ，ＭＯＣＶＤまたはＡＬＤであっても良い。蒸着圧力、前駆ガス、温度等のパラメータは、溶着技術およびｈｉｇｈ−Ｋ材料のタイプによって決まる。
まず最初に、ｈｉｇｈ−Ｋ誘電体蒸着モジュール１０内にウエハを配置することにより、例えばＨｆＯ２等のｈｉｇｈ−Ｋ材料が基板４上に蒸着される。また、熱アニーリングモジュール１内で酸化される例えばＨｆ，ＨｆＳｉ，ＨｆＡｌ等の金属または金属合金をｈｉｇｈ−Ｋ誘電体蒸着モジュール１０内で蒸着することもできる。その後、基板４が熱アニーリングモジュール１内に搬送され、アニーリングプロセスが行なわれる。アニーリングは、通常、酸素または不活性ガス雰囲気中における１つのステップである。しかしながら、２ステップアニーリングプロセスを行なうこともできる。この場合、第１のステップでは、酸素雰囲気中において比較的低い温度でアニーリングが行なわれ、第２のステップでは、不活性ガス雰囲気中において比較的高い温度でアニーリングが行なわれる。
その後、冷却モジュール８を使用することにより、ウエハが冷却される。その後、ウエハが金属ゲート蒸着モジュール２内に搬送され、金属が蒸着される。
図３に示される構成が使用される場合には、真空を破ることなく、ｈｉｇｈ−Ｋ蒸着、熱アニーリング、金属ゲート蒸着を行なうことができる。これにより膜質が更に向上し、結果的に半導体デバイスの品質が向上する。
図３に示される一体型システムを使用すると、以下のプロセスを行なうことができる。
まず最初に、ｈｉｇｈ−Ｋ蒸着モジュール内で基板上にｈｉｇｈ−Ｋ誘電膜を蒸着し、その上にｈｉｇｈ−Ｋ誘電膜が蒸着された前記基板を熱アニーリングモジュール内でアニールし、前記アニールされた基板を冷却モジュール内で冷却し、その後、金属ゲート蒸着モジュール内で前記冷却された基板上に金属ゲート材料を蒸着する。この場合、前記第１の蒸着ステップ、アニーリングステップ、冷却ステップ、第２の蒸着ステップは、真空を破ることなく連続的に行なわれる。
また、以下のプロセスを行なうことができる。熱アニーリングモジュール内で基板上に薄い熱ＳｉＯ２膜を蒸着する第１の蒸着ステップの後、前記基板を冷却モジュール内で冷却し、ｈｉｇｈ−Ｋ蒸着モジュール内で前記基板上にｈｉｇｈ−Ｋ誘電膜を蒸着し、熱アニーリングモジュール内で前記基板をアニールし、前記アニールされた基板を冷却モジュール内で冷却し、その後、金属ゲート蒸着モジュール内で前記冷却された基板上に金属ゲート材料を蒸着する。この場合、前記第１の蒸着ステップ、第１の冷却ステップ、第２の蒸着ステップ、アニーリングステップ、第２の冷却ステップ、第３の蒸着ステップは、真空を破ることなく連続的に行なうことができる。
前述したように、熱アニーリングモジュール、冷却モジュール、ｈｉｇｈ−Ｋ蒸着モジュールおよび金属ゲート蒸着モジュールは１つの中央ウエハ処理台と一体を成しており、それにより、ｈｉｇｈ−Ｋアニーリングプロセスおよび冷却プロセスの直後に、真空を破ることなくウエハを金属ゲート蒸着モジュール内に搬送して金属ゲートを蒸着することができる。
熱アニーリングシステム、冷却モジュール、ｈｉｇｈ−Ｋ蒸着モジュールおよび金属ゲート蒸着モジュールを１つの中央ウエハ処理台と一体化させると、ｈｉｇｈ−Ｋ誘電膜と金属ゲートとの界面特性を向上させることができ、それにより、電気的特性およびデバイス性能を向上させることができる。
図４は、２つの斜角ＰＶＤモジュール１１，１２と、１つの熱アニーリングモジュール１と、冷却モジュール８と、中央ウエハ処理台３と、ウエハ搬入／搬出装置フロントエンドモジュール１３とから成る一体型システムの概略図を示している。
両方の斜角ＰＶＤモジュール１１，１２のハードウェア構成は、各陰極に固定されたターゲット材料を除き同じである。本発明の基板処理システムにおいて採用できる斜角ＰＶＤモジュールの一例の断面図が図５に示されている。
斜角ＰＶＤモジュール１１，１２は、チャンバ壁２７を有するチャンバと、真空引きポート２８と、ウエハ搬入／搬出ポート２９とから成る。図５に示されるように、チャンバ内には基板ホルダ１７が設けられている。
斜角ＰＶＤモジュール１１，１２は、従来のＰＶＤシステムの場合と同様に基板４およびターゲット（対陰極）１４の表面が平行ではない軸外スパッタリング技術を使用し、図５に示されるように、これらの２つの表面は角度α（参照符号１５で示されている）を成している。しかしながら、この角度α（１５）は、重要ではなく、１０°〜９０°の範囲にあれば良いが、一般的には約４５°である。各斜角ＰＶＤシステムは、１または複数の傾斜したターゲットを有していても良い。例えば、図５には１つの陰極１６が示されているが、図４に示される各ＰＶＤシステムは、５個の陰極（１６ａ，１６ｂ，１６ｃ，１６ｄ，１６ｅ）を収容し、したがって５個のターゲット１４を収容している。
各陰極においては、図５に示されるように、陰極１６の開口に絶縁体３１によりバッキングプレート３０が設けられている。ターゲット１４はバッキングプレート３０の前面によって支持され、バッキングプレート３０の背面にはマグネット３２が設けられている。マグネット３２は膜蒸着中に回転される。
金属、金属窒化物、金属酸化物または半導体から成るターゲット１４は各陰極１６ａ〜１６ｅに対して固定されている。プラズマを点火して維持するため、各陰極には図５に示されるようにＤＣが供給され或いはＲＦ電力が供給される。プラズマ中のイオンがターゲット材料をスパッタし、これらのスパッタ原子が基板ホルダ１７上に配置された基板４上に蒸着される。
膜蒸着のために基板４が配置された基板ホルダ１７は、膜蒸着中に、その中心軸１８を中心に回転する。スパッタ原子が所定の角度を成してやってくるため、基板ホルダ１７の回転は、ウエハ表面上にわたって均一な膜厚を得るために重要である。
ＰＶＤモジュールは、５個の陰極（１６ａ，１６ｂ，１６ｃ，１６ｄ，１６ｅ）を同時に収容することができる。これらの陰極１６ａ〜１６ｅは、基板４の表面に対して所定の角度α（１５）を成して、斜角ＰＶＤモジュール１１，１２のそれぞれの天井に固定されている。この角度α（１５）は、重大ではなく、１０°〜９０°の範囲で変えることができるが、一般的には約４５°である。各陰極１６には、陰極１６の一体部分として金属ターゲットまたは誘電体ターゲット１４が存在する。ターゲット１４の上側には、膜蒸着中に回転されるマグネット３２が存在する。しかしながら、マグネット３２は必要不可欠なものではない。マグネット３２を使用すると、プラズマ密度が増大するとともに、ターゲットの下側の領域にプラズマを閉じ込めてＰＶＤモジュールのチャンバの壁２７への拡散を抑えることができる。また、ターゲット１４の直径も重要ではなく一般に約２００ｍｍである。ターゲット１４は、バッキングプレート３０に対して強固に固定された単なる平板である。バッキングプレート３０は、通常、循環水または任意の他の適当な液体を使用して冷却される。図面を明確にするため、バッキングプレート３０の冷却機構は図示されていない。
図５において、参照符号３５はシャッタを示している。
各陰極１６は、ハードウェアの残りの部分から電気的に絶縁されており、ＤＣ電源ユニットまたはＲＦ電源ユニットに接続されている。図５にはＤＣ電源のみが示されている。ターゲット１４に加えられるＤＣ電力またはＲＦ電力は、重要ではないが、一般に５００Ｗよりも低い。その理由は、基板４上に蒸着しなければならないｈｉｇｈ−Ｋ材料が非常に薄いからである。したがって、高い精度で膜厚を制御するためには、膜蒸着速度を下げなければならない。そのため、蒸着時間を測定することにより膜厚を正確に制御できる。
斜角ＰＶＤモジュール１１，１２は、低圧まで真空引きされるとともに、プラズマが点火される前後で低圧に維持される。斜角ＰＶＤモジュール１１，１２のチャンバ内の圧力は重要ではないが、通常、１Ｐａよりも低い圧力で蒸着が行なわれる。
ＰＶＤモジュール１１，１２内でのガス原子の平均自由行程を基板−ターゲット間距離に対して考慮して比較することにより、非常に均一な蒸着膜を得ることができる。
Ａｒプラズマ等の不活性ガスプラズマを用いて、あるいは、Ａｒ＋Ｏ２またはＡｒ＋Ｎ２等の混合ガスを使用して、スパッタ蒸着を行なうことができる。反応混合ガスが使用される場合、スパッタ原子は、ガス種と反応して金属窒化物または金属酸化物等の異なる生成物を形成し、その後、ウエハの表面上に蒸着される。膜蒸着は一般に１Ｐａよりも低い圧力で行なわれるが、これは重要ではなく、膜蒸着のために異なる圧力を使用できる。
１つのターゲット１４を使用し、その適切なターゲットに対してＤＣまたはＲＦ電力を供給することにより、膜蒸着を行なうことができる。あるいは、各陰極１６ａ〜１６ｅに設けられた２つ以上のターゲット１４に対してＲＦまたはＤＣ電力が同時に供給される同時スパッタリングプロセスにより膜蒸着を行なうことができる。この場合、各ターゲットに加えられるＤＣまたはＲＦ電力を調整することにより、合金材料の原子組成が制御される。
Ｈｉｇｈ−Ｋ誘電体のために一方の斜角ＰＶＤシステムが使用され、ゲート電極蒸着のために他方の斜角ＰＶＤシステムが使用されても良い。
図４の構成で使用される熱アニーリングモジュール１は、図６に示され且つ実施例１で説明した熱アニーリングモジュールと同じである。
斜角ＰＶＤモジュール１１内で膜が蒸着された基板４をＲＴＰモジュール等の熱アニーリングモジュール１内に配置すると、基板は、反応混合ガス下で、好ましくはＡｒ＋Ｏ２混合ガスを用いて、一般に４００℃を超える高い温度まで加熱される。この加熱中、金属、金属合金または金属窒化物が酸化されて誘電体となる。
ＲＴＰモジュール等の熱アニーリングモジュール１による加熱は、同一のガス環境下または異なるガス環境下において１または複数のステップで行なうことができる。第１のステップにおいては、例えばウエハ表面上に蒸着された膜を酸化するだけのために加熱が行なわれ、第２のステップまたはその後のステップにおいては、ウエハが更に高い温度まで加熱されることにより、酸化膜と下側のＳｉまたは下側の任意の他の膜とが混合される。
冷却モジュール８は、低温まで冷却される少なくともウエハステージから成る。
この場合も同様に、ウエハステージ上にウエハをクランプするため、静電チャック機構がウエハステージに一体に設けられている。これは、ウエハ冷却が高速で行なわれなければならない場合において重要である。冷却モジュール８内の圧力は、重要ではなく、大気圧から１０−７Ｐａ程度の低い圧力までの範囲であっても良い。
中央ウエハ処理台３は、真空破壊を引き起こすことなく、斜角ＰＶＤモジュール１１と中央ウエハ処理台３との間、熱アニーリングモジュール１と中央ウエハ処理台３との間、斜角ＰＶＤモジュール１２と中央ウエハ処理台３との間、冷却モジュール８と中央ウエハ処理台３との間、ウエハ搬入／搬出装置フロントエンドモジュール１３と中央ウエハ処理台３との間でそれぞれ基板４を搬送するロボットアーム９等の搬送手段を有している。
また、ウエハ搬入／搬出装置フロントエンドモジュール１３は、少なくとも１つのウエハハンドリングアームと、ウエハカセットを配置するための１または複数のステージとから成る。簡単のため、これらは図示されていない。
Ｈｉｇｈ−Ｋおよび金属ゲートを形成する方法は、以下の通りであり、図７を参照しながら説明する。
ステップ−１ ｈｉｇｈ−Ｋ誘電体のための予備的な膜を蒸着する
ステップ−２ 酸素雰囲気下で熱アニール処理を行なってｈｉｇｈ−Ｋ誘電体を形成する
ステップ−３ ウエハを冷却する
ステップ−４ 金属電極材料を蒸着する。
蒸着方法の詳細な説明
ステップ−１
開始ウエハは、最初に蒸着された薄いＳｉＯ２またはＳｉＯＮ層２３を有していてもいなくても良い。これが図７（ａ）に示されている。一方の斜角ＰＶＤモジュールを使用して、Ｈｉｇｈ−Ｋ誘電体のための開始材料２４が基板４上に蒸着される（図７（ｂ））。開始材料２４は、金属であっても良く、Ｈｆ，Ｔａ，Ｚｒ等の耐熱金属、ＨｆＮ，ＴａＮ，ＴｉＮ等の金属窒化物、ＨｆＴａ，ＨｆＴｉ等の金属合金、ＨｆＳｉ等の金属半導体合金、ＴａＳｉＮ等の金属合金窒化物であることが好ましい。
この場合も同様に、前述した２以上の膜を積層構造として蒸着することができる。例えば、Ｈｆ／ＳｉＮ／Ｈｆ、ＨｆＮ／ＡｌＮ／、Ｈｆ。
通常、Ｈｆ，Ｚｒ，ＴｉまたはＴａが金属ターゲット１４として使用される。しかしながら、他の金属ターゲットも使用できる。金属半導体合金が蒸着される場合、半導体材料はＳｉであることが好ましい。
重要ではないが、前述した開始材料の膜厚は、通常、５ｎｍ未満に維持され、一般的には約２ｎｍに維持される。
ステップ−２
前述したように開始膜２４を蒸着した後、基板４が熱アニーリングモジュール１内に搬送される。酸素ガス雰囲気下で基板４が一般に４００℃を超える高い温度まで加熱され、これにより、開始材料が酸化されて（図７（ｃ））、ｈｉｇｈ−Ｋ誘電体２５が形成される。加熱プロセスは１段階または複数段階で行なうことができる。通常、アニーリングプロセス中に化学反応を制御するためには、２段階以上で加熱処理を行なうのが適当である。例えば、最初に、膜を４００℃まで加熱して、開始材料中の金属元素を酸化する。膜が例えば８００℃等の非常に高い温度まで一気に加熱される場合、膜中の金属元素は、安定で且つ金属性の特徴を示すそのケイ素化合物を形成する場合がある。膜が例えば４００℃等の比較的低い温度で適切に酸化されると、好ましくは不活性ガス環境下で、温度が例えば９００℃等の高い値まで上昇される。異なる金属から成る金属積層体が開始材料として使用される場合、高温アニーリングは、各材料間の拡散において、また、均一な膜組成を形成するために重要である。
ステップ−３
熱アニーリングプロセスが終了した後、基板４は、冷却モジュール８へと搬送され、所望の温度、好ましくは室温まで冷却される。
ステップ−４
基板４が他方の斜角ＰＶＤモジュールへ搬送され、ゲート電極２６が蒸着される（図７（ｄ））。
ゲート材料は、Ｔａ，Ｒｕ，Ｈｆ等の金属、ＴｉＮ，ＨｆＮ，ＴａＮ等の金属窒化物、ＲｕＴａ，ＨｆＴａ等の金属合金、ＨｆＳｉ，ＴａＳｉ等の金属半導体合金、ＴａＳｉＮ等の金属半導体合金窒化物、または、前述した膜から成る積層体、例えばＨｆ／ＴａＮ／ＴｉＮ，Ｒｕ／Ｔａ／ＴａＮであっても良い。
互いに上下に膜積層体を蒸着する際、それぞれの膜を蒸着するために基板を斜角ＰＶＤモジュールから除去する必要はない。このＰＶＤモジュールは、５個の陰極１６ａ〜１６ｅを有するとともに、適切なターゲットを固定することにより最大で５個の異なるターゲットを支持しているため、同じ斜角ＰＶＤモジュール内で任意の所望の金属積層体を蒸着することができる。
ゲート電極を蒸着した後、特に金属積層体が蒸着される場合には、基板が熱アニーリングプロセスに晒されても良い。この熱アニーリングプロセス中、金属積層体が相互拡散して新たな均一の組成を形成する。あるいは、ゲート電極蒸着後、図４に示される一体型システムから直接にウエハを取り出すことができる。
前述した一体型システム内にウエハを配置する前に、基板を以下のように処理して電気的特性を向上させることが好ましい。
１．希釈されたＨＦ溶液を用いて基板を洗浄して、表面上の自然酸化物を除去する
２．基板を乾燥させる
３．熱ＳｉＯ２から成る非常に薄い（例えば１ｎｍ）層を蒸着する（例えば、図７（ａ）に示された最初に蒸着された膜２３）。このプロセスは熱アニーリングモジュール１内で行なうことができる。
Ｓｉ基板４上で薄い熱ＳｉＯ２層２３を使用する理由は、前述した全ての膜蒸着形成プロセス後に、図７（ｃ）および図７（ｄ）に示されるように、最初に蒸着されたＳｉＯ２層２３の一部がＳｉ基板４とｈｉｇｈ−Ｋ誘電体２５との間の界面に残存するからである。これにより、漏れ電流が小さくなり、電圧ヒステリシスが低くなるとともに、ＭＯＳＦＥＴにおけるチャンネル領域内の電子の移動性が高まる。
図５に示され且つ図４の構成で使用されるこれらの斜角ＰＶＤモジュール１１，１２は、高い蒸着速度を達成することができる。蒸着速度が高い結果、本発明により経済的に実現可能なスループットを得ることができる。
図８においては、２つの斜角ＰＶＤモジュール１１，１２と、２つの熱アニーリングモジュール１ａ，１ｂと、１つの冷却モジュール８と、ウエハ搬入／搬出装置フロントエンドモジュール１３とが中央ウエハ処理台３に対して取り付けられている。
実施例３で説明した一体型システムと比べて、この実施例４では、更なる熱アニーリングモジュールが追加して設けられている。この追加を除き、他の全てのハードウェアは実施例３で説明したそれと同じである。この更なる熱アニーリングモジュールは、ゲート電極材料の高温アニーリングにおいて使用される。別個の熱アニーリングモジュールを使用して開始材料をアニールすることによりｈｉｇｈ−Ｋ誘電体およびゲート電極を形成すると、スループットが向上し、二次汚染を最小限に抑えられる。前述した違いを除き、他の全ての処理ステップおよび手続きは実施例３で説明したそれと同じである。
図９はｈｉｇｈ−Ｋ誘電体を蒸着するための一体型システムの概略図を示している。このシステムは、斜角ＰＶＤモジュール１１と、ＲＴＰモジュール等の熱アニーリングモジュール１と、中央ウエハ処理台３と、ウエハ搬入／搬出装置フロントエンドモジュール（ＥＦＥＭ）１３とから成る。
斜角ＰＶＤモジュール１１の構成および機構は実施例３において説明されており且つ図５に示されている。そのため、この実施例では説明を省略する。
図１０（ａ）は、斜角ＰＶＤモジュール１１を使用して０．０１５Ｐａの圧力で３００ｍｍウエハ上に蒸着されたＨｆ膜の均一性を示している。その蒸着のために使用された他のパラメータは以下の通りである。ターゲット−基板間の垂直距離＝２５０ｍｍ、Ｈｆターゲットに加えられたＤＣ電力＝３００Ｗ、基板ホルダの回転速度＝２４０ｒｐｍ、プラズマガス＝Ａｒ。多数の膜厚測定値の標準偏差（σ）は一般に膜不均一性として与えられる。図１０（ａ）に示されるＨｆ膜の４９点測定値の標準偏差（σ）は０．１６％である。図１０（ａ）に示されるラインは等均一線３６である。各等均一線に示されている参照符号３７は、正規化された均一性である。図１０（ｂ）は、直径ラインにわたる正規化された均一性を示している。
バイメタル蒸着または金属合金蒸着の場合、２以上のターゲット（１６ａ，１６ｂ．．．）に対してＤＣまたはＲＦ電力が同時に与えられる。各陰極に加えられるＤＣまたはＲＦ電力を調整することにより、金属合金の組成を変えることができる。例えば図１１はＨｆＳｉ組成の制御可能性を示している。図１１における蒸着条件は以下の通りである。処理ガス＝Ａｒ、圧力＝０．０１５Ｐａ、ＨｆターゲットＤＣ電力＝７０Ｗ、ＳｉターゲットＤＣ電力＝３０Ｗ〜１３０Ｗ、基板−ターゲット間距離＝２５０ｍｍ。Ｓｉターゲットに加えられるＤＣ電力を制御することにより、ＨｆＳｉ膜のＨｆ部分を５５％〜８２％（あるいは、Ｓｉ部分を４５％〜１８％）に制御できる。図１１においては、ＨｆＳｉ膜のＨｆ部分の変化が参照符号３８で示されており、また、ＨｆＳｉ膜のＳｉ部分の変化が参照符号３９で示されている。
反応スパッタ蒸着の場合、ＰＶＤモジュールには、例えばＡｒ等の不活性ガスの他に、反応ガス、例えば酸素または窒素が加えられる。反応ガスは、プラズマ中で分解してスパッタ原子と反応した後、ウエハ表面上に蒸着する。例えば、図１２（ａ）は、以下の条件でＡｒ＋Ｎ２混合ガスを使用する反応スパッタリング方法によって蒸着されたＴａＮ膜の膜均一性を示している。
ＴａターゲットＤＣ電力＝３００Ｗ、プラズマガス＝Ａｒ、圧力＝０．０１５Ｐａ、Ａｒ流量＝３０ｓｃｃｍ、Ｎ２流量＝１０ｓｃｃｍ、基板−ターゲット間距離＝２５０ｍｍ。
図１２（ａ）は等均一線３６を示しており、一方、図１２（ｂ）は直径ラインにわたる正規化された均一性を示している。図１２に示されるＴａＮ膜の４９−厚さ測定値の標準偏差は０．１３％である。
膜がＰＶＤモジュール１１内で蒸着された後、基板４は、真空破壊を引き起こすことなく熱アニーリングモジュール１へと搬送される。
熱アニーリングモジュール１は、図６に示されるＲＴＰモジュールであり、前述した実施例１で説明されている。
ＲＴＰモジュール等の熱アニーリングモジュール１による加熱は、同じ或いは異なるガス環境下において２以上のステップで行なうことができる。例えば、第１のステップにおいては、ウエハ表面上に蒸着された膜を酸化するためだけに加熱が行なわれ、第２のステップまたはその後のステップにおいては、ウエハが更に高い温度まで加熱され、酸化された膜と下側のＳｉまたは任意の他の下側の膜とが混合される。
例えば、以下の処理によりＨｆＳｉＯＮ膜が形成される。
ｐ型Ｓｉウエハを用いて開始する
ＨＦを用いて洗浄することにより、自然酸化物を除去する
１ｎｍ熱ＳｉＯ２を蒸着する
ＰＶＤモジュール（１１）内に配置することにより１ｎｍＨｆＮを蒸着する
ウエハをＲＴＰモジュール（１）内に配置する
酸素雰囲気中において３０秒間４００℃でアニールする
不活性ガス雰囲気中において３０秒間８００℃でアニールする
ウエハが取り出されて膜が評価される。
第１のアニーリングステップ中にＨｆＮ膜が酸化されてＨｆＯＮが形成される。第２のアニーリングステップ中にＨｆＯＮおよび下側のＳｉＯ２膜が相互に混合されてＨｆＳｉＯＮが形成される。前記膜において得られるＲＢＳスペクトルが図１３に示されている。この図は膜がＨｆＳｉＯＮであることは明確に示している。
なお、ＲＴＰプロセス後、形成されたｈｉｇｈ−Ｋ膜の更なる酸化を防止するため、キャッピング層としてＴｉ膜が蒸着される。
第２のＲＴＰプロセス中、最初に蒸着された熱ＳｉＯ２膜の一部だけが消費されてＨｆＳｉＯＮが形成される。したがって、半導体の真上で且つＨｆＳｉＯＮ膜の下側に薄いＳｉＯ２層が残存する。
チャンネル領域１０７内(図１５)での電子の移動性を高めるためには、熱ＳｉＯ２から成る非常に薄い層をＨｆＳｉＯＮ膜の下側に残存させることが重要である。そのため、熱ＳｉＯ２の一部だけを消費するためのＲＴＰ温度および時間を制御しなければならない。したがって、この方法により、例えば５オングストロームの非常に薄い熱ＳｉＯ２層をＨｆＳｉＯＮ層の下側に残すことができる。このプロセスの重要性は、そのような薄いＳｉＯ２層を直接に蒸着する信頼できる技術が存在しないということである。
ＨｆＳｉＯＮは、膜組成に応じて相対誘電率が１５〜２４のｈｉｇｈ−Ｋ材料と見なされる。
前述した方法と同様に、真空を破ることなくＰＶＤモジュールおよびＲＴＰモジュールを使用して多くの他の異なるｈｉｇｈ−Ｋ材料を蒸着することができる。
このプロセスでは真空が破られないため、プロセス全体の信頼性が非常に高く、また、プロセス全体が再現可能である。そのため、このプロセスを確信をもって実際のデバイス製造に適用することができる。
前述したように、ＰＶＤ（物理的気相成長法）モジュールおよびＲＴＰ（急速熱処理）モジュールは、ウエハ搬送モジュールおよびＥＦＥＭ（装置フロントエンドモジュール）を用いて一体化される。この場合、第１に、ＰＶＤモジュール内に配置することにより金属、金属窒化物、または、金属酸化物が基板上に蒸着され、第２に、ウエハがＲＴＰプロセスに晒されることにより金属膜が誘電体に変換され及び／又は誘電特性が向上される。膜蒸着ステップおよびＲＴＰプロセスが真空を破ることなく行われるため、この処理によって蒸着された膜は、再現可能で且つ信頼性が高い特性を与える。
本発明は、前述した好ましい実施例に限定されず、添付の請求項によって規定される技術的範囲内及びそれと均等な範囲内で様々な実施形態に変更されても良い。
実施例１で使用される一体型システムの概略図 実施例１における他の構成を示す図 実施例２の概略図を示す図 他の一体型システムの概略図 図４に示される一体型システム内に設けられる斜角ＰＶＤモジュールの断面図 図１に示される一体側システム内に設けられる熱アニーリングモジュールの断面図 （ａ）〜（ｄ）は蒸着・熱アニーリングプロセスの手順を示す図 他の一体型システムの概略図を示す図 他の一体型システムの概略図を示す図 （ａ）は３００ｍｍウエハ上に蒸着されたＨｆ膜の等均一線を示し、（ｂ）はＨｆ膜の断面均一性を示す図 加えられたＤＣ電力に応じたＨｆＳｉ膜組成の変化を示す図 （ａ）は２００ｍｍウエハ上に蒸着されたＴａＮ膜の等均一線を示し、（ｂ）はＴａＮ膜の断面均一性を示す図 ＨｆＳｉＯＮ膜において得られたＲＢＳデータを示す図 ＣＶＤ技術を使用してｈｉｇｈ−Ｋ誘電体を蒸着するためのＣＶＤチャンバが中央ウエハ処理台に接続されているウエハ処理システムの概略図 ＭＯＳＦＥＴの概略図を示す図
符号の説明
１ 熱アニーリングモジュール
２ 金属ゲート蒸着モジュール
３ 中央ウエハ処理台
４ 基板
５ ウエハアライナ
６ ウエハ搬入ポート
７ ウエハ搬出ポート
８ 冷却モジュール
９ ロボットアーム
１０ ｈｉｇｈ−Ｋ誘電体蒸着モジュール
１１ 斜角ＰＶＤモジュール
１２ 斜角ＰＶＤモジュール
１３ ウエハ搬入／搬出装置フロントエンドモジュール
１４ ターゲット
１５ ターゲット角度α
１６ 陰極
１６ａ，１６ｂ，１６ｃ，１６ｄ，１６ｅ 陰極
１７ 基板ホルダ
１８ 基板ホルダの中心軸
１９ 基板ホルダ
２０ ウエハ加熱機構
２１ ガス吸気口
２２ ガス排気口
２３ 最初に蒸着された非常に薄いＳｉＯ２またはＳｉＯＮ層
２４ 開始材料（膜）
２５ ｈｉｇｈ−Ｋ誘電体
２６ ゲート電極
２７ チャンバ壁
２８ 真空引きポート
２９ ウエハ搬入／搬出ポート
３０ バッキングプレート
３１ 絶縁体
３２ マグネット
３３ 基板搬入／搬出ポート

Claims (32)

  1. 基板を搬送するための搬送手段を有するウエハ搬送モジュールと、前記ウエハ搬送モジュールに接続された熱アニーリングモジュール、冷却モジュール、第１のＰＶＤモジュール及び第２のＰＶＤモジュールとを有する基板処理システムを用いた高誘電体ゲート絶縁膜及び金属ゲート電極を有する電界効果トランジスタの製造方法において、
    前記基板を搬送手段を用いて前記熱アニーリングモジュールに搬入する第１のステップと、
    前記熱アニーリングモジュール内で加熱された前記基板上にＳｉＯ2膜を形成する第２のステップと、
    前記ＳｉＯ2膜の形成された基板を搬送手段を用いて前記冷却モジュールに搬入する第３のステップと、
    前記ＳｉＯ2膜の形成された基板を前記冷却モジュールで冷却する第４のステップと、
    前記第４のステップでの冷却後の前記基板を搬送手段を用いて第１のＰＶＤモジュールに搬入する第５のステップと、
    前記ＳｉＯ2膜上に金属膜を前記第１のＰＶＤモジュール内で形成する第６のステップと、
    前記金属膜の形成された基板を熱アニーリングモジュール内に搬入する第７のステップと、
    前記金属膜の形成された基板を熱アニーリングモジュール内で加熱して前記金属膜を誘電体に変換し高誘電体ゲート絶縁膜を形成する第８のステップと、
    前記高誘電体ゲート絶縁膜の形成された基板を搬送手段を用いて冷却モジュールに搬入する第９のステップと、
    前記高誘電体ゲート絶縁膜の形成された基板を冷却モジュールで冷却する第１０のステップと、
    前記該第１０のステップの冷却後の基板を搬送手段を用いて第２のＰＶＤモジュールに搬入する第１１のステップと、
    前記基板の高誘電体ゲート絶縁膜上に第２のＰＶＤモジュールで金属ゲート電極膜を形成する第１２ステップと、
    とを含み、
    前記搬送手段を用いて、前記形成されたＳｉＯ2膜、形成された金属膜及び形成された高誘電体膜を大気に曝すことなく前記第１のステップから第１２ステップの順序で行うことを特徴とする方法。
  2. 請求項１に記載の電界効果トランジスタの製造方法において、前記第６のステップにおける金属膜は耐熱性金属である方法。
  3. 請求項２に記載の電界効果トランジスタの製造方法において、前記耐熱性金属はHf、Ta又はZrである方法。
  4. 請求項１に記載の電界効果トランジスタの製造方法において、前記第６のステップにおける金属膜は金属合金である方法。
  5. 請求項４に記載の電界効果トランジスタの製造方法において、前記金属合金はHfTa又はHfTiである方法。
  6. 請求項１に記載の電界効果トランジスタの製造方法おいて、前記第６のステップにおける金属膜は金属−半導体合金である方法。
  7. 請求項６に記載の電界効果トランジスタの製造方法おいて、前記金属−半導体合金はHfSiである方法。
  8. 請求項１に記載の電界効果トランジスタの製造方法において、前記第６のステップにおける金属膜は金属合金窒化物である方法。
  9. 請求項８に記載の電界効果トランジスタの製造方法において、前記金属合金窒化物はTaSiNである方法。
  10. 請求項１に記載の電界効果トランジスタの製造方法において、前記第６のステップは少なくとも２つの金属材料の積層体を形成している方法。
  11. 請求項１に記載の電界効果トランジスタの製造方法において、前記第８のステップのアニーリングは酸素ガス雰囲気で行われ、少なくとも５Å厚のＳｉＯ2層を残存させている方法。
  12. 請求項１乃至１１のいずれか１項に記載の電界効果トランジスタの製造方法において、前記第６のステップの金属膜の形成は金属ターゲットを用いたＰＶＤで行なわれる方法。
  13. 請求項１に記載の電界効果トランジスタの製造方法において、前記第８のステップは酸素ガス雰囲気において行なわれる第１のアニーリングと、不活性ガス雰囲気で行なわれる第２のアニーリングとからなる方法。
  14. 請求項１に記載の電界効果トランジスタの製造方法において、前記第１と第２のＰＶＤモジュール内には、基板が載置された基板ホルダーとターゲットを備えるカソードとが設けられており、前記ターゲット表面は、基板ホルダーに載置された基板表面に対して角度１０°から９０°の範囲にある方法。
  15. 請求項１に記載の電界効果トランジスタの製造方法において、前記第２のステップのＳｉＯ2膜を、前記第６のステップの金属膜の膜厚以下で形成するステップを含む方法。
  16. 請求項１に記載の電界効果トランジスタの製造方法において、前記第１２のステップにおける金属ゲート電極膜は金属である方法。
  17. 請求項１６に記載の電界効果トランジスタの製造方法において、前記金属ゲート電極膜はTa、Ru又はHfである方法。
  18. 請求項１に記載の電界効果トランジスタの製造方法において、前記第１２のステップにおける金属ゲート電極膜は金属窒化物である方法。
  19. 請求項１８に記載の電界効果トランジスタの製造方法において、前記金属窒化物はTiN、HfN、又はTaNである方法。
  20. 請求項１に記載の電界効果トランジスタの製造方法おいて、前記第１２のステップにおける金属ゲート電極膜は金属合金である方法。
  21. 請求項２０に記載の電界効果トランジスタの製造方法おいて、前記金属合金はRuTa、又はHfTaである方法。
  22. 請求項１に記載の電界効果トランジスタの製造方法において、前記第１２のステップにおける金属ゲート電極膜は金属半導体合金である方法。
  23. 請求項２２記載の電界効果トランジスタの製造方法において、前記金属半導体合金はHfSi、又はTaSiである方法。
  24. 請求項１に記載の電界効果トランジスタの製造方法において、前記第１２のステップにおける金属ゲート電極膜は金属半導体合金窒化物である方法。
  25. 請求項２４記載の電界効果トランジスタの製造方法において、前記金属半導体合金窒化物はTaSiNである方法。
  26. 請求項１に記載の電界効果トランジスタの製造方法において、前記第１２のステップは金属積層体膜を形成している方法。
  27. 請求項２６に記載の電界効果トランジスタの製造方法において、前記積層体はHf/TaN/TiN又はRu/Ta/TaNである方法。
  28. 請求項２６に記載の電界効果トランジスタの製造方法において、前記金属積層体膜の形成は前記第２のＰＶＤモジュールにおいて行なわれる方法。
  29. 基板を搬送するための搬送手段を有するウエハ搬送モジュールと、前記ウエハ搬送モジュールに接続された熱アニーリングモジュール、冷却モジュール、第１のＰＶＤモジュール及び第２のＰＶＤモジュールとを有する基板処理システムを用いた、高誘電体ゲート絶縁膜及び金属ゲート電極を有する電界効果トランジスタの製造方法において、
    前記基板を搬送手段を用いて前記熱アニーリングモジュールに搬入する第１のステップと、
    前記熱アニーリングモジュール内で前記基板上にＳｉＯ2膜を形成する第２のステップと、
    前記ＳｉＯ2膜の形成された基板を搬送手段を用いて前記冷却モジュールに搬入する第３のステップと、
    前記ＳｉＯ2膜の形成された基板を前記冷却モジュールで冷却する第４のステップと、
    前記第４のステップでの冷却後の前記基板を搬送手段を用いて第１のＰＶＤモジュールに搬入する第５のステップと、
    前記ＳｉＯ2膜上に金属膜を前記第１のＰＶＤモジュール内で形成する第６のステップと、
    前記金属膜の形成された基板を熱アニーリングモジュール内に搬入する第７のステップと、
    前記金属膜の形成された基板を熱アニーリングモジュール内で加熱し高誘電体ゲート絶縁膜を形成する第８のステップと、
    前記高誘電体ゲート絶縁膜の形成された基板を搬送手段を用いて冷却モジュールに搬入する第９のステップと、
    前記高誘電体ゲート絶縁膜の形成された基板を冷却モジュールで冷却する第１０のステップと、
    前記該第１０のステップの冷却後の基板を搬送手段を用いて第２のＰＶＤモジュールに搬入する第１１のステップと、
    前記基板の高誘電体ゲート絶縁膜上に第２のＰＶＤモジュールで金属ゲート電極膜を形成する第１２ステップと、
    とを含み、
    前記第８のステップは、
    第１の温度で酸素ガス雰囲気において該金属膜をアニーリングし、更に前記第１の温度より高い第２の温度で不活性ガス雰囲気においてアニーリングをして高誘電体ゲート絶縁膜を形成するステップとからなり、
    前記搬送手段を用いて、前記形成されたＳｉＯ2膜、形成された金属膜及び形成された高誘電体ゲート絶縁膜を大気に曝すことなく前記第１のステップから第１２のステップの順序で行うことを特徴とする方法。
  30. 請求項２９に記載の電界効果トランジスタの製造方法において、前記金属膜はHf元素を含む方法。
  31. 請求項２９に記載の電界効果トランジスタの製造方法において、前記第６のステップの金属膜は少なくとも２層の積層体を形成している方法。
  32. 請求項２９に記載の電界効果トランジスタの製造方法において、前記金属膜はHf、Ta、Zr、HfN、TaN、TiN、HfTa、HfTi、HfSi又はTaSiNである方法。
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* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP4914573B2 (ja) 2005-02-25 2012-04-11 キヤノンアネルバ株式会社 高誘電体ゲート絶縁膜及び金属ゲート電極を有する電界効果トランジスタの製造方法
JP5037242B2 (ja) * 2007-07-06 2012-09-26 キヤノンアネルバ株式会社 半導体素子の製造方法
WO2008149446A1 (ja) 2007-06-07 2008-12-11 Canon Anelva Corporation 半導体製造装置および方法
US8148275B2 (en) * 2007-12-27 2012-04-03 Canon Kabushiki Kaisha Method for forming dielectric films
US8012822B2 (en) * 2007-12-27 2011-09-06 Canon Kabushiki Kaisha Process for forming dielectric films
WO2009157341A1 (ja) 2008-06-25 2009-12-30 キヤノンアネルバ株式会社 スパッタリング装置及びその制御用プログラムを記録した記録媒体
JP2010212391A (ja) * 2009-03-10 2010-09-24 Hitachi Kokusai Electric Inc 半導体装置の製造方法及び基板処理装置
JP5247619B2 (ja) 2009-07-28 2013-07-24 キヤノンアネルバ株式会社 誘電体膜、誘電体膜を用いた半導体装置の製造方法及び半導体製造装置
US11824511B2 (en) 2018-03-21 2023-11-21 Qorvo Us, Inc. Method for manufacturing piezoelectric bulk layers with tilted c-axis orientation
US11551930B2 (en) * 2018-12-12 2023-01-10 Tokyo Electron Limited Methods to reshape spacer profiles in self-aligned multiple patterning
US11401601B2 (en) 2019-09-13 2022-08-02 Qorvo Us, Inc. Piezoelectric bulk layers with tilted c-axis orientation and methods for making the same
US20230257869A1 (en) * 2020-06-30 2023-08-17 Qorvo Biotechnologies, Llc System for depositing piezoelectric materials, methods for using the same, and materials deposited with the same

Family Cites Families (40)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5186718A (en) * 1989-05-19 1993-02-16 Applied Materials, Inc. Staged-vacuum wafer processing system and method
EP0448763A1 (de) 1990-03-30 1991-10-02 Siemens Aktiengesellschaft Verfahren und Vorrichtung zur Herstellung von leitenden Schichten oder Strukturen für höchstintegrierte Schaltungen
US5478780A (en) 1990-03-30 1995-12-26 Siemens Aktiengesellschaft Method and apparatus for producing conductive layers or structures for VLSI circuits
US5376223A (en) 1992-01-09 1994-12-27 Varian Associates, Inc. Plasma etch process
US5962923A (en) * 1995-08-07 1999-10-05 Applied Materials, Inc. Semiconductor device having a low thermal budget metal filling and planarization of contacts, vias and trenches
JPH09148246A (ja) 1995-11-21 1997-06-06 Ulvac Japan Ltd 多結晶シリコンの形成方法及び形成装置
JPH1064902A (ja) * 1996-07-12 1998-03-06 Applied Materials Inc アルミニウム材料の成膜方法及び成膜装置
KR19990014155A (ko) * 1997-07-24 1999-02-25 윌리엄 비. 켐플러 고 유전율 실리케이트 게이트 유전체
US6004850A (en) * 1998-02-23 1999-12-21 Motorola Inc. Tantalum oxide anti-reflective coating (ARC) integrated with a metallic transistor gate electrode and method of formation
US6066242A (en) * 1998-06-10 2000-05-23 David A. Glocker Conical sputtering target
US6528856B1 (en) * 1998-12-15 2003-03-04 Intel Corporation High dielectric constant metal oxide gate dielectrics
JP3822378B2 (ja) * 1999-02-19 2006-09-20 株式会社東芝 半導体装置の製造方法
US6737716B1 (en) 1999-01-29 2004-05-18 Kabushiki Kaisha Toshiba Semiconductor device and method of manufacturing the same
JP2000232077A (ja) 1999-02-10 2000-08-22 Applied Materials Inc 半導体製造装置
IT1312248B1 (it) * 1999-04-12 2002-04-09 Getters Spa Metodo per aumentare la produttivita' di processi di deposizione distrati sottili su un substrato e dispositivi getter per la
KR100376264B1 (ko) 1999-12-24 2003-03-17 주식회사 하이닉스반도체 게이트 유전체막이 적용되는 반도체 소자의 제조 방법
WO2002020864A2 (en) * 2000-06-16 2002-03-14 Applied Materials, Inc. System and method for depositing high dielectric constant materials and compatible conductive materials
JP3893868B2 (ja) 2000-10-11 2007-03-14 東京エレクトロン株式会社 電界効果トランジスタの製造方法、並びに、半導体デバイスの製造方法及びその装置
JP2002167661A (ja) * 2000-11-30 2002-06-11 Anelva Corp 磁性多層膜作製装置
JP4367599B2 (ja) 2000-12-19 2009-11-18 日本電気株式会社 高誘電率薄膜の成膜方法
JP3944367B2 (ja) 2001-02-06 2007-07-11 松下電器産業株式会社 絶縁膜の形成方法及び半導体装置の製造方法
US6806145B2 (en) * 2001-08-31 2004-10-19 Asm International, N.V. Low temperature method of forming a gate stack with a high k layer deposited over an interfacial oxide layer
US6750156B2 (en) * 2001-10-24 2004-06-15 Applied Materials, Inc. Method and apparatus for forming an anti-reflective coating on a substrate
JP3746478B2 (ja) 2001-12-18 2006-02-15 松下電器産業株式会社 半導体装置の製造方法
KR20040108697A (ko) * 2002-03-29 2004-12-24 동경 엘렉트론 주식회사 전자 디바이스 재료의 제조 방법
JP4001498B2 (ja) * 2002-03-29 2007-10-31 東京エレクトロン株式会社 絶縁膜の形成方法及び絶縁膜の形成システム
AU2003281112A1 (en) 2002-07-16 2004-02-02 Nec Corporation Semiconductor device, production method and production device thereof
US6967154B2 (en) * 2002-08-26 2005-11-22 Micron Technology, Inc. Enhanced atomic layer deposition
JP2004119899A (ja) * 2002-09-27 2004-04-15 Toshiba Corp 半導体装置の製造方法および半導体装置
US6624093B1 (en) * 2002-10-09 2003-09-23 Wisys Technology Foundation Method of producing high dielectric insulator for integrated circuit
JP2004158481A (ja) * 2002-11-01 2004-06-03 Matsushita Electric Ind Co Ltd 半導体装置の製造方法
US7045406B2 (en) * 2002-12-03 2006-05-16 Asm International, N.V. Method of forming an electrode with adjusted work function
US6858524B2 (en) * 2002-12-03 2005-02-22 Asm International, Nv Method of depositing barrier layer for metal gates
JP4067989B2 (ja) * 2003-03-06 2008-03-26 株式会社東芝 半導体装置の製造方法
JP2004319952A (ja) * 2003-03-28 2004-11-11 Seiko Epson Corp 半導体装置およびその製造方法
JP4454243B2 (ja) * 2003-03-31 2010-04-21 キヤノンアネルバ株式会社 基板温度調整装置および基板温度調整方法
JP2005072405A (ja) * 2003-08-27 2005-03-17 Sony Corp 薄膜の形成方法および半導体装置の製造方法
JP4225223B2 (ja) 2004-03-19 2009-02-18 富士ゼロックス株式会社 メモリ制御装置および方法
US7244670B2 (en) * 2004-06-18 2007-07-17 Rensselaer Polytechnic Institute Enhanced step coverage of thin films on patterned substrates by oblique angle PVD
JP4914573B2 (ja) * 2005-02-25 2012-04-11 キヤノンアネルバ株式会社 高誘電体ゲート絶縁膜及び金属ゲート電極を有する電界効果トランジスタの製造方法

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