KR100376264B1 - 게이트 유전체막이 적용되는 반도체 소자의 제조 방법 - Google Patents

게이트 유전체막이 적용되는 반도체 소자의 제조 방법 Download PDF

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Abstract

본 발명은 게이트 유전체막이 적용되는 반도체 소자의 제조 방법에 관한 것으로, 기판에 Ti1-XAlXN 막을 증착한 후, 산화 공정을 실시하여 (A1203)X(TiO2)1-X게이트 유전체막을 형성하므로, A1203게이트 유전체막보다 유전율이 높고, TiO2게이트 유전체막보다 누설 전류 특성이 개선된 (A1203)X-(TiO2)1-X게이트 유전체막을 얻을 수 있어, 고유전체 물질을 게이트 유전체막으로 적용하는 고속 고밀도 로직 소자 및 1G DRAM급 이상의 초고집적 소자를 구현할 수 있는 반도체 소자의 제조 방법에 관하여 기재된다.

Description

게이트 유전체막이 적용되는 반도체 소자의 제조 방법 {Method of manufacturing a semiconductor device utilizing a gate dielelctric}
본 발명은 게이트 유전체막이 적용되는 반도체 소자의 제조 방법에 관한 것으로, 특히 고유전체 물질을 게이트 유전체막으로 적용하는 고속 고밀도 로직소자(high speed high density logic device) 및 1G DRAM급 이상의 초고집적 소자에 적용하는 게이트 유전체막의 유전율을 높이면서 누설 전류 특성을 개선할 수 있는 게이트 유전체막이 적용되는 반도체 소자의 제조 방법에 관한 것이다.
일반적으로, 반도체 소자에서 현재 양산중인 디램(DRAM) 소자 및 논리(Logic) 소자의 게이트 유전체막은 열 공정이나 급속 열 공정(rapid thermal process)으로 Si02를 성장시켜 사용하고 있다. 최근 디자인 룰(Design rule)이 축소(scale down)됨에 따라 Si02게이트 유전체막은 터널링(tunneling) 한계가 되는 25 내지 30Å이하로 줄어드는 추세에 있으며, 0.10㎛ 기술(technology)의 게이트 유전체로 30 내지 40Å의 두께가 예상된다. 그러나, 게이트 유전체막의 터널링에 의한 옵-전류(off-current)의 증가로 말미암아 소자의 정전기 전력 소비량(statice power consumption) 증가 및 동작 성능(performance)에 악영향이 우려되며, 특히 메모리 소자의 경우 누설 전류(leakage current)의 감소방안이 중요한 사안(issue)이 되고 있다. 이를 극복하기 위한 노력의 일환으로 고유전율을 갖는 유전체 물질을 게이트 유전체막으로 채용하는 연구가 진행되고 있다.
최근, 게이트 유전체막으로 TiO2, Al2O3등과 같은 유전체 물질을 사용하는 연구가 활발히 진행되고 있다. A1203는 유전 상수값이 8 내지 15로 열 산화막의 유전 상수값보다 약 2.5배 정도이고 누설 전류 특성이 우수한 장점이 있으나, 유효 산화막 두께(Tox)를 25 내지 30 Å이하의 두께로 조절하기에는 두께에 따른 유전상수값의 저하 효과로 인하여 게이트 유전체막으로 적용하기에 어려움이 있다. 또한, TiO2는 유전 상수값이 25 내지 40으로 높은 것으로 알려져 있으나, 누설 전류 특성이 나빠서 게이트 유전체막으로 적용하기에 어려움이 있다.
따라서, 본 발명은 고유전체 물질을 게이트 유전체막으로 적용하는 고속 고밀도 로직 소자 및 1G DRAM급 이상의 초고집적 소자에 적용하는 게이트 유전체막의 유전율을 높이면서 누설 전류 특성을 개선할 수 있는 게이트 유전체막이 적용되는 반도체 소자의 제조 방법을 제공함에 그 목적이 있다.
이러한 목적을 달성하기 위한 본 발명에 따른 게이트 유전체막이 적용되는 반도체 소자의 제조 방법은 반도체 기판 상에 Ti1-XAlXN 막을 증착하는 단계; 상기 Ti1-XAlXN 막을 산화 공정을 통해 산화시켜 (A1203)X-(TiO2)1-X게이트 유전체막을 형성하는 단계; 및 상기 (A1203)X-(TiO2)1-X게이트 유전체막 상에 게이트 전극을 형성하는 단계를 포함하여 이루어지는 것을 특징으로 한다.
도 1a 내지 도 1c는 본 발명의 실시예에 따른 게이트 유전체막이 적용되는 반도체 소자의 제조 방법을 설명하기 위한 소자의 단면도.
<도면의 주요 부분에 대한 부호의 설명>
11: 반도체 기판 12: 소자 분리막
13: Ti1-XAlXN 막 130: (A1203)X-(TiO2)1-X게이트 유전체막
14: 게이트 전극
이하, 본 발명을 첨부된 도면을 참조하여 상세히 설명하기로 한다.
도 1a 내지 도 1c는 본 발명의 실시예에 따른 게이트 유전체막이 적용되는반도체 소자의 제조 방법을 설명하기 위한 소자의 단면도이다.
도 1a를 참조하면, 반도체 기판(11)에 소자 분리막(12)을 형성하여 액티브 영역(active region)을 정의(define)한다. 소자 분리막(12)이 형성된 반도체 기판(11) 상에 Ti1-XAlXN 막(13)을 증착한다.
상기에서, 소자 분리막(12)은 LOCOS구조 또는 STI 구조로 형성할 수 있다. Ti1-XAlXN 막(13)은 물리기상증착법(PVD)이나 화학기상증착법(CVD)을 사용하여 20 내지 150 Å의 두께로 증착한다.
물리기상증착법으로 Ti1-XAlXN 막(13)을 증착할 경우, 증착 조건에 따라 2 가지로 진행할 수 있다. 첫째, 조성 'X'가 0.25 내지 0.35인 TiAlX의 타겟 조성에서 질소 반응 스퍼터링(nitrogen reactive sputtering)을 이용한 물리기상증착법으로 Ti1-XAlXN 막(13)을 증착할 경우, 증착 공정은 전력을 500 W 내지 7kW (8 inch용 챔버 기준)의 범위로 인가하고, N2의 유량 비(flow rate)를 20 내지 80 sccm으로 하고, Ar 의 유량 비를 5 내지 25 sccm으로 하며, 증착 온도를 -30 내지 500 ℃의 범위로 하여 진행한다. 둘째, AlN의 조성이 25 내지 35 % 인 TiAlN의 타겟 조성에서 스퍼터링을 이용한 물리기상증착법으로 Ti1-XAlXN 막(13)을 증착할 경우, 증착 공정은 직류(DC) 또는 고주파 바이어스(RF bias)를 인가하고, 스퍼터링 가스로 Ar, Xe, Kr 등을 사용하여 진행한다.
화학기상증착법으로 Ti1-XAlXN 막(13)을 증착할 경우, 증착 조건에 따라 2 가지로 진행할 수 있다. 첫째, 열 산화 방식을 이용한 화학기상증착법으로 Ti1-XAlXN 막(13)을 증착할 경우, Ti 소오스 물질로 TiCl4, TDMAT등을 사용하고, Al 소오스 물질로 AlCl3, Al(CH3)3등을 사용하며, N 소오스 물질로 NH3, ND3, N2등을 사용하며, 증착 온도를 450 내지 700 ℃의 범위로 하여 진행하되, AlN의 조성이 25 내지 35 %가 되도록 조절한다. 둘째, ECR(Electron Cyclotron Resonance)을 이용한 화학기상증착법으로 Ti1-XAlXN 막(13)을 증착할 경우, Ti 소오스 물질로 TiCl4, TDMAT등을 사용하고, Al 소오스 물질로 AlCl3, Al(CH3)3등을 사용하며, N 소오스 물질로 NH3, ND3, N2등을 사용하며, 2 내지 9 GHz인 리모트 플라즈마(remote plasam) 또는 13.56 MHz의 고주파를 사용하여 진행하되, AlN의 조성이 25 내지 35 %가 되도록 조절한다.
한편, Ti1-XAlXN 막(13) 증착전에 다음과 같은 공정을 추가할 수 있다.
첫째, Ti1-XAlXN 막(13) 증착전에 트렌치 캐패시터(trench capacitor)구조를 형성할 수 있으며, 이때 캐패시터의 유전체막으로 산화막/질화막(oxide/nitride) 또는 Ta205, A1203를, BST, SBT 를 사용할 수 있다.
둘째, Ti1-XAlXN 막(13)) 증착전에 반도체 기판(11) 표면의 막질이 좋지않은 Si02막을 제거하기 위한 화학적 세정(chemical cleaning)을 위하여 피라나(pirahna), RCA 세정을 할 수 있다.
셋째, Ti1-XAlXN 막(13) 증착전에 막질이 우수한 Si02막을 3 내지 20Å의 두께로 반도체 기판(11) 표면에 형성하여 반도체 기판(11)과 Ti1-XAlXN 막(13)의 계면 특성(interfacial properties)을 향상시킬 수 있다. 막질이 우수한 SiO2막은 반응로(furnace)에 의한 열 산화막으로 650 내지 900℃의 온도에서 습식 또는 건식방법으로 형성하거나, O2분위기 또는 N2O 분위기하의 상압 또는 0.1 내지 100Torr의 감압 상태에서 챔버의 온도를 700 내지 900℃로 한 급속 열 공정(rapid thermal process)으로 형성할 수 있다.
도 1b를 참조하면, Ti1-XAlXN 막(13)을 산화 공정을 통해 산화시켜 (A1203)X-(TiO2)1-X게이트 유전체막(130)을 형성한다. (A1203)X-(TiO2)1-X게이트 유전체막(130)에서 조성 'X'는 0.25 내지 0.35이다.
상기에서, 산화 공정은 반응로 어닐(furnace anneal)을 이용하여 O2또는 N2O 분위기 하에서 20초 내지 5분간 어닐하거나, 플라즈마를 이용하여 O2또는 N2O 분위기 하에서 350 내지 650 ℃의 온도로 플라즈마 처리하거나, UV/O3를 이용하여 O2또는 N2O 분위기 하에서 350 내지 550 ℃의 온도에서 5 내지 30분간 어닐한다.
한편, (A1203)X-(TiO2)1-X게이트 유전체막(130)의 막질을 개선하기 위하여, 어닐링을 O2, N2, N2O 분위기에서 반응로 어닐로 650 내지 800 ℃의 온도에서 10 내지60분간 처리하거나, 어닐링을 O2, N2, N2O 분위기에서 램프 비(ramp rate)를 20 내지 80 ℃/sec 조건으로 600 내지 900 ℃의 온도에서 10 내지 120초간 급속 열 공정을 진행할 수 있다.
도 1c를 참조하면, (A1203)X-(TiO2)1-X게이트 유전체막(130)상에 게이트 전극(14)을 형성하여 게이트 유전체 구조를 갖는 반도체 소자를 형성한다.
상기에서, 게이트 전극(14)은 폴리실리콘 구조, 텅스텐 폴리사이드(W-polycide), 티타늄 폴리사이드(Ti-polycide), 몰리브덴 폴리사이드(Mo-polycide), 코발트 폴리사이드(Co-polycide) 등과 같은 폴리사이드 구조, 텅스텐(W), 탄탈륨(Ta), 텅스텐 나이트라이드(WN), 탄탈륨 나이트라이드(TaN)와 같은 금속 구조 등과 같이 기존에 사용하던 재료를 사용하여 형성할 수 있다.
상기한 바와 같이, 본 발명은 반도체 소자의 게이트 유전체막으로 TiO2와 A1203가 혼합된 (A1203)X-(TiO2)1-X게이트 유전체막을 형성함에 있어서, 유전율이 A1203보다 높고, 누설 전류 특성이 TiO2보다 개선되는 게이트 유전체막을 형성하는 기술이다. 즉, (A1203)X-(TiO2)1-X게이트 유전체막은 조성 'X'를 0.25 내지 0.35로 하여 유전율과 누설 전류 특성을 조절할 수 있는데, TiO2가 65 내지 75 %, A1203가 25 내지 35 % 정도일 때 유전율이 18 내지 20 정도로 증가되고, 누설 전류 특성 또한 향상시킬 수 있다. (A1203)X-(TiO2)1-X게이트 유전체막은 3 내지 20 Å의 극도로얇은(ultrathin) 두께의 SiO2막을 증착한 후에 물리기상증착법 또는 화학기상증착법을 통해 Ti1-XAlXN 막을 증착하고, 여러 가지 조건을 통한 산화 공정으로 형성한다. Ti1-XAlXN 막의 산화를 이용한 장점은 증착 온도, 전력, 가스 유량 비 등과 같은 증착 조건에 따라서 박막(film)의 미세 구조(micorstructure)를 조절할수 있다. 예를 들어, Ti1-XAlXN 막은 100 ℃ 이하의 저온에서 증착할 경우 미소 결정체(nano crystalline)의 비정질 상(amorphous phase)으로 증착되며, 400 ℃ 이상의 고온에서 증착할 경우 (200) NaCl 구조의 우선 방위(preferred orientation)의 상으로 증착된다. 저온 증착 공정으로 증착된 Ti1-XAlXN 막을 산화시킬 경우 (101) 루틸(Rutile)과 (400) 아나타스(Anatase) TiO2가 혼합된 상(mixed phase)을 갖고, 고온 증착 공정으로 증착된 Ti1-XAlXN 막을 산화시킬 경우 우선 방위의 (400) 아나타스(Anatase) TiO2상이 그대로 관찰되는 (A1203)X-(TiO2)1-X화합물을 갖는다.
상술한 바와 같이, 본 발명은 고유전율을 갖는 (A1203)X-(TiO2)1-X게이트 유전체막을 소자에 적용하므로 차세대 게이트 형성시 누설 전류 특성이 우수한 고속 고밀도 소자를 구현할 수 있다.

Claims (14)

  1. 반도체 기판 상에 Ti1-XAlXN(x=0.25∼0.35)막을 증착하는 단계;
    상기 Ti1-XAlXN 막을 산화 공정을 통해 산화시켜 (A1203)X-(TiO2)1-X(x=0.25∼0.35) 게이트 유전체막을 형성하는 단계; 및
    상기 (A1203)X-(TiO2)1-X(x=0.25∼0.35) 게이트 유전체막 상에 게이트 전극을 형성하는 단계를 포함하여 이루어지는 것을 특징으로 하는 반도체 소자의 제조 방법.
  2. 제 1 항에 있어서,
    상기 Ti1-XAlXN 막은 조성 'X'가 0.25 내지 0.35인 TiAlX의 타겟 조성에서 전력을 500 W 내지 7kW 의 범위로 인가하고, N2의 유량 비를 20 내지 80 sccm으로 하고, Ar 의 유량 비를 5 내지 25 sccm으로 하며, 증착 온도를 -30 내지 500 ℃의 범위로 하는 질소 반응 스퍼터링을 이용한 물리기상증착법으로 증착하는 것을 특징으로 하는 반도체 소자의 제조 방법.
  3. 제 1 항에 있어서,
    상기 Ti1-XAlXN 막은 AlN의 조성이 25 내지 35 % 인 TiAlN의 타겟 조성에서 직류 또는 고주파 바이어스를 인가하고, 스퍼터링 가스로 Ar, Xe 및 Kr중 어느 하나를 사용하는 스퍼터링을 이용한 물리기상증착법으로 증착하는 것을 특징으로 하는 반도체 소자의 제조 방법.
  4. 제 1 항에 있어서,
    상기 Ti1-XAlXN 막은 Ti 소오스 물질로 TiCl4및 TDMAT 중 어느 하나를 사용하고, Al 소오스 물질로 AlCl3및 Al(CH3)3중 어느 하나를 사용하며, N 소오스 물질로 NH3, ND3및 N2중 어느 하나를 사용하며, 증착 온도를 450 내지 700 ℃의 범위로 하는 열 산화 방식을 이용한 화학기상증착법으로 AlN의 조성이 25 내지 35 %가 되도록 증착하는 것을 특징으로 하는 반도체 소자의 제조 방법.
  5. 제 1 항에 있어서,
    상기 Ti1-XAlXN 막은 Ti 소오스 물질로 TiCl4및 TDMAT 중 어느 하나를 사용하고, Al 소오스 물질로 AlCl3및 Al(CH3)3중 어느 하나를 사용하며, N 소오스 물질로 NH3, ND3및 N2중 어느 하나를 사용하며, 2 내지 9 GHz인 리모트 플라즈마나 13.56MHz의 고주파를 사용하는 ECR을 이용한 화학기상증착법으로 AlN의 조성이 25 내지 35 %가 되도록 증착하는 것을 특징으로 하는 반도체 소자의 제조 방법.
  6. 제 1 항에 있어서,
    상기 Ti1-XAlXN 막 증착전에 상기 반도체 기판과 상기 Ti1-XAlXN 막의 계면 특성을 개선시키기 위하여, 상기 반도체 기판을 세정한 후, Si02막을 3 내지 20Å의 두께로 형성하는 단계를 추가 하는 것을 특징으로 하는 반도체 소자의 제조 방법.
  7. 제 6 항에 있어서,
    상기 SiO2막은 650 내지 900℃의 온도에서 습식 또는 건식방법으로 형성하거나, O2및 N2O 중 어느 하나의 분위기 하에서 상압 또는 0.1 내지 100Torr의 감압 상태에서 챔버의 온도를 700 내지 900℃로 한 급속 열 공정으로 형성하는 것을 특징으로 하는 반도체 소자의 제조 방법.
  8. 제 1 항에 있어서,
    상기 (A1203)X-(TiO2)1-X게이트 유전체막을 형성하기 위한 산화 공정은 반응로 어닐을 이용하여 O2및 N2O 중 어느 하나의 분위기 하에서 20초 내지 5분간 어닐하는 것을 특징으로 하는 반도체 소자의 제조 방법.
  9. 제 1 항에 있어서,
    상기 (A1203)X-(TiO2)1-X게이트 유전체막을 형성하기 위한 산화 공정은 플라즈마를 이용하여 O2및 N2O 중 어느 하나의 분위기 하에서 350 내지 650 ℃의 온도로 플라즈마 처리하는 것을 특징으로 하는 반도체 소자의 제조 방법.
  10. 제 1 항에 있어서,
    상기 (A1203)X-(TiO2)1-X게이트 유전체막을 형성하기 위한 산화 공정은 UV/O3를 이용하여 O2및 N2O 중 어느 하나의 분위기 하에서 350 내지 550 ℃의 온도에서 5 내지 30분간 어닐하는 것을 특징으로 하는 반도체 소자의 제조 방법.
  11. 제 1 항에 있어서,
    상기 (A1203)X-(TiO2)1-X게이트 유전체막은 막질을 개선하기 위하여, O2, N2및 N2O 중 적어도 어느 하나의 분위기에서 반응로 어닐로 650 내지 800 ℃의 온도에서 10 내지 60분간 처리하는 것을 특징으로 하는 반도체 소자의 제조 방법.
  12. 제 1 항에 있어서,
    상기 (A1203)X-(TiO2)1-X게이트 유전체막은 막질을 개선하기 위하여. O2, N2및 N2O 중 적어도 어느 하나의 분위기에서 램프 비를 20 내지 80 ℃/sec 조건으로 600 내지 900 ℃의 온도에서 10 내지 120초간 급속 열 공정을 진행하는 것을 특징으로 하는 반도체 소자의 제조 방법.
  13. 삭제
  14. 제 1 항에 있어서,
    상기 게이트 전극은 폴리실리콘 구조나, 텅스텐 폴리사이드, 티타늄 폴리사이드, 몰리브덴 폴리사이드, 코발트 폴리사이드와 같은 폴리사이드 구조나, 텅스텐, 탄탈륨, 텅스텐 나이트라이드, 탄탈륨 나이트라이드와 같은 금속 구조로 형성하는 것을 특징으로 하는 반도체 소자의 제조 방법.
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