KR100373165B1 - 게이트 유전체막이 적용되는 반도체 소자의 제조 방법 - Google Patents

게이트 유전체막이 적용되는 반도체 소자의 제조 방법 Download PDF

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Abstract

본 발명은 게이트 유전체막이 적용되는 반도체 소자의 제조 방법에 관한 것으로, 반도체 기판에 스퍼터링 방식으로 Zr 막을 증착한 후, 산화 공정을 실시하여 ZrO2게이트 유전체막을 형성하거나, 반도체 기판에 반응성 스퍼터링 방식으로 ZrO2게이트 유전체막을 형성하므로, 유효 산화막 두께가 25 내지 30 Å의 두께 영역에서 유전 상수값이 20 내지 25이면서 누설 전류 특성이 개선된 ZrO2게이트 유전체막을 얻을 수 있어, 고유전체 물질을 게이트 유전체막으로 적용하는 고속 고밀도 로직 소자 및 1G DRAM급 이상의 초고집적 소자를 구현할 수 있는 반도체 소자의 제조 방법에 관하여 기재된다.

Description

게이트 유전체막이 적용되는 반도체 소자의 제조 방법 {Method of manufacturing a semiconductor device utilizing a gate dielelctric}
본 발명은 게이트 유전체막이 적용되는 반도체 소자의 제조 방법에 관한 것으로, 특히 고유전체 물질을 게이트 유전체막으로 적용하는 고속 고밀도 로직 소자(high speed high density logic device) 및 1G DRAM급 이상의 초고집적 소자에 적용하는 게이트 유전체막의 유전율을 높이면서 누설 전류 특성을 개선할 수 있는 게이트 유전체막이 적용되는 반도체 소자의 제조 방법에 관한 것이다.
일반적으로, 반도체 소자에서 현재 양산중인 디램(DRAM) 소자 및 논리(Logic) 소자의 게이트 유전체막은 열 공정이나 급속 열 공정(rapid thermal process)으로 Si02를 성장시켜 사용하고 있다. 최근 디자인 룰(Design rule)이 축소(scale down)됨에 따라 Si02게이트 유전체막은 터널링(tunneling) 한계가 되는 25 내지 30Å이하로 줄어드는 추세에 있으며, 0.10㎛ 기술(technology)의 게이트 유전체로 30 내지 40Å의 두께가 예상된다. 그러나, 게이트 유전체막의 터널링에 의한 옵-전류(off-current)의 증가로 말미암아 소자의 정전기 전력 소비량(statice power consumption) 증가 및 동작 성능(performance)에 악영향이 우려되며, 특히 메모리 소자의 경우 누설 전류(leakage current)의 감소방안이 중요한 사안(issue)이 되고 있다. 이를 극복하기 위한 노력의 일환으로 고유전율을 갖는 유전체 물질을 게이트 유전체막으로 채용하는 연구가 진행되고 있다.
최근, 게이트 유전체막으로 Ta2O5,TiO2, Al2O3등과 같은 유전체 물질을 사용하는 연구가 활발히 진행되고 있다. A1203는 유전 상수값이 8 내지 15로 열산화막(SiO2)의 유전 상수값보다 약 2.5배 정도이고 누설 전류 특성이 우수한 장점이 있으나, 유효 산화막 두께(Tox)를 25 내지 30 Å이하의 두께로 조절하기에는 두께에 따른 유전 상수값의 저하 효과로 인하여 게이트 유전체막으로 적용하기에 어려움이 있다. 또한, TiO2는 유전 상수값이 25 내지 40으로 높은 것으로 알려져 있으나, 누설 전류 특성이 나빠서 게이트 유전체막으로 적용하기에 어려움이 있다. Ta2O5는 Ta2O5와 반도체 기판과의 계면 특성을 확보하기 위하여 극도로 얇은(ultrathin) 두께의 SiO2막을 증착하고 있으며, 이 경우에도 유효 산화막 두께를 25 Å 이하로 조절하기에는 어려움이 있다. 이를 위하여 반도체 기판을 질화 (nitridation) 시키거나, 실리콘 나이트라이드를 증착하여 유효 산화막 두께를 조절하고 있다. 그러나, 질화막과 반도체 기판과의 계면은 계면 특성이 열화되는 문제가 존재한다.
따라서, 본 발명은 고유전체 물질을 게이트 유전체막으로 적용하는 고속 고밀도 로직 소자 및 1G DRAM급 이상의 초고집적 소자에 적용하는 게이트 유전체막의 유전율을 높이면서 누설 전류 특성을 개선할 수 있는 게이트 유전체막이 적용되는 반도체 소자의 제조 방법을 제공함에 그 목적이 있다.
이러한 목적을 달성하기 위한 본 발명에 따른 게이트 유전체막이 적용되는반도체 소자의 제조 방법은 반도체 기판 상에 Zr 막을 증착한 후, 산화공정으로 ZrO2게이트 유전체막을 형성하거나, Zr 막 증착 없이 산소 반응성 스퍼터링으로 ZrO2게이트 유전체막을 형성하는 단계; 및 상기 ZrO2게이트 유전체막 상에 게이트 전극을 형성하는 단계를 포함하여 이루어지는 것을 특징으로 한다.
도 1a 내지 도 1c는 본 발명의 제 1 실시예에 따른 게이트 유전체막이 적용되는 반도체 소자의 제조 방법을 설명하기 위한 소자의 단면도.
도 2a 및 도 2b는 본 발명의 제 2 실시예에 따른 게이트 유전체막이 적용되는 반도체 소자의 제조 방법을 설명하기 위한 소자의 단면도.
<도면의 주요 부분에 대한 부호의 설명>
11, 21: 반도체 기판 12, 22: 소자 분리막
13: Zr 막 130, 230: ZrO2게이트 유전체막
14, 24: 게이트 전극
이하, 본 발명을 첨부된 도면을 참조하여 상세히 설명하기로 한다.
도 1a 내지 도 1c는 본 발명의 제 1 실시예에 따른 게이트 유전체막이 적용되는 반도체 소자의 제조 방법을 설명하기 위한 소자의 단면도이다.
도 1a를 참조하면, 반도체 기판(11)에 소자 분리막(12)을 형성하여 액티브 영역(active region)을 정의(define)한다. 소자 분리막(12)이 형성된 반도체 기판(11) 상에 Zr 막(13)을 증착한다.
상기에서, 소자 분리막(12)은 LOCOS구조 또는 STI 구조로 형성할 수 있다. Zr 막(13)은 전력을 500 W 내지 3kW (8 inch용 챔버 기준)의 범위로 인가하고, 온도를 -30 내지 200 ℃의 범위로 하여 직류 마그네트론(DC magnetron) 이나 고주파 바이어스(RF bias)를 사용하는 스퍼터링(sputtering)을 이용한 물리기상증착법으로 10 내지 100 Å의 두께로 증착된다. 스퍼터링에 사용되는 타겟은 순도가 3N인 Zr 타겟을 주로 사용하며, 경우에 따라 Al이 25 % 이내로 첨가되거나, Si이 5 % 이내로 첨가되거나, Hf이 25 % 이내로 첨가된 Zr 타겟을 사용할 수 있다.
한편, Zr 막(13) 증착전에 다음과 같은 공정을 추가할 수 있다.
첫째, Zr 막(13) 증착전에 트렌치 캐패시터(trench capacitor)구조를 형성할 수 있으며, 이때 캐패시터의 유전체막으로 산화막/질화막(oxide/nitride) 또는 Ta205, A1203를, BST, SBT 를 사용할 수 있다.
둘째, Zr 막(13) 증착전에 반도체 기판(11) 표면의 막질이 좋지않은 Si02막을 제거하기 위한 화학적 세정(chemical cleaning)을 위하여 피라나(pirahna), RCA 세정을 할 수 있다.
도 1b를 참조하면, Zr 막(13)을 산화 공정을 통해 산화시켜 ZrO2게이트 유전체막(130)을 형성한다.
상기에서, ZrO2게이트 유전체막(130)은 여러 가지 방식으로 형성할 수 있다. 첫째, O2또는 N2O 가스를 이용한 플라즈마 방식으로 산화시켜 ZrO2게이트 유전체막(130)을 형성할 수 있는데, 플라즈마를 위한 소오스는 1 내지 9 GHz 범위의 마이크로파(microwave)에서 리모트(remote) 방식을 이용하며, 여기 가스는 He, Kr 또는 Ar을 사용하며, 웨이퍼의 온도는 250 내지 400 ℃로 한다. 둘째, UV/O3방식으로 산화시켜 ZrO2게이트 유전체막(130)을 형성할 수 있는데, UV 소오스를 이용하여 O3를 산소 원자(atomic oxygen) 또는 활성화된 종(activated species)으로 만들며, UV/O3처리시 웨이퍼 온도는 250 내지 400 ℃로 한다. 셋째, O2또는 N2O 가스를 이용한 급속 열 공정(RTP) 방식으로 산화시켜 ZrO2게이트 유전체막(130)을 형성할 수 있는데, 급속 열 공정은 350 내지 550 ℃의 온도에서 1 내지 5분간 실시한다. 넷째, O2또는 N2O 가스를 이용한 반응로 어닐(furnace anneal) 방식으로 산화시켜 ZrO2게이트 유전체막(130)을 형성할 수 있는데, 반응로 어닐은 350 내지 550 ℃의 온도에서 실시한다.
한편, ZrO2게이트 유전체막(130)의 막질을 개선하기 위하여, O2, N2, N2O 분위기에서 500 내지 900 ℃의 온도로 10 내지 60분간 반응로 어닐링을 실시하거나, O2, N2, N2O 분위기에서 램프 비(ramp rate)를 20 내지 80 ℃/sec 조건으로 600 내지 900 ℃의 온도에서 10 내지 120초간 급속 열 공정을 진행할 수 있다.
도 1c를 참조하면, ZrO2게이트 유전체막(130) 상에 게이트 전극(14)을 형성하여 게이트 유전체 구조를 갖는 반도체 소자를 형성한다.
상기에서, 게이트 전극(14)은 폴리실리콘 구조, 텅스텐 폴리사이드(W-polycide), 티타늄 폴리사이드(Ti-polycide), 몰리브덴 폴리사이드(Mo-polycide), 코발트 폴리사이드(Co-polycide) 등과 같은 폴리사이드 구조, 텅스텐(W), 탄탈륨(Ta), 텅스텐 나이트라이드(WN), 탄탈륨 나이트라이드(TaN)와 같은 금속 구조 등과 같이 기존에 사용하던 재료를 사용하여 형성할 수 있다.
도 2a 및 도 2b는 본 발명의 제 2 실시예에 따른 게이트 유전체막이 적용되는 반도체 소자의 제조 방법을 설명하기 위한 소자의 단면도이다.
도 2a를 참조하면, 반도체 기판(21)에 소자 분리막(22)을 형성하여 액티브 영역(active region)을 정의(define)한다. 소자 분리막(22)이 형성된 반도체 기판(21) 상에 ZrO2게이트 유전체막(230)을 형성한다.
상기에서, 소자 분리막(22)은 LOCOS구조 또는 STI 구조로 형성할 수 있다. ZrO2게이트 유전체막(230)은 전력을 500 W 내지 5kW (8 inch용 챔버 기준)의 범위로 인가하고, O2유량 비(flow rate)를 10 내지 60 sccm으로 하고, Ar 유량 비를 10 내지 45 sccm으로 하며, 온도를 -30 내지 600 ℃의 범위로 하여 직류 (DC)나 고주파 플라즈마(RF plasma)를 사용하는 반응성 스퍼터링(reactive sputtering)을 이용한 물리기상증착법으로 10 내지 100 Å의 두께로 형성된다. 스퍼터링에 사용되는 타겟은 순도가 3N인 Zr 타겟을 주로 사용하며, 경우에 따라 Al이 25 % 이내로 첨가되거나, Si이 5 % 이내로 첨가되거나, Hf이 25 % 이내로 첨가된 Zr 타겟을 사용할 수 있다.
한편, ZrO2게이트 유전체막(230) 형성전에 다음과 같은 공정을 추가할 수 있다.
첫째, ZrO2게이트 유전체막(230) 형성전에 트렌치 캐패시터(trench capacitor)구조를 형성할 수 있으며, 이때 캐패시터의 유전체막으로 산화막/질화막(oxide/nitride) 또는 Ta205, A1203를, BST, SBT 를 사용할 수 있다.
둘째, ZrO2게이트 유전체막(230) 형성전에 반도체 기판(21) 표면의 막질이 좋지않은 Si02막을 제거하기 위한 화학적 세정(chemical cleaning)을 위하여 피라나(pirahna), RCA 세정을 할 수 있다.
셋째, ZrO2게이트 유전체막(230) 형성전에 막질이 우수한 Si02막을 3 내지 20Å의 두께로 반도체 기판(21) 표면에 형성하여 반도체 기판(21)과 ZrO2게이트 유전체막(230)과의 계면 특성(interfacial properties)을 향상시킬 수 있다. 막질이 우수한 SiO2막은 반응로(furnace)에 의한 열 산화막으로 650 내지 900℃의 온도에서 습식 또는 건식방법으로 형성하거나, O2분위기 또는 N2O 분위기하의 상압 또는 0.1 내지 1Torr의 감압 상태에서 챔버의 온도를 700 내지 900℃로 한 급속 열 공정(rapid thermal process)으로 형성할 수 있다.
또한, ZrO2게이트 유전체막(230)의 막질을 개선하기 위하여, O2, N2, N2O 분위기에서 500 내지 900 ℃의 온도로 10 내지 60분간 반응로 어닐링을 실시하거나, O2, N2, N2O 분위기에서 램프 비(ramp rate)를 20 내지 80 ℃/sec 조건으로 600 내지 900 ℃의 온도에서 10 내지 120초간 급속 열 공정을 진행할 수 있다.
도 2b를 참조하면, ZrO2게이트 유전체막(230) 상에 게이트 전극(24)을 형성하여 게이트 유전체 구조를 갖는 반도체 소자를 형성한다.
상기에서, 게이트 전극(24)은 폴리실리콘 구조, 텅스텐 폴리사이드(W-polycide), 티타늄 폴리사이드(Ti-polycide), 몰리브덴 폴리사이드(Mo-polycide), 코발트 폴리사이드(Co-polycide) 등과 같은 폴리사이드 구조, 텅스텐(W), 탄탈륨(Ta), 텅스텐 나이트라이드(WN), 탄탈륨 나이트라이드(TaN)와 같은 금속 구조 등과 같이 기존에 사용하던 재료를 사용하여 형성할 수 있다.
상기한 바와 같이, 본 발명은 반도체 소자의 게이트 유전체막으로 유전 상수값이 12 내지 25이고, 누설 전류 특성이 우수한 Zr02게이트 유전체막을 Zr 막을 증착한 후에 산화시키는 방법이나, 반응성 스퍼터링법을 이용하여 형성하고, 이를 소자에 적용하는 기술이다. 0.10 ㎛급 이하의 반도체 메모리 소자에서 게이트 유전체막의 유효 산화막 두께는 25 내지 30 Å으로 예상되는데, 이를 위한 게이트 유전체막의 유전 상수 값은 13 내지 15 이상 되어야 한다고 알려져 있는 바, 본 발명의 ZrO2게이트 유전체막은 이를 충족할 수 있다.
본 발명에 적용된 ZrO2는 Zr-Si-O 의 삼원계 삼상분계 상변태도에서 ZrO2-Si 의 경우 결합 라인(tie line)이 존재하기 때문에 열역학적으로 안정하기 때문에 900 ℃ 정도까지 ZrSi2로의 반응이 일어나지 않는다. 한편, ZrO2-SiO2의 결합 라인 또한 존재하기 때문에 ZrO2-Si 계면에서 SiO2가 형성될 수도 있다. ZrO2는 기 언급한 바와 같이 유전 상수 값이 20 내지 25 정도로 높고 기브즈 프리 에너지 변화(Gibbs free energy change)값이 -266 kcal/mole 로서 SiO2의 -217 kcal/mole보다 크기 때문에 (음의 값) Zr 산화막의 형성이 쉽다. 즉 Zr 을 Si 기판 상에 증착하여 ZrSi2이 생성되지 않는 온도와 조건에서 산화시킬 때 ZrO2-Si 계면에 ZrSiX형성없이 ZrO2를 형성할 수 있으며, 이를 위하여 N2O 플라즈마나 반응로 어닐/급속 열 공정, 또는 O3처리를 이용할 수 있다. 한편, Zr 타겟을 이용하여 산소 반응성 스퍼터링의 경우 ZrO2를 형성할 수 있다. 스퍼터링을 이용한 Zr 막 증착이나 ZrO2증착의 경우 원하는 불순물(impurity) 즉, Zr 타겟 내에 Al 또는 Si 을 첨가하므로써, ZrO2-Al2O3또는 ZrO2-SiO2를 형성할 수 있는 장점이 있다.
상술한 바와 같이, 본 발명은 고유전율을 갖는 ZrO2게이트 유전체막을 소자에 적용하므로 차세대 게이트 형성시 누설 전류 특성이 우수한 고속 고밀도 소자를 구현할 수 있다.

Claims (13)

  1. 반도체 기판 상에 전력을 500W 내지 3kW의 범위로 인가하고, 온도를 -30 내지 200℃의 범위로 하여 직류 마그네트론 또는 고주파 바이어스를 사용하는 스퍼터링을 이용한 물리기상증착법을 통해 Zr막을 증착하는 단계;
    상기 Zr막을 플라즈마 방식, UV/O3방식, 급속 열 공정방식 및 반응로 어닐방식중 어느 하나를 이용한 산화공정을 통해 산화시켜 ZrO2게이트 유전체막을 형성하는 단계; 및
    상기 ZrO2게이트 유전체막 상에 게이트 전극을 형성하는 단계를 포함하는 것을 특징으로 하는 반도체 소자의 제조 방법.
  2. 삭제
  3. 제 2 항에 있어서,
    상기 스퍼터링에 사용되는 Zr 타겟은 Zr 순도가 3N인 타겟, Al이 25 % 이내로 첨가된 타겟, Si이 5 % 이내로 첨가된 타겟 및 Hf이 25 % 이내로 첨가된 타겟중어느 하나인 것을 특징으로 하는 반도체 소자의 제조 방법.
  4. 제 1 항에 있어서,
    상기 플라즈마 방식은, 플라즈마를 위한 소오스로 1 내지 9GHz 범위의 마이크로파에서 리모트 방식을 이용하고, 여기 가스로 He나 Ar을 사용하며, 웨이퍼의 온도를 250 내지 400℃의 범위로 하여 O2또는 N2O 가스를 이용하여 실시하는 것을 특징으로 하는 반도체 소자의 제조 방법.
  5. 제 1 항에 있어서,
    상기 UV/O3방식은, 웨이퍼 온도를 250 내지 400 ℃로 하여 실시하는 것을 특징으로 하는 반도체 소자의 제조 방법.
  6. 제 1 항에 있어서,
    상기 급속 열 공정방식은, 350 내지 550 ℃의 온도에서 O2또는 N2O 가스를 이용하여 실시하는 것을 특징으로 하는 반도체 소자의 제조 방법.
  7. 제 1 항에 있어서,
    상기 반응로 어닐방식은, 350 내지 550 ℃의 온도에서 O2또는 N2O 가스를 이용하여 실시하는 것을 특징으로 하는 반도체 소자의 제조 방법.
  8. 제 1 항에 있어서,
    상기 ZrO2게이트 유전체막은 막질을 개선하기 위하여, O2, N2및 N2O 중 적어도 어느 하나의 분위기에서 500 내지 900 ℃의 온도로 10 내지 60분간 반응로 어닐링을 실시하는 것을 특징으로 하는 반도체 소자의 제조 방법.
  9. 제 1 항에 있어서,
    상기 ZrO2게이트 유전체막은 막질을 개선하기 위하여, O2, N2및 N2O 중 적어도 어느 하나의 분위기에서 램프 비를 20 내지 80 ℃/sec 조건으로 600 내지 900 ℃의 온도에서 10 내지 120초간 급속 열 공정을 진행하는 것을 특징으로 하는 반도체 소자의 제조 방법.
  10. 제 1 항에 있어서,
    상기 게이트 전극은 폴리실리콘 구조나, 텅스텐 폴리사이드, 티타늄 폴리사이드, 몰리브덴 폴리사이드, 코발트 폴리사이드와 같은 폴리사이드 구조나, 텅스텐, 탄탈륨, 텅스텐 나이트라이드, 탄탈륨 나이트라이드와 같은 금속 구조로 형성하는 것을 특징으로 하는 반도체 소자의 제조 방법.
  11. 반도체 기판 상에 전력을 500W 내지 5kW 의 범위로 인가하고, O2유량 비를 10 내지 60sccm으로 하며, Ar 유량비를 10 내지 45sccm으로 하고, 온도를 -30 내지 600℃의 범위로 하여 직류나 고주파 플라즈마를 사용하는 반응성 스퍼터링을 이용한 물리기상증착법을 통해 ZrO2게이트 유전체막을 형성하는 단계; 및
    상기 ZrO2게이트 유전체막 상에 게이트 전극을 형성하는 단계를 포함하는 것을 특징으로 하는 반도체 소자의 제조 방법.
  12. 제 11 항에 있어서,
    상기 반응성 스퍼터링으로 ZrO2게이트 유전체막을 형성하기 전에 상기 반도체 기판과 상기 ZrO2게이트 유전체막의 계면 특성을 개선시키기 위하여, 상기 반도체 기판을 세정한 후, Si02막을 3 내지 20Å의 두께로 형성하는 단계를 추가 하는 것을 특징으로 하는 반도체 소자의 제조 방법.
  13. 제 12 항에 있어서,
    상기 SiO2막은 650 내지 900℃의 온도에서 습식 또는 건식방법으로 형성하거나, O2및 N2O 중 어느 하나의 분위기 하에서 상압 또는 0.1 내지 100Torr의 감압 상태에서 챔버의 온도를 700 내지 900℃로 한 급속 열 공정으로 형성하는 것을 특징으로 하는 반도체 소자의 제조 방법.
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