KR100604536B1 - 반도체 소자의 게이트 산화막 형성방법 - Google Patents
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Abstract
본 발명은 반도체 소자의 게이트 산화막 형성방법에 관한 것으로, 소자의 누설전류 특성을 개선하기 위하여 알루미늄 옥사이드(Al2O3)와 같은 고유전 물질을 이용하여 게이트 산화막을 형성하는 경우 스텝 커버리지 특성 및 증착 특성이 열악한 문제점을 해결하기 위하여, 스텝 커버리지 특성이 우수하고 증착 속도가 충분히 빠른 알루미늄을 화학기상증착 방법으로 증착한 후 산화 분위기에서 알루미늄을 산화시켜 알루미늄 옥사이드를 형성하므로써, 소자의 누설전류 특성 및 스텝 커버리지 특성을 개선하여 고속/고밀도 소자의 제조를 용이하게 할 수 있도록 한 반도체 소자의 게이트 산화막 형성방법이 개시된다.
알루미늄 옥사이드
Description
도 1a 내지 1d는 본 발명에 따른 반도체 소자의 게이트 산화막 형성방법을 설명하기 위해 순차적으로 도시한 소자의 단면도.
<도면의 주요 부분에 대한 부호 설명>
11 : 반도체 기판 12 : 소자 분리막
13 : 실리콘 산화 초박막 14A : 알루미늄층
14 : 알루미늄 옥사이드층 15 : 게이트 전극
본 발명은 반도체 소자의 게이트 산화막 형성방법에 관한 것으로, 특히 고밀도/고속 논리 소자 및 1G DRAM급 이상의 초고집적 소자에서 소자의 누설전류를 감소시키고 웨이퍼 전체에 걸쳐 스텝 커버리지 특성을 개선할 수 있는 반도체 소자의 게이트 산화막 형성방법에 관한 것이다.
반도체 소자에서 현재 양산중인 DRAM 및 논리소자에서는 게이트 산화막으로 열산화막 또는 급속 열 성장 실리콘 산화막을 사용하고 있다. 그런데, 디자인 룰(Design Rule)이 작아짐에 따라 실리콘 산화막의 직접 터널링 한계가 25 내지 30Å으로 줄어드는 추세에 있으며, 0.10㎛ 테크놀로지의 게이트 산화막으로 30 내지 40Å의 두께가 예상된다. 그러나, 직접 터널링에 의한 오프-커런트(Off-Current)의 증가로 인하여 소자의 정지 전력 소모(Static Power Consumption)가 증가하고 동작 특성이 악화되며, 특히 메모리 소자의 경우 누설전류의 증가는 소자의 전기적 특성을 악화시키는데 중요한 요소로 작용한다. 최근, 이를 극복하기 위한 노력의 일환으로 하이(high)-K 유전물질을 게이트 산화막으로 채용하는 연구가 진행되고 있다.
이 중에서 알루미늄 옥사이드(Al2O3)는 유전상수 값이 열산화막의 약 2.5배이고, 누설 특성이 우수하여 많은 연구가 진행중에 있다. 현재 연구중인 알루미늄 옥사이드 증착방법으로는 스퍼터링 또는 활성 스퍼터링을 이용한 방법과 금속 유기물 소오스(Metal Organic Source)에 의한 화학기상증착 방법이 있다. 이 중에서 스퍼터링을 이용한 알루미늄 옥사이드의 증착은 물리기상증착 방법의 한계인 불량한 스텝 커버리지 특성으로 인하여 필드 영역/액티브 영역간의 단차에서 발생하는 비등각성(non-conformality)으로 인하여 실제 소자 적용에 어려움이 있다. 한편, 단원자 증착(Atomic Layer Deposition) 방법의 경우 현재까지 개발된 장비 및 공정의 확보가 없는 실정이며, 매우 느린 증착 속도로 인하여 양산개념의 장비로는 어려움 이 예상된다.
따라서, 본 발명은 게이트 산화막으로 알루미늄 옥사이드를 사용하되, 스텝 커버리지 특성이 우수하고 증착 속도가 충분히 빠른 알루미늄을 화학기상증착 방법으로 증착한 후 산화 분위기에서 알루미늄을 산화시켜 알루미늄 옥사이드를 형성하므로써 소자의 전기적 특성을 개선할 수 있는 반도체 소자의 게이트 산화막 형성방법을 제공하는데 그 목적이 있다.
상술한 목적을 달성하기 위한 본 발명에 따른 반도체 소자의 게이트 산화막 형성방법은 소자 분리막이 형성된 반도체 기판 상에 실리콘 산화 초박막을 형성하는 단계; 상기 실리콘 산화 초박막 상에 알루미늄층을 형성하는 단계; 및 상기 알루미늄층을 산화시켜 알루미늄 옥사이드층을 형성하는 단계를 포함하여 이루어지는 것을 특징으로 한다.
이하, 첨부된 도면을 참조하여 본 발명의 실시 예를 상세히 설명하기로 한다.
도 1a 내지 1d는 본 발명에 따른 반도체 소자의 게이트 산화막 형성방법을 설명하기 위해 순차적으로 도시한 소자의 단면도이다.
도 1a를 참조하여, 반도체 기판(11)에 소자분리 공정을 실시하여 소자 분리 막(12)을 형성하고, 소자 분리막(12)을 포함하는 전체구조 상에 실리콘 산화 초박막(Ultra thin SiO2; 13)을 형성한다. 여기에서, 소자 분리막(12)은 로코스(LOCOS) 구조 또는 쉘로우 트렌치 소자분리(Shallow Trench Isolation; STI) 구조를 사용한다. 또한, 실리콘 산화 초박막(13) 퍼니스를 이용한 습식(H2/O2) 또는 건식(O2) 산화 방식으로 650 내지 900℃의 온도에서 형성하거나, O2 또는 N2O 분위기의 상압(1ATM) 또는 감압(0.1 내지 1Torr) 조건 및 700 내지 900℃의 온도에서 급속 열처리(RTP)하여 형성한다. 이러한 방법에 의해 형성되는 실리콘 산화 초박막(13)의 두께는 3 내지 20Å으로 한다.
도 1b를 참조하여, 실리콘 산화 초박막(13) 상에 알루미늄층(14A)을 형성한다. 알루미늄층(14A)은 소오스 가스로 DMAH(Di Methyl Al Hydride; ((CH3)2AlH)3)를 사용하는 경우, 증착온도는 150 내지 500℃로 하고, 증착 압력은 0.2 내지 10Torr로 하여 형성한다. 한편, 소오스 가스로 TMA(Al(CH3)3), Al(CH3)2Cl, AlCl3 중 어느 하나를 사용하는 경우, 증착 온도는 200 내지 600℃로 하고 증착 압력은 0.1 내지 10Torr로 하여 형성한다. 이와 같은 조건으로 형성되는 알루미늄층(14A)의 두께는 10 내지 80Å이 되도록 한다.
도 1c를 참조하여, 산화공정을 실시하여 알루미늄층(14A)을 산화시켜 알루미늄 옥사이드층(14)으로 된 게이트 산화막을 형성한다. 알루미늄 옥사이드층(14)은 450 내지 600℃의 온도조건에서 O2 또는 N2O 분위기로 퍼니스 어닐링을 10 내지 120 분 동안 실시하는 제 1 방법, 450 내지 600℃의 온도조건에서 O2 또는 N2O 분위기로 급속 열처리를 30초 내지 20분 동안 실시하는 제 2 방법, 300 내지 550℃의 온도조건에서 UV/O3를 이용한 열처리를 3 내지 120분 동안 실시하는 제 3 방법 중 어느 하나의 방법이나, 제 1 내지 제 3 방법을 조합한 방법에 의하여 형성된다.
이와 같은 방법으로 알루미늄 옥사이드층(14)을 형성하고 난 후에는 알루미늄 옥사이드층(14)의 막질을 개선하기 위하여 열처리 공정을 실시한다. 열처리 공정은 O2 또는 N2O 가스 분위기 및 650 내지 850℃의 온도 조건에서 10 내지 60분 동안 퍼니스 어닐링을 실시하는 방법, O2, N2 또는 N2O 분위기에서 20 내지 80℃/sec의 온도 상승률로 600 내지 900℃에서 10 내지 120초 동안 급속 열처리를 실시하는 방법 중 어느 하나를 이용한다.
도 1d를 참조하여, 게이트 산화막 상에 전극 재료를 형성하고 포토레지스트막을 이용한 사진 및 식각 공정으로 전극 재료를 패터닝하여 액티브 영역에 게이트 전극(15)을 형성하는 등, 후속 공정을 진행한다. 여기에서, 전극 재료로는 도프트 폴리실리콘, 비정질 폴리실리콘, 텅스텐(W), 탄탈륨(Ta), 텅스텐 나이트라이드(WN), 탄탈륨 나이트라이드(TaN), 티타늄 나이트라이드(TiN) 등을 사용할 수 있으며, 전극 구조로는 텅스텐 폴리사이드(W-polycide), 티타늄 폴리사이드(Ti-polycide), 코발트 폴리사이드(Co-polycide)를 사용할 수 있다. 또한, 게이트 전극을 패터닝 하는데 사용되는 하드 마스크로는 실리콘 산화막(SiO2), 실리콘 질화막(Si3N4), 실리콘 산화 질화막(SiON), 알루미늄 산화막(Al2O3)을 300 내지 3000Å의 두께로 형성한 것이 이용된다.
상술한 바와 같이, 본 발명은 고유전율을 갖는 알루미늄 옥사이드층을 게이트 산화막으로 적용하므로써 차세대 논리 소자 및 메모리 소자 형성시 소자의 누설 전류 특성 및 스텝 커버리지 특성을 개선할 수 있어, 고밀도/고속 소자의 개발을 조기에 용이하게 달성할 수 있도록 하는 효과가 있다.
Claims (14)
- 소자 분리막이 형성된 반도체 기판 상부에 실리콘 산화 초박막을 형성하는 단계;상기 실리콘 산화 초박막 상부에 알루미늄층을 형성하는 단계; 및상기 알루미늄층에 산화공정을 실시하여 알루미늄 옥사이드층을 형성하는 단계를 포함하는 반도체 소자의 게이트 산화막 형성방법.
- 제 1 항에 있어서,상기 실리콘 산화 초박막은 퍼니스를 이용한 습식 또는 건식 산화 방식으로 650 내지 900℃의 온도에서 열처리하여 형성하는 것을 특징으로 하는 반도체 소자의 게이트 산화막 형성방법.
- 제 1 항에 있어서,상기 실리콘 산화 초박막은 O2 또는 N2O 분위기의 상압 또는 감압 상태에서 700 내지 900℃의 온도에서 급속 열처리하여 형성하는 것을 특징으로 하는 반도체 소자의 게이트 산화막 형성방법.
- 제 1 항에 있어서,상기 실리콘 산화 초박막은 3 내지 20Å의 두께로 형성하는 것을 특징으로 하는 반도체 소자의 게이트 산화막 형성방법.
- 제 1 항에 있어서,상기 알루미늄층은 소오스 가스로 디메틸 알루미늄 나이트라이드를 사용하여, 150 내지 500℃의 증착 온도 조건 및 0.2 내지 10Torr의 증착 압력 조건에서 형성하는 것을 특징으로 하는 반도체 소자의 게이트 산화막 형성방법.
- 제 1 항에 있어서,상기 알루미늄층은 소오스 가스로 TMA(Al(CH3)3), Al(CH3)2Cl, AlCl3 중 어느 하나를 사용하여, 200 내지 600℃의 증착 온도 및 0.1 내지 10Torr의 증착 압력에서 형성하는 것을 특징으로 하는 반도체 소자의 게이트 산화막 형성방법.
- 제 1 항에 있어서,상기 알루미늄층은 10 내지 80Å의 두께로 형성하는 것을 특징으로 하는 반도체 소자의 게이트 산화막 형성방법.
- 제 1 항에 있어서,상기 알루미늄 옥사이드층은 450 내지 600℃의 온도조건에서 O2 또는 N2O 분위기로 10 내지 120분 동안 퍼니스 어닐링하여 형성하는 것을 특징으로 하는 반도체 소자의 게이트 산화막 형성방법.
- 제 1 항에 있어서,상기 알루미늄 옥사이드층은 450 내지 600℃의 온도조건에서 O2 또는 N2O 분위기로 30초 내지 20분 동안 급속 열처리하여 형성하는 것을 특징으로 하는 반도체 소자의 게이트 산화막 형성방법.
- 제 1 항에 있어서,상기 알루미늄 옥사이드층은 300 내지 550℃의 온도조건에서 3 내지 120분 동안 UV/O3 열처리하여 형성하는 것을 특징으로 하는 반도체 소자의 게이트 산화막 형성방법.
- 제 1 항에 있어서,상기 알루미늄 옥사이드층은 450 내지 600℃의 온도조건에서 O2 또는 N2O 분위기로 10 내지 120분 동안 퍼니스 어닐링하는 방법, 450 내지 600℃의 온도조건에서 O2 또는 N2O 분위기로 30초 내지 20분 동안 급속 열처리하는 방법 및 300 내지 550℃의 온도조건에서 3 내지 120분 동안 UV/O3 열처리하는 방법을 조합하여 형성하는 것을 특징으로 하는 반도체 소자의 게이트 산화막 형성방법.
- 제 1 항에 있어서,상기 알루미늄 옥사이드층 형성 후 상기 알루미늄 옥사이드층의 막질 개선을 위한 열처리 공정을 실시하는 단계를 더 포함하여 이루어지는 것을 특징으로 하는 반도체 소자의 게이트 산화막 형성방법.
- 제 12 항에 있어서,상기 열처리 공정은 O2 또는 N2O 가스 분위기 및 650 내지 850℃의 온도 조건에서 10 내지 60분 동안 실시하는 퍼니스 어닐링 공정인 것을 특징으로 하는 반도체 소자의 게이트 산화막 형성방법.
- 제 12 항에 있어서,상기 열처리 공정은 O2, N2 또는 N2O 분위기에서 20 내지 80℃/sec의 온도 상승률로 600 내지 900℃에서 10 내지 120초 동안 실시하는 급속 열처리 공정인 것을 특징으로 하는 반도체 소자의 게이트 산화막 형성방법.
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|---|---|
| KR (1) | KR100604536B1 (ko) |
Citations (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH09232549A (ja) * | 1996-02-23 | 1997-09-05 | Nikon Corp | 半導体装置 |
| US5858843A (en) * | 1996-09-27 | 1999-01-12 | Intel Corporation | Low temperature method of forming gate electrode and gate dielectric |
| KR19990077767A (ko) * | 1998-03-12 | 1999-10-25 | 루센트 테크놀러지스 인크 | 도프된 금속 산화물 유전물질들을 가진 전자소자들과 도프된 금속 산화물 유전물질들을 가진 전자 소자들을 만드는 과정 |
| KR19990084635A (ko) * | 1998-05-08 | 1999-12-06 | 정선종 | 강유전체 트랜지스터 메모리 소자 |
-
1999
- 1999-12-24 KR KR1019990061792A patent/KR100604536B1/ko not_active IP Right Cessation
Patent Citations (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH09232549A (ja) * | 1996-02-23 | 1997-09-05 | Nikon Corp | 半導体装置 |
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Also Published As
| Publication number | Publication date |
|---|---|
| KR20010063715A (ko) | 2001-07-09 |
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