KR19990077767A - 도프된 금속 산화물 유전물질들을 가진 전자소자들과 도프된 금속 산화물 유전물질들을 가진 전자 소자들을 만드는 과정 - Google Patents

도프된 금속 산화물 유전물질들을 가진 전자소자들과 도프된 금속 산화물 유전물질들을 가진 전자 소자들을 만드는 과정 Download PDF

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Abstract

도프된 금속 산화물 유전 물질과 이러한 물질로 만들어진 전자 소자들이 기재되어 있다. 금속 산화물은 그룹 III 또는 그룹 V 금속 산화물( 예: Al2O3, Y2O3, Ta2O5, 또는 V2O5)이며, 그리고, 금속 도펀트는 그룹 IV물질(Zr, Si, Ti, Hf)이다. 금속 산화물은 약 0.1 중량 퍼센트에서 30 중량 퍼센트의 도펀트를 포함하고 있다. 본 발명의 도프된 금속 산화물 유전체는 수 많은 다른 전자 소자들과 장치들내에서 사용된다. 예를 들면, 도프된 금속 산화물 유전체는 MOS 장치에 대한 게이트 유전체로 사용된다. 도프된 금속 산화물 유전체는 또한 플래시 메모리 장치들에 대한 인터 폴리 유전 물질로서 사용된다.

Description

도프된 금속 산화물 유전물질들을 가진 전자 소자들과 도프된 금속 산화물 유전물질들을 가진 전자 소자들을 만드는 과정{Electronic Components With Doped Metal Oxide Dielectric Materials And A Process For Making Electronic Components With Doped Metal Oxide Dielectric Materials}
본 발명은 반도체 장치와 소자(component)들에 관한 것이며, 특히 반도체 장치들과 소자들내에서 사용되는 금속 산화물 유전체 물질에 관한 것이다.
유전 물질들은 반도체 장치들의 성능에 주요한 특징이 된다. 장치들이 작아지고, 더 우수한 성능이 요구됨에 따라, 반도체 장치내의 유전층의 두께는 감소하고 있다. 동시에, 가장 공통적인 유전 물질(SiO2)의 유전상수보다 더 큰 유전 상수를 가지고 있는 유전 물질의 필요성이 증가하고 있다. 또한, 반도체 장치내의 유전체 물질의 두께가 감소함에 따라, 유전 물질층이 매우 얇을 때에라도(예컨대, 100Å보다 더 적은 두께), 전하를 누설시키지 않는 물질의 필요성이 증가하고 있다.
그러나, 모든 유전 물질들은 반도체 장치들과 소자들내에서 사용되는 허용가능한 얇은 유전층들을 형성하지 않는다. 반도체 장치들은 효율과 동작 전원과 같은 어떤 성능 요구조건들을 가지고 있다. 유전 물질층의 특성들은 직접 장치 성능에 영향을 미친다. 예를 들면, 만약 얇은 유전층은 너무 많은 전류가 그곳을 통과하게 한다면,( 이러한 불필요한 전류는 누설전류라고 부른다.), 최종 장치 또는 소자는 원하는 성능 조건을 만족시키지 못한다. 만약 MOSFET의 게이트 유전체를 통과하는 누설 전류가 유전체의 절연 특성들(저항과 신뢰도)을 지시하므로, 누설 전류가 너무 많은 게이트 유전층은 유전층의 신뢰도와 저항이 너무 낮다는 것을 나타낸다.
유전 물질이 인터폴리(interpoly)(즉, 다결정 실리콘의 두 층들사이에 유전물질이샌드위치되어 있다.)유전 물질(IPD)이되는 반도체 장치내에서는, IPD내의 누설전류가 플래시 메모리의 보존 시간과 관련되어 있다. 만약 IPD의 누설 전류가 너무 높다면, 장치의 보존 시간은 너무 낮을 것이다.
유전층과 하부 반도체 인터페이스간의 인터페이스 상태 밀도는 장치의 성능에 영향을 미친다. 인터페이스 상태 밀도는 전류 구동(채널의 전류)과 MOSFET및 MIS(metal-insulator0semiconductor)FET의 신뢰도를 저하시킨다.
그러므로, 인터페이스 상태 밀도가 너무 높다면, 최종 장치 또는 소자는 원하는 성능 조건을 만족시키지 못한다.
결과적으로, 허용가능한 누설 특성과 다른 특성들을 가진 얇은 유전층들을 형성하는 유전 물질이 요구된다.
본 발명은 집적회로 장치와 같은 전자 소자들과, 유전 물질층을 가진 선형 커패시터와 같은 집적 또는 이산 소자들에 관한 것이다. 유전 물질은 그룹 IV 성분으로 도프된 그룹 III 금속 또는 그룹 VB 금속의 금속 산화물이다. 그룹 III의 보기(여기에서 사용 그룹은 멘델레에프 주기표의 그룹들을 의미한다.)는 금속 산화물은 알루미늄 산화물(Al2O3)과 이트륨 산화물(Y2O3)을 포함한다. 그룹 VB 금속 산화물들은 탄탈륨 펜톡사이드(Ta2O5)와 바나듐 펜톡사이드(V2O5)가 있다. 알맞은 그룹 IV 도펀트들의 보기들은 지르코늄(Zr), 실리콘(Si), 티타늄(Ti)과 하프늄(Hf)이 있다. 도펀트는 금속 산화물의 약 30 중량 퍼센트에 대해 약 0.1 중량 퍼센트이다. 만약 도펀트가 금속 산화물의 약 10 중량 퍼센트에 대해 약 0.1 중량 퍼센트라면, 바람직하다.
유전 물질층은 스퍼터링, 화학적 증기 증착(CVD), 금속 유기적 CVD(MOCVD)와 원자층 증착(ALD)과 같은 종래의 증착 기술을 이용하여, 원하는 장치 또는 소자에 적합한 기판의 표면위에 형성된다. 도펀트는 기판위의 층 형성 동안에, 금속 산화물에 부가된다. 일단 원하는 두께를 가진 도프된 금속 산화물이 기판위에 형성되면, 종래의 처리 기술들은 장치를 완성하는데 사용된다.
본 발명의 한 실시예에서는, 반도체 장치가 MOS 또는 MIS 장치이다. 이러한 장치들의 구조는 당업자에게 잘 알려져 있으며, 여기에서는 자세히 기술되지 않을 것이다. 이러한 장치들내에 있는 게이트 유전층은 이미 기술된 도프된 금속 산화물이다. 이러한 물질들의 낮은 누설,낮은 인터페이스 상태 밀도와 높은 유전 상수때문에, 이러한 장치들의 게이트 유전층은 직접 터널링 누설전류(예 : 약 30Å 또는 그보다 더 얇다.)의 에 의해 제한된 최소한의 허용가능한 두께만큼 얇다. 많은 터널링 전류들이 있지만, 터널링 전류들은 직접 터널링 전류들을 언급하고 있다. 그러므로, 본 발명의 장치들의 게이트 유전층은 SiO2와 같은 종래의 유전물질(이 경우에는, 최소 두께가 터널링 누설 전류에의해 제한된다.) 또는 Al2O3와 같은 도프되지 않은 금속 산화물에 비해 장점들을 가지고 있다.(이 경우에는, 최소 두께가 터널링 누설 전류와 높은 인터페이스 상태 밀도에 의해 제한된다.)
본 발명의 MOS장치는 당업자에에 잘 알려진 종래의 기술들을 이용하여 제조된다. 게이트 유전층의 증착전과 후의 종래의 처리 단계들은 알맞은 것으로 여겨지고 있다.
본 발명의 제2 실시예에서는, 장치가 비휘발성 메모리 장치이다. 비휘발성 메모리는 전원이 제거되었을 때에, 저장된 데이타를 보존하고 있는 메모리 형태이다. 비휘발성 메모리들의 보기들은 소거가능한 프로그램으로 되어 있는 판독전용 메모리들(EPROM)과 전기적으로 소거가능한 프로그램으로 되어 있는 판독전용 메모리들(EEPROM)을 포함하고 있다. 간편성을 위해서, 플래시 메모리, EEPROM과 EPROM은 전체적으로 EPROM으로 불리운다.
본 발명의 비휘발성 메모리 장치들은 종래의 구조를 가지고 있으나,장치의 IPD층은 본 발명의 유전 물질이다. IPD층은 이미 기술된 증착 기술을 이용하여 증착된다. 본 발명의 비휘발성 메모리 장치들은 IPD층이 형성되기 전과 후에 이러한 장치들을 만들기 위해, 종래의 처리 기술을 이용하여 형성된다.
본 발명의 유전 물질이 유용하다고 여겨지는 다른 장치들은 동적 랜덤 억세스 메모리들(DRAM)에 대한 저장 커패시터들내에 있다. 본 발명의 유전 물질은 선형 커패시터들과 다른 집적된 커패시터들 및 커패시터 장치들내의 유전층으로서 유용하다.
도1은 본 발명의 MOSFET장치의 개략 측면도.
도2는 본 발명의 플래시 EPROM장치의 개략 측면도.
도3은 도프되지 않은 금속 산화물층의 누설 특성과 본 발명의 도프된 금속 산화물 유전 물질들의 누설 특성을 비교한 도면.
도4는 본 발명의 도프된 금속 산화물 유전 물질들의 인터페이스 트랩 밀도와, 도프되지 않은 금속 산화물 층들의 인터페이스 트랩 밀도를 비교한 도면,
본 발명은 도프된 금속 산화물에 관한 것이다. 이러한 도프된 금속 산화물들은 MOS 장치들, 플래시 EPROM 장치들, DRAM들을 위한 커패시터들, 선형 커패시터들과 다른 집적 커패시터들과 같은 여러가지 전자 소자들내에 유전 물질층들을 형성하기 위해 사용된다. 본 발명의 도프된 금속 산화물 유전 물질들은 그룹 IV 원소로 도프된 그룹 III 금속 또는 그룹 VB 금속의 금속 산화물들이다. 만약 도펀트에 대한 산화물 형성의 에너지가 도프된 금속 산화물에 대한 산화물 형성의 에너지보다 더 낮다면, 금속과 도펀트의 결합을 위해 바람직하다. 그룹 III의 보기(여기에서 사용 그룹은 멘델레에프 주기표의 그룹들을 의미한다.)는 금속 산화물은 알루미늄 산화물(Al2O3)과 이트륨 산화물(Y2O3)을 포함한다. 그룹 VB 금속 산화물들은 탄탈륨 펜톡사이드(Ta2O5)와 바나듐 펜톡사이드(V2O5)가 있다. 알맞은 그룹 IV 도펀트들의 보기들은 지르코늄(Zr), 실리콘(Si), 티타늄(Ti)과 하프늄(Hf)이 있다. 도펀트는 금속 산화물의 약 30 중량 퍼센트에 대해 약 0.1 중량 퍼센트이다. 만약 도펀트가 금속 산화물의 약 10 중량 퍼센트에 대해 약 0.1 중량 퍼센트라면, 바람직하다.
출원인들은 특정 이론만을 믿고 있지 않지만, 출원인들은 도펀트들의 존재가 금속 산화물내의 결함들과 금속 산화물 그리고 인접한 반도체 또는 금속층들 사이에 있는 인터페이스에서 형성되는 결함들을 안정화시킨다고 믿고 있다. 이러한 결함들은 댕글링(dangling) 또는 스트레인드 본드(strained bonds) 또는 그레인 경계(grain boundaries)들을 포함한다. 댕글링 본드는 이름 자체가 함축하고 있듯이 불완전한 본드를 가지고 있는 원자를 말한다. 댕글링 본드(트랩 상태라고 부르겠음)는 원하지 않는 것이다. 스트레인드 본드는 인터페이스의 물리적인 특성으로부터 발생되는 스트레인 상태에 있는 본드이다. 이러한 스트레인드 본드들은 더욱 쉽게 쪼개지며, 댕글링 본드가 발생한다. 그러므로, 스트레인드 본드들도 바람직하지 못하다.
댕글링 본드들과 스트레인 본드들의 수를 감소시키고, 부피가 큰 물질과, 유전 물질과 인접한 층 사이의 인터페이스에 있는 그레인 경계들을 안정화시키는 것이 바람직하다. 그 이유는 이러한 감소가 유전 물질의 전기 특성을 개선시키기 때문이다. 이미 기술된 유전 물질들에 이미 규정한 도펀트들을 추가시키면, 사실상 불필요한 결함들의 수를 감소시킨다고 출원인들은 믿고 있다. 금속 산화물내로 도프된 도펀트의 양은 유전 물질의 원하는 전기 특성에 달려 있다. 출원인들은 본 발명의 도프된 유전 물질들이 바람직스럽다고 믿고 있다. 그 이유는 도펀트에 대한 산화물의 형성 에너지가 산화 과정이 진행된 후에 도프된 금속에 대한 산화물 형성 엔탈로피보다 작기 때문이다.
예를 들면, 알루미늄 산화물에 대한 형성 엔탈로피는 -390kcal/mol 이다. 지르코늄 산화물에 대한 형성 엔탈로피는 -266kcal/mol 이다. 실리콘 산화물에 대한 형성 엔탈로피는 -217kcal/mol 이다. 알루미늄 산화물질 층은 부피가 큰 물질과, 유전 물질과 인접한 층 사이의 인터페이스에 있는 어떤 수의 댕글링 본드, 스트레인 본드와 그레인 경계들을 포함한다. 만약 알루미늄 산화물의 동일한 층이 지르코늄 또는 다른 그룹 IV 금속으로 도프된다면, 부피가 큰 물질과, 유전 물질과 인접한 층 사이의 인터페이스에 있는 어떤 수의 댕글링 본드, 스트레인 본드와 그레인 경계들의 수가 감소된다. 출원인들은 이것이 금속 산화물의 형성(예 : 알루미늄 산화물의 형성)에 비해 도펀트 산화물(예 : 지르코늄 산화물의 형성)을 선호하는 반응 역학의 결과라고 믿고 있다. 부피가 큰 물질과, 유전 물질사이의 인터페이스에 있는 어떤 수의 댕글링 본드, 스트레인 본드와 그레인 경계들은 동일한 정도로 형성되지 않는다. 그 이유는 이러한 결함들의 위치에서 산소와 반응하는 도펀트(예: 지르코늄)의 특성 때문이다. 그러므로, 그들의 최소한 한 부분을 제거하게 된다. 결과적으로, 유전 물질의 특성들은 도프되지 않은 유전 물질에 비해 개선된다.
이미 언급했듯이, 본 발명의 유전 물질은 여러가지 전자 장치들과 전자 소자들내에서 사용된다.
본 발명의 한 실시예에서는, 도프된 유전 물질이 MOSFET 장치내의 게이트 유전 물질이다. 이러한 장치는 도1에 개략적으로 도시되어 있다. MOSFET(10)은 소스(11), 드레인(12)과 게이트(13)를 가지고 있다. 게이트(13)는 측벽 스페이서들(14, 15)사이에 위치해 있다. 소스(11)와 드레인(12)은 각각의 측벽들(14,15)과의 접촉부로부터 각각의 필드 산화 영역들(16,17)로 연장되어 있다. 게이트 유전층(18)은 본 발명의 도프된 금속 산화물질이다.
본 발명의 제2 실시예에서는, 도프된 유전 물질이 플래시 EPROM 장치의 의 IPD이다. 이러한 장치는 도2에 도시되어 있다. 장치는 소스(112), 드레인(114)과 채널 영역들(116)을 가지고 있는 기판(110)위에 형성된 이산화물(SiO2: 120)층을 가지고 있다. 산화물은 O2와 N2O와 같은 종래의 대기내에서 노(furnace)의 산화과정과 이미 잘 알려진 신속한 열 산화(RTO)과정과 같은 종래의 기술들에 의해 형성된다,
폴리실리콘 플로팅 게이트(122)는 게이트 산화층(120)위에 형성된다. 폴리실리콘 층(122)은 화학적 증기 증착(CVD)과 같은 종래의 기술을 이용하여 형성된다. 폴리실리콘 층(122)의 두께는 대부분 설계 선택의 문제이다. 일반적으로 플로팅 게이트의 두께는 약 50에서 100nm에 이른다.
IPD(124)는 종래의 기술들을 이용하여 플로팅 게이트위에 형성된다. 일반적으로, 스퍼터링, 화학적 증기 증착 또는 산화과정과 같은 기술은 IPD층을 형성하는데 이용된다. 이미 언급했듯이, 만약 IPD층이 최소한 약 8정도의 유전 상수를 가지고 있고, 플로팅 게이트로부터 상당한 누설 전류가 나오지 않도록한다면, 바람직하다. 이 실시예에서는, 도펀트의 농도는 물질이 허용이 안되는 높은 누설 전류와 낮 은 항복 세기를 갖지 않도록 해야한다.
최소한 약 10년동안에, 전하를 보존하는 장치에 대해서는, IPD를 통한 전하의 누설은 약 10-14A/cm2과 동일하거나 또는 그 보다 더 작아야 한다. 이 실시예에서는, 낮은 누설 물질들이 요구되므로, 전하는 플로팅 게이트상에 남게 된다. 상기 식별된 유전 물질들은 이러한 조건을 만족시키는 물질들의 보기이다.
제어 게이트(26)는 IPD층(24)위에 형성된 전도성 물질층이다. 제어 게이트는 도프된 폴리실리콘, 금속 실리사이드, 티타늄 질화물 또는 폴리실리콘의 2중층 그리고 금속 실리사이드와 같은 종래의 물질이다. 제어 게이트층은 MOS 장치들은 제조하기 위한 종래의 기술들을 이용하여 형성되고, 패턴이 되어진다.
이 실시예에서는, 본 발명의 장치가 IPD층의 물질과 두께는 낮은 전압에서 동작하고, 적당히 긴 시간 동안에 플로팅 게이트상의 전하를 보존하고 있는 장치를 제공하기 위해 선택된다. 본 발명의 장치에서는, IPD층의 두게와 물질, 및 터널 산화물(TO)층의 두께는 KIPDEIPD KTOETO가 되도록 선택된다. 이러한 방정식에서는, 물질의 유전 상수가 K로 표시되며, 층의 전계는 E로 표시된다. 본 발명의 개념에서는, 장치가 빨리 제거되는 환경을 제공하도록 ETO가 크다면, 바람직하다. 이 점에서는, ETO가 최소한 약 8MV(메가 볼트)/cm가 된다면 좋다. EIPD가 더 작으면 작을수록 IPD는 더욱 신뢰성이 있으므로, EIPD가 작다면 바람직하다. 이점에서는, EIPD가 약 5MV/cm가 된다면, 바람직하다. KTO는 고정되어 있으므로, KIPD의 증가는 제어 게이트에 근거하여 소정의 바이어스와 터널 다이오드와 IPD의 소정의 두께에 대해 ETO의 증가를 가져온다.
본 발명의 제3 실시예에서는, 유전 물질이 DRAM장치의 저장 커패시터내에서 사용된다. 본 발명의 제4 실시예에서는, 유전 물질이 선형 커패시터내에서 사용된다. 다른 집적 및 이상 커패시터 응용분야에서, 본 발명의 유전 물질을 사용하는 것이 고려되어진다.
상술한 실시예들에서는, 유전 물질이 한 개의 도펀트를 포함하고 있는 단일한 층으로 기술되어 있다. 그러나, 유전층이 한 개 이상의 이산 물질층들을 포함하게 될 것이라는 것이 생각되어졌다. 다층 구조의 실시예에서는, 층들중 한 개가 이미 기술한 바와 같이 도프된다. 당업자는 원하는 유전층을 제공하기 위해 한 개의 층이 사용되고, 유전층과 인접층사이의 인터페이스를 개선하기 위해 한 개의 층이 사용될 때에, 다층 구조가 유용하다는 것을 알게 될 것이다. 마찬가지로, 도프된 층들은 한 개 이상의 도펀트를 포함하게 될 것이라는 것이 고려된다. 예를 들면, 제1 도펀트는 금속 산화물로 포함되어져 금속 산화물의 유전 특성들을 개선시키고, 제2 도펀트는 유전 물질과 유전층에 인접한 물질 사이의 인터페이스를 개선하기 위해 추가될 수 있다.
실시예 1
도프되고 도프되지 않은 알루미늄 산화물의 몇 개 막들이 형성되었다. 사용된 도펀트들은 지르코늄과 실리콘이었다. 막들은 6인치 실리콘 웨이퍼들상에 형성되었다. 금속 산화막들이 시판들위에 형성되기 전에, 기판들은 플루오르화 수소산(15 :1 HF)의 수용액을 이용하여 세척되었다.세척 후에, 실리콘 기판은 로드록(loadlock) 진공실내에 놓여져서, 산화물 성장을 저지하였다.
도프된 그리고 도프되지 않은 알루미늄 산화막들은 아르곤/산화 대기내에서 반응성 스퍼터링을 이용하여 기판상에 형성되었다. 목표내에 균일하게 분포된 1퍼센트 중량 실리콘을 가지고 있는 알루미늄 목표는 실리콘으로 도프된 막들을 형성하기 위해 사용되었다. 목표내에 균일하게 분포된 0.5 중량 퍼센트 지르코늄을 가진 알루미늄 목표는 지르코늄으로 도프된 막들을 형성하기 위해 사용되었다. 고 순도(99.9중량 퍼센트)알루미늄 목표가 도프되지 않은 알루미늄 산화막들을 형성하기 위해 사용되었다.
막들은 스퍼터실내에 원하는 목표를 배치함으로써 형성되었다. 아르곤과 산소는 그 실내에 유입되었다. 플라즈마 방전은 약 1kW에서 약2kW 범위내에서, 캐소우드와 애노드 사이에서, 교류전류(AC) 전력을 인가하여 얻어졌다.(사용된 명시된 전류는 사용되는 시스템에 의해 좌우되게 된다.) 목표 번-인(burn-in)은 증착에 앞서서, 목표의 표면을 산화시키기 위해 형성되었다. 전류와 전압은 번-인이 언제 완료되었는지를 확인하기 위해 모니터 되었다.
기판의 온도는 금속 산화막의 스퍼터 증착 동안에 380℃에서 유지 되었다. 증착 속도는 1.1Å/초였다. 최종 막의 두께는 웨이퍼들의 표면에 걸쳐 2%이하로 변화되었다. 산소와 아르곤 흐름 속도는 대량 흐름 제어기를 이용하여 막 증착 동안에 제어되었다.
각 막의 두께는 약 10nm였다. 막의 각 형태중 한 개는 질소 대기중에서, 30초 동안 550℃에서 어닐되었다.
여러 가지 막들을 통과한 누설 전류들은 당업자에게 잘 알려진 표준 전류-전압(I-V) 시험을 이용하여 측정되었다. 인가된 전압은 1.5MV/cm였다. 막들의 표면 영역은 1000μm2이었다.550℃에서 어닐된 막들에 대한 결과들은 도2에 도시되어 있다. 도2는 도프되지 않은 막을 통과한 누설 전류는 실리콘과 지르코늄으로 도프된 알루미늄 막들내의 누설 전류보다 더 큰 크기라는 것을 보여주고 있다. 산소 대기중에서 어닐된 막들의 누설 특성은 사실상 질소 대기중에서 어닐된 막들의 누설 특성과 동일하였다. 800℃에서 어닐되었던 막들과 어닐되지 않았던 막들은 비슷한 경향을 나타내었다.
여러가지 막들의 인터페이스 트랩 밀도는 당업자에게 잘 알려진 기존의 표준 용량(C-V) 준정적(quasistatic) 방법을 이용하여 측정되었다. 막들의 표면 영역은 100μm2이었다. 결과들은 도3에 도시되어 있다. 도3은 도프되지 않은 막의 인터페이스 상태 밀도가 실리콘이나 또는 지르코늄으로 도프된 알루미늄 산화물내의 인터페이스 산화 밀도보다 더 크다는 것을 보여주고 있다.

Claims (10)

  1. 유전 물질을 구비한 전자 소자에 있어서,
    상기 유전 물질은 적어도 하나의 그룹 IV 원소로 도프된 그룹 VB 금속 또는 그룹 III 금속중 하나의 금속 산화물이며, 상기 유전 물질은 약 0.1 중량 퍼센트에서 약 30 중량 퍼센트까지의 도펀트인 전자 소자.
  2. 제1 항에 있어서, 상기 금속 산화물은 알루미늄 산화물, 이트륨 산화물, 탄탈륨 펜톡사이드와 바나듐 산화물로 구성된 그룹으로부터 선택되며, 상기 도펀트는 지르코늄, 실리콘, 티타늄과 하프늄으로 구성된 그룹으로부터 선택되는 전자 소자.
  3. 제1 항에 있어서, 상기 도펀트의 양은 유전 물질의 약 0.1 중량 퍼센트에서 약 10 중량 퍼센트인 전자 소자.
  4. 제1 항에 있어서, 상기 소자는 MOS 장치이며, 상기 유전 물질은 MOS 장치의 게이트 유전체인 전자 소자.
  5. 제1 항에 있어서, 상기 소자는 MIS 장치 이며, 상기 유전 물질은 상기 MIS장치의 게이트 유전체인 전자 소자.
  6. 제1 항에 있어서, 상기 소자는 비휘발성 메모리 장치이고, 상기 유전 물질은 상기 비휘발성 메모리 장치의 인터폴리 유전층인 전자 소자.
  7. 제1 항에 있어서, 상기 소자는 동적 랜덤 억세스 메모리 장치용 커패시터인 전자 소자.
  8. 제1 항에 있어서, 상기 소자는 선형 커패시터이며, 상기 유전 물질은 커패시터 유전 물질인 전자 소자.
  9. 제1 항에 있어서, 그룹 III 금속 또는 그룹 V 금속은 산화물 형성의 제1 에너지를 가지고 있으며, 그룹 IV 원소는 산화물 형성의 제2 에너지를 가지고 있고, 산화물 형성의 상기 제1 에너지는 산화물 형성의 상기 제2 에너지보다 더 큰 전자 소자.
  10. 제1 항에 있어서, 상기 유전 물질은 다층 구조이며, 상기 층들의 최소한 한 층이 도프된 금속 산화물층인 전자 소자
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