JPH04359557A - 半導体装置の製造方法 - Google Patents
半導体装置の製造方法Info
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- JPH04359557A JPH04359557A JP3134533A JP13453391A JPH04359557A JP H04359557 A JPH04359557 A JP H04359557A JP 3134533 A JP3134533 A JP 3134533A JP 13453391 A JP13453391 A JP 13453391A JP H04359557 A JPH04359557 A JP H04359557A
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Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L28/00—Passive two-terminal components without a potential-jump or surface barrier for integrated circuits; Details thereof; Multistep manufacturing processes therefor
- H01L28/40—Capacitors
-
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- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
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- H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
- H01L29/66083—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by variation of the electric current supplied or the electric potential applied, to one or more of the electrodes carrying the current to be rectified, amplified, oscillated or switched, e.g. two-terminal devices
- H01L29/66181—Conductor-insulator-semiconductor capacitors, e.g. trench capacitors
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【０００１】
【産業上の利用分野】本発明は、半導体装置の製造方法
に関し、特に、ダイナミック ランダム アクセス
メモリ（ＤＲＡＭ）等の超ＬＳＩに用いられる容量
素子部を形成する方法に関している。
に関し、特に、ダイナミック ランダム アクセス
メモリ（ＤＲＡＭ）等の超ＬＳＩに用いられる容量
素子部を形成する方法に関している。
【０００２】
【従来の技術】６４ＭｂｉｔＤＲＡＭ等の超ＬＳＩメモ
リデバイスの容量素子部においては、単位面積あたりの
容量値を大きくできるタンタル酸化膜を用いることが提
案されている。そのような容量素子部の一般的な構造を
図５に示す。図５に示す容量素子部の形成工程を次に説
明する。ポリシリコンをＮ型基板１上に化学気相成長法
により堆積し、燐（Ｐ）を熱拡散させた後、通常のリソ
グラフィ技術によりポリシリコン下部電極６を形成する
。このポリシリコン下部電極６上に、エトキシタンタル
を主原料とする減圧化学気相成長法によりタンタル酸化
膜４を形成し、酸素雰囲気中で膜緻密化処理を行う。 続いて、上部電極５を形成することにより図５に示す容
量素子部が完成する。
リデバイスの容量素子部においては、単位面積あたりの
容量値を大きくできるタンタル酸化膜を用いることが提
案されている。そのような容量素子部の一般的な構造を
図５に示す。図５に示す容量素子部の形成工程を次に説
明する。ポリシリコンをＮ型基板１上に化学気相成長法
により堆積し、燐（Ｐ）を熱拡散させた後、通常のリソ
グラフィ技術によりポリシリコン下部電極６を形成する
。このポリシリコン下部電極６上に、エトキシタンタル
を主原料とする減圧化学気相成長法によりタンタル酸化
膜４を形成し、酸素雰囲気中で膜緻密化処理を行う。 続いて、上部電極５を形成することにより図５に示す容
量素子部が完成する。
【０００３】
【発明が解決しようとする課題】タンタル酸化膜を用い
る従来の容量素子においては、解決しなければならない
大きな問題点がある。それは、従来の容量素子プロセス
で形成されるタンタル酸化膜のリーク耐圧が不充分であ
ることである。従来の容量素子プロセスでＳｉＯ２ 換
算圧ｔｅｆｆ ＝３０Ａのタンタル酸化膜をもつ容量素
子を形成した場合のリーク耐圧（１０−８Ａ／ｃｍ２
のリーク電流に対応する電圧）は、０．６Ｖと小さい。 そのため、信頼性等が悪く、実用には供せないものであ
った。
る従来の容量素子においては、解決しなければならない
大きな問題点がある。それは、従来の容量素子プロセス
で形成されるタンタル酸化膜のリーク耐圧が不充分であ
ることである。従来の容量素子プロセスでＳｉＯ２ 換
算圧ｔｅｆｆ ＝３０Ａのタンタル酸化膜をもつ容量素
子を形成した場合のリーク耐圧（１０−８Ａ／ｃｍ２
のリーク電流に対応する電圧）は、０．６Ｖと小さい。 そのため、信頼性等が悪く、実用には供せないものであ
った。
【０００４】本発明者は、この問題を解決するために、
量産性の観点も含め詳細なプロセス検討を行った。その
結果、本発明に至ったものである。
量産性の観点も含め詳細なプロセス検討を行った。その
結果、本発明に至ったものである。
【０００５】
【課題を解決するための手段】本発明においては、ＤＲ
ＡＭ（ダイナミック ランダム アクセス メモ
リ）等の超ＬＳＩに用いられる容量素子部の形成工程が
、タンタル酸化膜を形成させる工程および形成されたタ
ンタル酸化膜中にチタン（Ｔｉ）をイオン注入し続いて
緻密化熱処理を行う工程とを少なくとも含む工程から構
成されている。
ＡＭ（ダイナミック ランダム アクセス メモ
リ）等の超ＬＳＩに用いられる容量素子部の形成工程が
、タンタル酸化膜を形成させる工程および形成されたタ
ンタル酸化膜中にチタン（Ｔｉ）をイオン注入し続いて
緻密化熱処理を行う工程とを少なくとも含む工程から構
成されている。
【０００６】タンタル酸化膜を形成後チタンをイオン注
入し続いて緻密化熱処理を行った場合リーク耐性が向上
するメカニズムとしては、（１）タンタル酸化膜中に存
在しているタンタルのダングリングボンドがＴｉ−Ｏ結
合により補完される、（２）緻密化熱処理時に起こる結
晶化がチタンにより抑止される、の二つが考えられる。
入し続いて緻密化熱処理を行った場合リーク耐性が向上
するメカニズムとしては、（１）タンタル酸化膜中に存
在しているタンタルのダングリングボンドがＴｉ−Ｏ結
合により補完される、（２）緻密化熱処理時に起こる結
晶化がチタンにより抑止される、の二つが考えられる。
【０００７】
【実施例】次に、本発明の実施例について図面を用いて
説明する。
説明する。
【０００８】図１は、本発明第一実施例の工程フローで
ある。（１）−ａはＮ型シリコン単結晶基板１にＬＯＣ
ＯＳ（Ｌｏｃａｌ Ｏｘｉｄｅｔｉｏｎ Ｓｅｐａ
ｒａｔｉｏｎ）と呼ばれる素子分離領域２と素子形成部
３とを形成したところを示している。次に、素子形成部
３上にある自然酸化膜を除去後直ちにタンタル酸化膜４
を化学気相成長する（（１）−ｂ）。
ある。（１）−ａはＮ型シリコン単結晶基板１にＬＯＣ
ＯＳ（Ｌｏｃａｌ Ｏｘｉｄｅｔｉｏｎ Ｓｅｐａ
ｒａｔｉｏｎ）と呼ばれる素子分離領域２と素子形成部
３とを形成したところを示している。次に、素子形成部
３上にある自然酸化膜を除去後直ちにタンタル酸化膜４
を化学気相成長する（（１）−ｂ）。
【０００９】タンタル酸か膜４の化学気相成長工程にお
いては、通常の縦型ＬＰＣＶＤ（減圧化学気相成長）装
置を用いた。タンタル原料としては、エトキシタンタル
［Ｔａ（ＯＣ２Ｈ５）５］を用いた。液体材料（室温）
であるエトキシタンタルを気化する手段としては、一般
的なＮ２バブリング方式を用いた。タンタル酸化膜の成
長条件としては、エトキシタンタルガス流量１０ｓｃｃ
ｍ、酸素ガス流量１００ｓｃｃｍ、反応ガス圧力０．５
Ｔｏｒｒ、成長温度４５０℃を用いた。この成長条件で
の膜堆積速度は５Ａ／ｍｉｎであり、本実施例では５０
−２００Ａのタンタル酸化膜が堆積された。但し、他の
成長条件でタンタル酸化膜を形成した場合においても本
発明の効果には変わりはない。
いては、通常の縦型ＬＰＣＶＤ（減圧化学気相成長）装
置を用いた。タンタル原料としては、エトキシタンタル
［Ｔａ（ＯＣ２Ｈ５）５］を用いた。液体材料（室温）
であるエトキシタンタルを気化する手段としては、一般
的なＮ２バブリング方式を用いた。タンタル酸化膜の成
長条件としては、エトキシタンタルガス流量１０ｓｃｃ
ｍ、酸素ガス流量１００ｓｃｃｍ、反応ガス圧力０．５
Ｔｏｒｒ、成長温度４５０℃を用いた。この成長条件で
の膜堆積速度は５Ａ／ｍｉｎであり、本実施例では５０
−２００Ａのタンタル酸化膜が堆積された。但し、他の
成長条件でタンタル酸化膜を形成した場合においても本
発明の効果には変わりはない。
【００１０】タンタル酸化膜４を堆積後、（１）−ｃに
示す様に、チタンのイオン注入を行った。チタンのイオ
ン注入ドーズ量としては１０１２−１０１６ｃｍ−２の
範囲で、イオン注入エネルギィとしては数ＫｅＶ−数百
ＫｅＶの範囲でその効果を得ることができるが、本実施
例では１０１５ｃｍ−２のドーズ量条件を用いた。イオ
ン注入エネルギィとしては、１０ＫｅＶを用いた。この
チタンイオン注入に続いて、（１）−ｄに示すように酸
素雰囲気で緻密化熱処理を行った。このＯ２熱処理工程
においては、通常の縦型炉心管が用いられた。熱処理温
度としては、６００−１０００℃の範囲で本発明の目的
を達成するが、本実施例では、制御しやすい８００℃３
０分間のＯ２熱処理が行われた。続いて、上部電極５と
して窒化チタン（ＴｉＮ）あるいはタングステン（Ｗ）
をスパッタ法で堆積し、通常のリソグラフィ／エッチン
グ技術によりＴｉＮ／Ｔａ２Ｏ５あるいはＷ／Ｔａ２Ｏ
５の２層を同時にパターニングして、（１）−ｅに示す
ところの第一実施例の容量素子を形成した。
示す様に、チタンのイオン注入を行った。チタンのイオ
ン注入ドーズ量としては１０１２−１０１６ｃｍ−２の
範囲で、イオン注入エネルギィとしては数ＫｅＶ−数百
ＫｅＶの範囲でその効果を得ることができるが、本実施
例では１０１５ｃｍ−２のドーズ量条件を用いた。イオ
ン注入エネルギィとしては、１０ＫｅＶを用いた。この
チタンイオン注入に続いて、（１）−ｄに示すように酸
素雰囲気で緻密化熱処理を行った。このＯ２熱処理工程
においては、通常の縦型炉心管が用いられた。熱処理温
度としては、６００−１０００℃の範囲で本発明の目的
を達成するが、本実施例では、制御しやすい８００℃３
０分間のＯ２熱処理が行われた。続いて、上部電極５と
して窒化チタン（ＴｉＮ）あるいはタングステン（Ｗ）
をスパッタ法で堆積し、通常のリソグラフィ／エッチン
グ技術によりＴｉＮ／Ｔａ２Ｏ５あるいはＷ／Ｔａ２Ｏ
５の２層を同時にパターニングして、（１）−ｅに示す
ところの第一実施例の容量素子を形成した。
【００１１】本発明の効果を確認するために、形成され
た容量素子を用いてタンタル酸化膜の電流−電界特性を
測定し、チタンイオン注入が無い従来の方法で形成され
る膜の特性と比較した。その結果を図２に示す。図２か
ら、本発明により形成されるタンタル酸化膜のリーク耐
性が優れていることが判る。この効果は、（１）タンタ
ル酸化膜中に存在しているタンタルのダングリングボン
ドがＴｉ−Ｏ結合により補完されたこと、あるいは（２
）緻密化熱処理時に起こる結晶化がチタンにより抑止さ
れたことにより得られた、と考えられる。
た容量素子を用いてタンタル酸化膜の電流−電界特性を
測定し、チタンイオン注入が無い従来の方法で形成され
る膜の特性と比較した。その結果を図２に示す。図２か
ら、本発明により形成されるタンタル酸化膜のリーク耐
性が優れていることが判る。この効果は、（１）タンタ
ル酸化膜中に存在しているタンタルのダングリングボン
ドがＴｉ−Ｏ結合により補完されたこと、あるいは（２
）緻密化熱処理時に起こる結晶化がチタンにより抑止さ
れたことにより得られた、と考えられる。
【００１２】次に、ポリシリコン電極上にタンタル酸化
膜を形成する本発明の第２実施例について図面を用いて
説明する。図３は、本実施例の工程フローチャートであ
る。（３）−ａはＮ型シリコン単結晶基板１にＬＯＣＯ
Ｓと呼ばれる素子分離領域２と素子形成部３とを形成し
たところを示している。次に、基板上に化学気相成長法
によりポリシリコン膜を堆積し、通常のリソグラフィ／
エッチング技術によりパターニングし、燐（Ｐ）を熱拡
散法でドープして（３）−ｂに示すポリシリコン下部電
極６を形成する。続いて、ポリシリコン下部電極６上に
ある自然酸化膜を除去後直ちにポリシリコン表面の窒化
処理を行った（（３）−ｃ）。この窒化処理は、ポリシ
リコン表面にある自然酸化膜を窒化膜に変えることを目
的としている。この実施例においては、窒化処理のため
に、ロードロック機構を持ちかつ１０−９Ｔｏｒｒの真
空度のバックプレッシャである熱処理装置を用いた。窒
化のためのガスとしては、９９．９９９９％の高純度の
アンモニア（ＮＨ３ ）ガスを用いた。窒化処理温度お
よび時間としては、８００℃、３０分間が用いられた。
膜を形成する本発明の第２実施例について図面を用いて
説明する。図３は、本実施例の工程フローチャートであ
る。（３）−ａはＮ型シリコン単結晶基板１にＬＯＣＯ
Ｓと呼ばれる素子分離領域２と素子形成部３とを形成し
たところを示している。次に、基板上に化学気相成長法
によりポリシリコン膜を堆積し、通常のリソグラフィ／
エッチング技術によりパターニングし、燐（Ｐ）を熱拡
散法でドープして（３）−ｂに示すポリシリコン下部電
極６を形成する。続いて、ポリシリコン下部電極６上に
ある自然酸化膜を除去後直ちにポリシリコン表面の窒化
処理を行った（（３）−ｃ）。この窒化処理は、ポリシ
リコン表面にある自然酸化膜を窒化膜に変えることを目
的としている。この実施例においては、窒化処理のため
に、ロードロック機構を持ちかつ１０−９Ｔｏｒｒの真
空度のバックプレッシャである熱処理装置を用いた。窒
化のためのガスとしては、９９．９９９９％の高純度の
アンモニア（ＮＨ３ ）ガスを用いた。窒化処理温度お
よび時間としては、８００℃、３０分間が用いられた。
【００１３】ポリシリコン表面窒化処理後、タンタル酸
化膜４を化学気相成長する（（３）−ｄ）。このタンタ
ル酸化膜４の化学気相成長工程は第１実施例に記憶した
ものに同じである。タンタル酸化膜を堆積後、（３）−
ｅに示す様に、チタンのイオン注入を行った。チタンの
イオン注入ドーズ量としては、第二実施例においても１
０１５ｃｍ−２のドーズ量条件を用いた。イオン注入エ
ネルギィとしては、１０ＫｅＶを用いた。このチタンイ
オン注入に続いて、第一実施例に同様、酸素雰囲気での
緻密化熱処理を行った（（３）−ｆ）。続いて、上部電
極５として窒化チタンあるいはタングステンをスパッタ
法で堆積し、通常のリソグラフィ／エッチング技術によ
りＴｉＮ／Ｔａ２０５あるいはＷ／Ｔａ２０５の２層を
同時にパターニングして、（３）−ｇに示すところの第
一実施例の容量素子を形成した。
化膜４を化学気相成長する（（３）−ｄ）。このタンタ
ル酸化膜４の化学気相成長工程は第１実施例に記憶した
ものに同じである。タンタル酸化膜を堆積後、（３）−
ｅに示す様に、チタンのイオン注入を行った。チタンの
イオン注入ドーズ量としては、第二実施例においても１
０１５ｃｍ−２のドーズ量条件を用いた。イオン注入エ
ネルギィとしては、１０ＫｅＶを用いた。このチタンイ
オン注入に続いて、第一実施例に同様、酸素雰囲気での
緻密化熱処理を行った（（３）−ｆ）。続いて、上部電
極５として窒化チタンあるいはタングステンをスパッタ
法で堆積し、通常のリソグラフィ／エッチング技術によ
りＴｉＮ／Ｔａ２０５あるいはＷ／Ｔａ２０５の２層を
同時にパターニングして、（３）−ｇに示すところの第
一実施例の容量素子を形成した。
【００１４】本発明の効果を確認するために、形成され
た容量素子を用いてタンタル酸化膜の電流−電界特性を
測定し、チタンイオン注入が無い従来の方法で形成され
る容量素子における膜の特性と比較した。その結果、第
一実施例と同様、本実施例においても、形成されるタン
タル酸化膜のリーク耐性が優れた容量素子の形成が実現
されていた。
た容量素子を用いてタンタル酸化膜の電流−電界特性を
測定し、チタンイオン注入が無い従来の方法で形成され
る容量素子における膜の特性と比較した。その結果、第
一実施例と同様、本実施例においても、形成されるタン
タル酸化膜のリーク耐性が優れた容量素子の形成が実現
されていた。
【００１５】次に、本発明の第三実施例について説明す
る。第三実施例においては、第二実施例におけるポリシ
リコン表面の窒化処理が、ランプ加熱装置を用いた急速
加熱短時間処理方式であることを特徴としている。
る。第三実施例においては、第二実施例におけるポリシ
リコン表面の窒化処理が、ランプ加熱装置を用いた急速
加熱短時間処理方式であることを特徴としている。
【００１６】第三実施例においても、工程フローは第二
実施例の場合と同じである。但し、第三実施例において
は、ポリシリコン表面窒化処理に急速加熱短時間処理方
式を用いた。急速加熱短時間処理に用いたランプ加熱装
置を図４に示す。この装置は、基本的には枚葉型石英チ
ャンバ７と加熱ランプ８とから構成されている。
実施例の場合と同じである。但し、第三実施例において
は、ポリシリコン表面窒化処理に急速加熱短時間処理方
式を用いた。急速加熱短時間処理に用いたランプ加熱装
置を図４に示す。この装置は、基本的には枚葉型石英チ
ャンバ７と加熱ランプ８とから構成されている。
【００１７】基板は、石英チャンバー７を通して光によ
り加熱される。急速加熱短時間処理方式を用いる場合も
、処理温度としては６００℃以上が必要になる。本実施
例では、窒化ガスとして高純度ＮＨ３ （９９．９９９
９％）ガスを用い９００℃、２０秒で行った。続いて、
第一実施例と同様にタンタル酸化膜を形成し、チタンの
イオン注入をし、緻密化熱処理を行い、続いてＴｉＮ上
部電極を形成し、本発明第三実施例の容量素子を作製し
た。
り加熱される。急速加熱短時間処理方式を用いる場合も
、処理温度としては６００℃以上が必要になる。本実施
例では、窒化ガスとして高純度ＮＨ３ （９９．９９９
９％）ガスを用い９００℃、２０秒で行った。続いて、
第一実施例と同様にタンタル酸化膜を形成し、チタンの
イオン注入をし、緻密化熱処理を行い、続いてＴｉＮ上
部電極を形成し、本発明第三実施例の容量素子を作製し
た。
【００１８】第三実施例で形成された容量素子について
も容量特性等を測定した。その結果、第一、二実施例と
同様、本発明の効果が確認された。
も容量特性等を測定した。その結果、第一、二実施例と
同様、本発明の効果が確認された。
【００１９】
【発明の効果】以上説明したように本発明においては、
ＤＲＡＭ（ダイナミックランダムアクセス メモリ）
等の超ＬＳＩに用いられる容量素子部の形成工程が、タ
ンタル酸化膜を形成させる工程および形成されたタンタ
ル酸化膜中にチタン（Ｔｉ）をイオン注入し続いて緻密
化熱処理を行う工程とを少なくとも含む工程から構成さ
れているので、リーク耐性の優れたタンタル酸化膜をも
つ容量素子が形成される。従って、本発明は６４ＭＤＲ
ＡＭのみならず、２５６Ｍ−１ＧＤＲＡＭ等の超高集積
回路素子の製造に役立つものである。
ＤＲＡＭ（ダイナミックランダムアクセス メモリ）
等の超ＬＳＩに用いられる容量素子部の形成工程が、タ
ンタル酸化膜を形成させる工程および形成されたタンタ
ル酸化膜中にチタン（Ｔｉ）をイオン注入し続いて緻密
化熱処理を行う工程とを少なくとも含む工程から構成さ
れているので、リーク耐性の優れたタンタル酸化膜をも
つ容量素子が形成される。従って、本発明は６４ＭＤＲ
ＡＭのみならず、２５６Ｍ−１ＧＤＲＡＭ等の超高集積
回路素子の製造に役立つものである。
【図１】本発明の第一実施例の工程フローチャートであ
る。
る。
【図２】第一実施例の容量素子のリーク特性を示す図で
ある。
ある。
【図３】本発明の第二実施例の工程フローチャートであ
る。
る。
【図４】第三実施例で用いた枚葉型ランプ加熱処理装置
の概念図である。
の概念図である。
【図５】従来の容量素子形成の工程フローチャートであ
る。
る。
Claims (9)
- 【請求項１】 半導体基板上の容量素子部の形成工程
が、タンタル酸化膜を形成させる工程および形成された
タンタル酸化膜にチタン（Ｔｉ）をイオン注入し続いて
緻密化熱処理を行う工程とを少なくとも含んでいること
を特徴とする半導体装置の製造方法。 - 【請求項２】 半導体基板上の容量素子部が、ポリシ
リコン下部電極を形成、その表面を窒化処理し、タンタ
ル酸化膜を形成後チタンをイオン注入し、熱処理を施し
、続いて上部電極を形成して、構成されることを特徴と
する半導体装置の製造方法。 - 【請求項３】 前記下部電極ポリシリコンに燐（Ｐ）
がドープされていることを特徴とする請求項２記載の半
導体装置の製造方法。 - 【請求項４】 前記窒化処理にランプ加熱による急速
加熱方式を用いることを特徴とする請求項２又は３記載
の半導体装置の製造方法。 - 【請求項５】 前記タンタル酸化膜が、有機タンタル
を原料とする化学気相成長法で形成されることを特徴と
する請求項２，３または４記載の半導体装置の製造方法
。 - 【請求項６】 前記チタンのイオン注入のドーズ量が
１０１２−１０１６ｃｍ−２の範囲にあることを特徴と
する請求項１又は２記載の半導体装置の製造方法。 - 【請求項７】 前記熱処理の雰囲気が酸素雰囲気であ
ることを特徴とする請求項２記載の半導体装置の製造方
法。 - 【請求項８】 前記熱処理の温度が６００−１０００
℃であることを特徴とする請求項７記載の半導体装置の
製造方法。 - 【請求項９】 前記上部電極が、窒化チタン，タング
ステン，モリブデン等の単層膜、あるいは窒化チタン／
タングステン，窒化チタン／モリブデン等の複合膜であ
り、その形成方法がスパッタ法あるいは化学気相成長法
であることを特徴とする請求項２記載の半導体装置の製
造方法。
Priority Applications (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3134533A JPH04359557A (ja) | 1991-06-06 | 1991-06-06 | 半導体装置の製造方法 |
| US07/894,938 US5202280A (en) | 1991-06-06 | 1992-06-08 | Method for fabricating a semiconductor device |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3134533A JPH04359557A (ja) | 1991-06-06 | 1991-06-06 | 半導体装置の製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH04359557A true JPH04359557A (ja) | 1992-12-11 |
Family
ID=15130545
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP3134533A Pending JPH04359557A (ja) | 1991-06-06 | 1991-06-06 | 半導体装置の製造方法 |
Country Status (2)
| Country | Link |
|---|---|
| US (1) | US5202280A (ja) |
| JP (1) | JPH04359557A (ja) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH06244364A (ja) * | 1993-02-17 | 1994-09-02 | Nec Corp | 半導体装置の製造方法 |
| US6521930B2 (en) | 2000-06-07 | 2003-02-18 | Nec Corporation | Semiconductor device having Ta2O5 thin film |
| JP2013093589A (ja) * | 1998-03-12 | 2013-05-16 | Alcatel-Lucent Usa Inc | 誘電体材料を含む個別要素又は半導体デバイスを含む集積回路デバイス |
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| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5569619A (en) * | 1992-06-24 | 1996-10-29 | Lg Semicon Co., Ltd. | Method for forming a capacitor of a semiconductor memory cell |
| JP3141553B2 (ja) * | 1992-08-06 | 2001-03-05 | 日本電気株式会社 | 半導体装置の製造方法 |
| US6291343B1 (en) * | 1994-11-14 | 2001-09-18 | Applied Materials, Inc. | Plasma annealing of substrates to improve adhesion |
| US6406998B1 (en) * | 1996-02-05 | 2002-06-18 | Micron Technology, Inc. | Formation of silicided contact by ion implantation |
| US6251720B1 (en) | 1996-09-27 | 2001-06-26 | Randhir P. S. Thakur | High pressure reoxidation/anneal of high dielectric constant materials |
| JP2000012796A (ja) * | 1998-06-19 | 2000-01-14 | Hitachi Ltd | 半導体装置ならびにその製造方法および製造装置 |
Citations (6)
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| JPS6136963A (ja) * | 1984-07-30 | 1986-02-21 | Hitachi Ltd | 半導体装置の製造方法 |
| JPS62128167A (ja) * | 1985-11-29 | 1987-06-10 | Hitachi Ltd | キャパシタの製造方法 |
| JPS6471166A (en) * | 1987-09-10 | 1989-03-16 | Sharp Kk | Manufacture of tantalum oxide thin film |
| JPH02151060A (ja) * | 1988-12-02 | 1990-06-11 | Hitachi Ltd | 半導体装置の製造方法 |
| JPH02230736A (ja) * | 1989-03-03 | 1990-09-13 | Seiko Epson Corp | 誘電体膜の形成法・処理法 |
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|---|---|---|---|---|
| JPS58134464A (ja) * | 1982-02-04 | 1983-08-10 | Fujitsu Ltd | 半導体装置の製造方法 |
| US4876176A (en) * | 1987-04-20 | 1989-10-24 | Eaton Corporation | Method for fabricating quasi-monolithic integrated circuits |
| JP2695185B2 (ja) * | 1988-05-02 | 1997-12-24 | 株式会社日立製作所 | 半導体集積回路装置及びその製造方法 |
| JPH0238043A (ja) * | 1988-07-28 | 1990-02-07 | Oike Ind Co Ltd | 引箔用原紙および引箔糸 |
| US5057447A (en) * | 1990-07-09 | 1991-10-15 | Texas Instruments Incorporated | Silicide/metal floating gate process |
-
1991
- 1991-06-06 JP JP3134533A patent/JPH04359557A/ja active Pending
-
1992
- 1992-06-08 US US07/894,938 patent/US5202280A/en not_active Expired - Fee Related
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Also Published As
| Publication number | Publication date |
|---|---|
| US5202280A (en) | 1993-04-13 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A02 | Decision of refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A02 Effective date: 19970722 |