JPH0738062A - 半導体装置の製造方法 - Google Patents
半導体装置の製造方法Info
- Publication number
- JPH0738062A JPH0738062A JP5201864A JP20186493A JPH0738062A JP H0738062 A JPH0738062 A JP H0738062A JP 5201864 A JP5201864 A JP 5201864A JP 20186493 A JP20186493 A JP 20186493A JP H0738062 A JPH0738062 A JP H0738062A
- Authority
- JP
- Japan
- Prior art keywords
- film
- silicon
- silicon film
- semiconductor device
- polysilicon
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Granted
Links
- 239000004065 semiconductor Substances 0.000 title claims description 20
- 238000004519 manufacturing process Methods 0.000 title claims description 15
- 229910052710 silicon Inorganic materials 0.000 claims abstract description 71
- 239000010703 silicon Substances 0.000 claims abstract description 71
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 claims abstract description 68
- NBIIXXVUZAFLBC-UHFFFAOYSA-N Phosphoric acid Chemical compound OP(O)(O)=O NBIIXXVUZAFLBC-UHFFFAOYSA-N 0.000 claims abstract description 30
- 229910000147 aluminium phosphate Inorganic materials 0.000 claims abstract description 15
- 239000003990 capacitor Substances 0.000 claims abstract description 15
- 230000007704 transition Effects 0.000 claims abstract description 12
- 238000010438 heat treatment Methods 0.000 claims abstract description 10
- 239000000758 substrate Substances 0.000 claims abstract description 9
- 238000000034 method Methods 0.000 claims description 51
- 239000012535 impurity Substances 0.000 claims description 10
- 238000005530 etching Methods 0.000 claims description 9
- 230000015572 biosynthetic process Effects 0.000 claims description 5
- 229910021420 polycrystalline silicon Inorganic materials 0.000 abstract description 43
- 229920005591 polysilicon Polymers 0.000 abstract description 43
- VYPSYNLAJGMNEJ-UHFFFAOYSA-N Silicium dioxide Chemical compound O=[Si]=O VYPSYNLAJGMNEJ-UHFFFAOYSA-N 0.000 abstract description 12
- 229910052814 silicon oxide Inorganic materials 0.000 abstract description 12
- 239000013078 crystal Substances 0.000 abstract description 6
- OAICVXFJPJFONN-UHFFFAOYSA-N Phosphorus Chemical compound [P] OAICVXFJPJFONN-UHFFFAOYSA-N 0.000 description 13
- 229910052698 phosphorus Inorganic materials 0.000 description 13
- 239000011574 phosphorus Substances 0.000 description 13
- 238000001312 dry etching Methods 0.000 description 11
- 230000015556 catabolic process Effects 0.000 description 8
- 238000000206 photolithography Methods 0.000 description 7
- 238000009826 distribution Methods 0.000 description 6
- 238000004518 low pressure chemical vapour deposition Methods 0.000 description 6
- 230000008569 process Effects 0.000 description 6
- 229910021417 amorphous silicon Inorganic materials 0.000 description 5
- 238000009792 diffusion process Methods 0.000 description 5
- 238000005229 chemical vapour deposition Methods 0.000 description 4
- 238000005755 formation reaction Methods 0.000 description 4
- 229910021426 porous silicon Inorganic materials 0.000 description 4
- 229910052581 Si3N4 Inorganic materials 0.000 description 3
- 238000000137 annealing Methods 0.000 description 3
- 238000007796 conventional method Methods 0.000 description 3
- 239000007789 gas Substances 0.000 description 3
- 238000001459 lithography Methods 0.000 description 3
- 239000002245 particle Substances 0.000 description 3
- 238000000059 patterning Methods 0.000 description 3
- 150000003376 silicon Chemical class 0.000 description 3
- HQVNEWCFYHHQES-UHFFFAOYSA-N silicon nitride Chemical compound N12[Si]34N5[Si]62N3[Si]51N64 HQVNEWCFYHHQES-UHFFFAOYSA-N 0.000 description 3
- WQJQOUPTWCFRMM-UHFFFAOYSA-N tungsten disilicide Chemical compound [Si]#[W]#[Si] WQJQOUPTWCFRMM-UHFFFAOYSA-N 0.000 description 3
- 229910021342 tungsten silicide Inorganic materials 0.000 description 3
- 238000010306 acid treatment Methods 0.000 description 2
- 239000012298 atmosphere Substances 0.000 description 2
- 230000008859 change Effects 0.000 description 2
- 238000002425 crystallisation Methods 0.000 description 2
- 230000008025 crystallization Effects 0.000 description 2
- 239000012299 nitrogen atmosphere Substances 0.000 description 2
- 230000001590 oxidative effect Effects 0.000 description 2
- 238000001878 scanning electron micrograph Methods 0.000 description 2
- 229910052785 arsenic Inorganic materials 0.000 description 1
- RQNWIZPPADIBDY-UHFFFAOYSA-N arsenic atom Chemical compound [As] RQNWIZPPADIBDY-UHFFFAOYSA-N 0.000 description 1
- 230000008901 benefit Effects 0.000 description 1
- 230000007423 decrease Effects 0.000 description 1
- 238000010586 diagram Methods 0.000 description 1
- 230000005684 electric field Effects 0.000 description 1
- 238000007567 mass-production technique Methods 0.000 description 1
- 230000005012 migration Effects 0.000 description 1
- 238000013508 migration Methods 0.000 description 1
- 238000002156 mixing Methods 0.000 description 1
- 150000004767 nitrides Chemical class 0.000 description 1
- 229920002120 photoresistant polymer Polymers 0.000 description 1
- 238000001020 plasma etching Methods 0.000 description 1
- 239000012495 reaction gas Substances 0.000 description 1
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L28/00—Passive two-terminal components without a potential-jump or surface barrier for integrated circuits; Details thereof; Multistep manufacturing processes therefor
- H01L28/40—Capacitors
- H01L28/60—Electrodes
- H01L28/82—Electrodes with an enlarged surface, e.g. formed by texturisation
- H01L28/84—Electrodes with an enlarged surface, e.g. formed by texturisation being a rough surface, e.g. using hemispherical grains
Landscapes
- Engineering & Computer Science (AREA)
- Power Engineering (AREA)
- Computer Hardware Design (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Semiconductor Memories (AREA)
- Semiconductor Integrated Circuits (AREA)
- Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)
- Recrystallisation Techniques (AREA)
Abstract
(57)【要約】
【目的】 スタックトキャパシタ等の容量値を再現性よ
く増大させる。容量絶縁膜の耐圧を向上させる。 【構成】 シリコン基板１上にシリコン酸化膜２を設
け、これにコンタクトホールを形成した後、堆積膜の結
晶状態がアモルファスから多結晶に変化する遷移温度
（５５０〜６００℃）でシリコンを成長させて、アモル
ファス相と結晶相とが混合したシリコン膜３を形成する
［（ａ）図］。７００〜９００℃で熱処理を行ってグレ
インサイズの大きいポリシリコン膜４を形成し、これを
パターニングする［（ｂ）図］。リン酸で処理して表面
に凹凸を形成する［（ｃ）図］。容量絶縁膜６および上
部電極となるポリシリコン膜７を形成する［（ｄ）
図］。
く増大させる。容量絶縁膜の耐圧を向上させる。 【構成】 シリコン基板１上にシリコン酸化膜２を設
け、これにコンタクトホールを形成した後、堆積膜の結
晶状態がアモルファスから多結晶に変化する遷移温度
（５５０〜６００℃）でシリコンを成長させて、アモル
ファス相と結晶相とが混合したシリコン膜３を形成する
［（ａ）図］。７００〜９００℃で熱処理を行ってグレ
インサイズの大きいポリシリコン膜４を形成し、これを
パターニングする［（ｂ）図］。リン酸で処理して表面
に凹凸を形成する［（ｃ）図］。容量絶縁膜６および上
部電極となるポリシリコン膜７を形成する［（ｄ）
図］。
Description
【０００１】
【産業上の利用分野】本発明は、半導体装置の製造方法
に関し、特に、容量部を有する半導体装置の製造方法に
関する。
に関し、特に、容量部を有する半導体装置の製造方法に
関する。
【０００２】
【従来の技術】ＤＲＡＭ等の半導体装置では、スタック
トキャパシタ、トレンチキャパシタ等からなる容量部を
設ける必要がある。このうちスタックトキャパシタは、
通常以下のように形成される。すなわち、半導体基板上
に絶縁膜を介してポリシリコン膜を成長させた後、リン
等の不純物をポリシリコン膜中に導入する。次に、フォ
トレジスト膜を用いて、プラズマエッチング技術等にて
このポリシリコン膜のパターニングを行い、下部電極を
形成する。次に、下部電極の表面を酸化膜、窒化膜等か
らなる誘電体膜で被覆し、続いて、下部電極の形成方法
と同様の方法を用いて上部電極を形成する。
トキャパシタ、トレンチキャパシタ等からなる容量部を
設ける必要がある。このうちスタックトキャパシタは、
通常以下のように形成される。すなわち、半導体基板上
に絶縁膜を介してポリシリコン膜を成長させた後、リン
等の不純物をポリシリコン膜中に導入する。次に、フォ
トレジスト膜を用いて、プラズマエッチング技術等にて
このポリシリコン膜のパターニングを行い、下部電極を
形成する。次に、下部電極の表面を酸化膜、窒化膜等か
らなる誘電体膜で被覆し、続いて、下部電極の形成方法
と同様の方法を用いて上部電極を形成する。
【０００３】而して、６４ＭｂｉｔＤＲＡＭのようにデ
バイスの微細化が進むと、容量部の占有面積もそれにと
もなって微小化されるようになり、そのため従前の単に
ポリシリコン膜でキャパシタを形成する手法を採用して
いたのでは必要な容量を確保することが困難になってき
ている。そこで、容量部の占有面積を増加させることな
く実効的に電極面積を増加させる手段として下部電極の
表面に凹凸を設ける手法がいくつか提案されている。
バイスの微細化が進むと、容量部の占有面積もそれにと
もなって微小化されるようになり、そのため従前の単に
ポリシリコン膜でキャパシタを形成する手法を採用して
いたのでは必要な容量を確保することが困難になってき
ている。そこで、容量部の占有面積を増加させることな
く実効的に電極面積を増加させる手段として下部電極の
表面に凹凸を設ける手法がいくつか提案されている。
【０００４】特開平３−２７２１６５号公報（第１の従
来例）には、堆積膜がアモルファス相からポリシリコン
相に変化する遷移温度でシリコンを成長させると、シリ
コンのグレイン成長に起因する凸凹がシリコン表面に発
生し、表面積が増大することを利用する技術が開示され
ている。図６に、この従来技術を用いて容量部を形成す
る場合の工程断面図を示す。まず、シリコン基板１上
に、シリコン酸化膜２を形成し、通常のリソグラフィ技
術およびドライエッチング技術を用いて、コンタクトホ
ールを形成した後、ＣＶＤ（化学的気相成長）法を用い
てポリシリコン膜８を膜厚２００〜５００ｎｍに成長さ
せる。次に、ＣＶＤ法等によりシリコン酸化膜９を厚さ
１００〜３００ｎｍに、続いて、同じくＣＶＤ法等によ
りポリシリコン膜１０を膜厚５０〜２００ｎｍに成長さ
せる〔図６（ａ）〕。
来例）には、堆積膜がアモルファス相からポリシリコン
相に変化する遷移温度でシリコンを成長させると、シリ
コンのグレイン成長に起因する凸凹がシリコン表面に発
生し、表面積が増大することを利用する技術が開示され
ている。図６に、この従来技術を用いて容量部を形成す
る場合の工程断面図を示す。まず、シリコン基板１上
に、シリコン酸化膜２を形成し、通常のリソグラフィ技
術およびドライエッチング技術を用いて、コンタクトホ
ールを形成した後、ＣＶＤ（化学的気相成長）法を用い
てポリシリコン膜８を膜厚２００〜５００ｎｍに成長さ
せる。次に、ＣＶＤ法等によりシリコン酸化膜９を厚さ
１００〜３００ｎｍに、続いて、同じくＣＶＤ法等によ
りポリシリコン膜１０を膜厚５０〜２００ｎｍに成長さ
せる〔図６（ａ）〕。
【０００５】そして、通常のリソグラフィ技術およびド
ライエッチング技術を用いて、下部電極の形にパターニ
ングを行う。さらに、ＳｉＨ4 ＋Ｈｅ（ＳｉＨ4 ２０
％、Ｈｅ８０％）の反応ガスを用いて、圧力１Ｔｏｒ
ｒ、成長温度５５０℃の条件でポリシリコン膜１１を成
長させ、通常のポリシリコンに比較して、約２倍の表面
積のシリコン膜を成膜する〔図６（ｂ）〕。次に、熱拡
散法等を用いてポリシリコン膜１１にリン等の不純物を
導入し、通常のドライエッチング法によりエッチバック
を行って、下部電極を形成する〔図６（ｃ）〕。そし
て、容量絶縁膜６を成膜した後、通常の方法でポリシリ
コン膜７を成膜し、リン等の不純物を導入した後、通常
のリソグラフィ技術およびドライエッチング技術を用い
て、上部電極のパターニングを行う〔図６（ｄ）〕。
ライエッチング技術を用いて、下部電極の形にパターニ
ングを行う。さらに、ＳｉＨ4 ＋Ｈｅ（ＳｉＨ4 ２０
％、Ｈｅ８０％）の反応ガスを用いて、圧力１Ｔｏｒ
ｒ、成長温度５５０℃の条件でポリシリコン膜１１を成
長させ、通常のポリシリコンに比較して、約２倍の表面
積のシリコン膜を成膜する〔図６（ｂ）〕。次に、熱拡
散法等を用いてポリシリコン膜１１にリン等の不純物を
導入し、通常のドライエッチング法によりエッチバック
を行って、下部電極を形成する〔図６（ｃ）〕。そし
て、容量絶縁膜６を成膜した後、通常の方法でポリシリ
コン膜７を成膜し、リン等の不純物を導入した後、通常
のリソグラフィ技術およびドライエッチング技術を用い
て、上部電極のパターニングを行う〔図６（ｄ）〕。
【０００６】また、特開平４−１９６４３５号公報（第
２の従来例）には、アモルファスシリコンを真空中また
は非酸化雰囲気中でアニールすることにより表面に凸凹
を形成する方法が提案されている。上記公報によれば、
上記条件でアニールすることにより、アモルファスシリ
コンが結晶化する際、表面からの結晶化および表面での
シリコンマイグレーションにより、シリコン膜表面に凹
凸が形成される。
２の従来例）には、アモルファスシリコンを真空中また
は非酸化雰囲気中でアニールすることにより表面に凸凹
を形成する方法が提案されている。上記公報によれば、
上記条件でアニールすることにより、アモルファスシリ
コンが結晶化する際、表面からの結晶化および表面での
シリコンマイグレーションにより、シリコン膜表面に凹
凸が形成される。
【０００７】また、特開平３−１３９８８２号公報（第
３の従来例）には、加熱したリン酸にて、ポリシリコン
膜表面をエッチングして凸凹を形成する方法が提案され
ている。図７を用いて、この従来例について説明する。
まず、シリコン基板１上に、シリコン酸化膜２を形成
し、コンタクトホールを形成した後、タングステンシリ
サイド膜１２およびポリシリコン膜１３を成膜する。次
に、ポリシリコン膜１３にリン等の不純物を導入し、続
いて、通常のフォトリソグラフィ技術およびドライエッ
チング技術を用いて、これら２層膜を下部電極の形状に
パターニングする〔図７（ａ）〕。
３の従来例）には、加熱したリン酸にて、ポリシリコン
膜表面をエッチングして凸凹を形成する方法が提案され
ている。図７を用いて、この従来例について説明する。
まず、シリコン基板１上に、シリコン酸化膜２を形成
し、コンタクトホールを形成した後、タングステンシリ
サイド膜１２およびポリシリコン膜１３を成膜する。次
に、ポリシリコン膜１３にリン等の不純物を導入し、続
いて、通常のフォトリソグラフィ技術およびドライエッ
チング技術を用いて、これら２層膜を下部電極の形状に
パターニングする〔図７（ａ）〕。
【０００８】次に、約１７０℃に加熱されたリン酸溶液
中に１０〜２０分浸すことで、ポリシリコンの結晶粒界
をエッチングして、表面に凸凹を有する多孔質シリコン
膜１４を形成する〔図７（ｂ）〕。この時、タングステ
ンシリサイド膜は、リン酸のエッチングのストッパーと
して働いている。続いて、容量絶縁膜６およびポリシリ
コン膜７を成膜し、通常のフォトリソグラフィ技術およ
びドライエッチング技術を用いて、容量部を形成する
〔図７（ｃ）〕。
中に１０〜２０分浸すことで、ポリシリコンの結晶粒界
をエッチングして、表面に凸凹を有する多孔質シリコン
膜１４を形成する〔図７（ｂ）〕。この時、タングステ
ンシリサイド膜は、リン酸のエッチングのストッパーと
して働いている。続いて、容量絶縁膜６およびポリシリ
コン膜７を成膜し、通常のフォトリソグラフィ技術およ
びドライエッチング技術を用いて、容量部を形成する
〔図７（ｃ）〕。
【０００９】
【発明が解決しようとする課題】上述した各従来例に
は、それぞれ以下の問題点があった。まず、第１の従来
例では、成膜がアモルファス相からポリシリコン相へと
変化する遷移温度の内、表面に凸凹が形成されるのは非
常に狭い温度範囲であり、そして、ＬＰ−ＣＶＤ装置で
多数回処理を行っていると、パーティクル等により、表
面の凸凹の程度が変化する問題点がある。したがって、
この従来法は、再現性よく安定に表面積を増加させるの
は困難で、量産性に劣るものであった。また、第２の従
来例の方法も、アモルファスシリコンの成膜条件および
アニール条件によって凹凸の程度に大きな差が生じるも
のであるので、量産的に採用することは困難である。な
お、以上の２つの方法によって得られる表面積の増加
は、通常の方法に比較して、高々約２倍と、それほど効
果は大きくなく、６４ＭＤＲＡＭ以降の半導体装置に適
用するには効果が不十分であった。
は、それぞれ以下の問題点があった。まず、第１の従来
例では、成膜がアモルファス相からポリシリコン相へと
変化する遷移温度の内、表面に凸凹が形成されるのは非
常に狭い温度範囲であり、そして、ＬＰ−ＣＶＤ装置で
多数回処理を行っていると、パーティクル等により、表
面の凸凹の程度が変化する問題点がある。したがって、
この従来法は、再現性よく安定に表面積を増加させるの
は困難で、量産性に劣るものであった。また、第２の従
来例の方法も、アモルファスシリコンの成膜条件および
アニール条件によって凹凸の程度に大きな差が生じるも
のであるので、量産的に採用することは困難である。な
お、以上の２つの方法によって得られる表面積の増加
は、通常の方法に比較して、高々約２倍と、それほど効
果は大きくなく、６４ＭＤＲＡＭ以降の半導体装置に適
用するには効果が不十分であった。
【００１０】また、ポリシリコン膜をリン酸で処理する
第３の従来例では、ポリシリコンのグレインに沿ってエ
ッチングが行われるところ、通常のポリシリコンではグ
レインが０．０５〜０．１ｎｍ程度であるため、このグ
レインバウンダリをリン酸でエッチングすると微細な凸
凹になり、大きな容量増加を見込むことができないほ
か、容量絶縁膜の耐圧が劣化し信頼性が低下するという
問題点があった。
第３の従来例では、ポリシリコンのグレインに沿ってエ
ッチングが行われるところ、通常のポリシリコンではグ
レインが０．０５〜０．１ｎｍ程度であるため、このグ
レインバウンダリをリン酸でエッチングすると微細な凸
凹になり、大きな容量増加を見込むことができないほ
か、容量絶縁膜の耐圧が劣化し信頼性が低下するという
問題点があった。
【００１１】
【課題を解決するための手段】本発明による半導体装置
の製造方法は、半導体基板上に下部電極、誘電体膜およ
び上部電極から構成される容量部を有する半導体装置の
製造方法に関するものであって、堆積膜の結晶状態がア
モルファス相から多結晶相へ変化する遷移温度で下部電
極用のシリコン膜を形成する工程と、前記遷移温度より
高い温度で熱処理を行って前記シリコン膜を多結晶化す
る工程と、前記多結晶化したシリコン膜をリン酸等のシ
リコンのエッチング液にて処理する工程と、を含むこと
を特徴としている。
の製造方法は、半導体基板上に下部電極、誘電体膜およ
び上部電極から構成される容量部を有する半導体装置の
製造方法に関するものであって、堆積膜の結晶状態がア
モルファス相から多結晶相へ変化する遷移温度で下部電
極用のシリコン膜を形成する工程と、前記遷移温度より
高い温度で熱処理を行って前記シリコン膜を多結晶化す
る工程と、前記多結晶化したシリコン膜をリン酸等のシ
リコンのエッチング液にて処理する工程と、を含むこと
を特徴としている。
【００１２】
【作用】本発明によれば、下部電極用のシリコン膜が、
結晶状態がアモルファス相から多結晶相に変化する遷移
温度範囲で成膜される。この成膜条件では、アモルファ
スシリコン中に結晶核の散在するシリコン膜が得られ
る。結晶核の含まれる程度はシリコンの成長温度によっ
て決定される。すなわち、低い成膜温度ではアモルファ
ス性の高いシリコン膜が得られ、成膜温度が高くなるほ
どポリシリコンに近づく。
結晶状態がアモルファス相から多結晶相に変化する遷移
温度範囲で成膜される。この成膜条件では、アモルファ
スシリコン中に結晶核の散在するシリコン膜が得られ
る。結晶核の含まれる程度はシリコンの成長温度によっ
て決定される。すなわち、低い成膜温度ではアモルファ
ス性の高いシリコン膜が得られ、成膜温度が高くなるほ
どポリシリコンに近づく。
【００１３】このシリコン膜を８００〜９００℃で１０
〜３０分程度熱処理するとグレインサイズの大きなポリ
シリコン膜が得られる。而して、このときの結晶化はア
モルファスシリコン中の結晶核から始まるので、得られ
るポリシリコンのグレインサイズは、シリコン膜の成膜
温度に大きく依存する。このポリシリコン膜をリン酸等
のエッチング液にてエッチングすると、エッチングはグ
レインバウンダリに沿って進行するため、大きな凹凸を
もつシリコン膜が得られる。シリコン膜が大きな凹凸を
持つことによりこのシリコン膜を用いてキャパシタを形
成するとき大きな容量のキャパシタが実現できる。そし
て、このシリコン膜に形成される凹凸はグレインサイズ
により決定されるところ、グレインサイズはシリコンの
成膜条件で制御できるため、本発明により、シリコン膜
の表面積の増大を再現性よく安定して実現することがで
きる。
〜３０分程度熱処理するとグレインサイズの大きなポリ
シリコン膜が得られる。而して、このときの結晶化はア
モルファスシリコン中の結晶核から始まるので、得られ
るポリシリコンのグレインサイズは、シリコン膜の成膜
温度に大きく依存する。このポリシリコン膜をリン酸等
のエッチング液にてエッチングすると、エッチングはグ
レインバウンダリに沿って進行するため、大きな凹凸を
もつシリコン膜が得られる。シリコン膜が大きな凹凸を
持つことによりこのシリコン膜を用いてキャパシタを形
成するとき大きな容量のキャパシタが実現できる。そし
て、このシリコン膜に形成される凹凸はグレインサイズ
により決定されるところ、グレインサイズはシリコンの
成膜条件で制御できるため、本発明により、シリコン膜
の表面積の増大を再現性よく安定して実現することがで
きる。
【００１４】
【実施例】次に、本発明の実施例について図面を参照し
て説明する。図１は、本発明の第１の実施例を説明する
ための、各工程段階における半導体装置の状態を順に示
した工程断面図である。まず、図１（ａ）に示すよう
に、シリコン基板１上にシリコン酸化膜２を形成し、通
常のフォトリソグラフィ技術およびドライエッチング技
術を用いてシリコン酸化膜２にコンタクトホールを形成
し、その後、ＳｉＨ4 ガスとＰＨ3 ガスを用い、圧力
０．２〜１．０Ｔｏｒｒ、成長温度５５０〜６００℃の
条件で、通常のＬＰ−ＣＶＤ（減圧ＣＶＤ）法を用い
て、アモルファス相と結晶相とが混合したシリコン膜３
を膜厚２００〜６００ｎｍに成膜する。このとき、シリ
コン中のＰ（リン）の濃度は１×１０20〜１×１０21ａ
ｔｏｍｓ／ｃｍ3 である。
て説明する。図１は、本発明の第１の実施例を説明する
ための、各工程段階における半導体装置の状態を順に示
した工程断面図である。まず、図１（ａ）に示すよう
に、シリコン基板１上にシリコン酸化膜２を形成し、通
常のフォトリソグラフィ技術およびドライエッチング技
術を用いてシリコン酸化膜２にコンタクトホールを形成
し、その後、ＳｉＨ4 ガスとＰＨ3 ガスを用い、圧力
０．２〜１．０Ｔｏｒｒ、成長温度５５０〜６００℃の
条件で、通常のＬＰ−ＣＶＤ（減圧ＣＶＤ）法を用い
て、アモルファス相と結晶相とが混合したシリコン膜３
を膜厚２００〜６００ｎｍに成膜する。このとき、シリ
コン中のＰ（リン）の濃度は１×１０20〜１×１０21ａ
ｔｏｍｓ／ｃｍ3 である。
【００１５】次に、窒素雰囲気中で８００〜９００℃の
熱処理を１０〜３０分間行い、前述のシリコン膜３を完
全に結晶化させ、ポリシリコン膜４に変換する。続い
て、通常のフォトリソグラフィ技術およびドライエッチ
ング技術を用いて、ポリシリコン膜４を下部電極の形に
パターニングする〔図１（ｂ）〕。次いで、１５０〜１
７０℃の濃リン酸溶液中に１０〜９０分間浸して、ポリ
シリコン４を多孔質化して、表面に凸凹のある多孔質シ
リコン膜５を形成する〔図１（ｃ）〕。
熱処理を１０〜３０分間行い、前述のシリコン膜３を完
全に結晶化させ、ポリシリコン膜４に変換する。続い
て、通常のフォトリソグラフィ技術およびドライエッチ
ング技術を用いて、ポリシリコン膜４を下部電極の形に
パターニングする〔図１（ｂ）〕。次いで、１５０〜１
７０℃の濃リン酸溶液中に１０〜９０分間浸して、ポリ
シリコン４を多孔質化して、表面に凸凹のある多孔質シ
リコン膜５を形成する〔図１（ｃ）〕。
【００１６】次に、通常のＬＰ−ＣＶＤ法によりシリコ
ン窒化膜（図示せず）を成膜し、続いて、酸化性雰囲気
中で熱処理して、シリコン窒化膜表面にシリコン酸化膜
（図示せず）を形成して、シリコン窒化膜およびシリコ
ン酸化膜からなる容量絶縁膜６を形成する。次に、通常
のＬＰ−ＣＶＤ法でポリシリコン膜７を厚さ１００〜３
００ｎｍに成膜し、リン等の不純物を導入した後、通常
のフォトリソグラフィ技術およびドライエッチング技術
を用いて、上部電極の形にパターニングを行う〔図１
（ｄ）〕。
ン窒化膜（図示せず）を成膜し、続いて、酸化性雰囲気
中で熱処理して、シリコン窒化膜表面にシリコン酸化膜
（図示せず）を形成して、シリコン窒化膜およびシリコ
ン酸化膜からなる容量絶縁膜６を形成する。次に、通常
のＬＰ−ＣＶＤ法でポリシリコン膜７を厚さ１００〜３
００ｎｍに成膜し、リン等の不純物を導入した後、通常
のフォトリソグラフィ技術およびドライエッチング技術
を用いて、上部電極の形にパターニングを行う〔図１
（ｄ）〕。
【００１７】以上のようにして容量部を形成すると、容
量値は、従来のポリシリコンをそのまま電極として用い
た場合の容量に対して、約３倍になる。本発明では、ア
モルファス相と結晶相の混合しているシリコンを成膜し
ているが、成長温度と容量比との関係を図２に示す。ア
モルファス相と結晶相の遷移温度領域（５５０〜６００
℃）でシリコンを成膜した場合、それによる容量部の容
量は約３倍となっている。また、図３（ａ）に、約６３
０℃で成膜したポリシリコンをリン酸処理した後の表面
の約３万倍のＳＥＭ写真を示す。グレインの大きさは５
０〜１００ｎｍで、グレインバウンダリは約５〜１０ｎ
ｍ程度で、表面の凸凹はそれぼど大きくないため、容量
の増加も少ない。一方、本発明の方法に従った場合につ
いて、例えば、５８０℃で成膜したシリコン膜の場合の
約３万倍のＳＥＭ写真を図３（ｂ）に示す。グレインの
大きさは１００〜５００ｎｍ、グレインバウンダリの大
きさは５０〜２００ｎｍ程度で、凸凹の程度は大きく、
容量の増加は大きくなる。なお、シリコンの成長温度を
さらに低温（５００℃）にすると、グレインの大きさは
５００〜１０００ｎｍと大きくなるため、面積当たりの
グレインバウンダリが減少し、また、下部電極のパター
ンが２μｍ以下になると表面積の増加が不均一になると
いう問題が生じてくる。以上説明したように、シリコン
の成長温度領域は、本発明で説明したアモルファス相と
結晶相との遷移温度領域が最も適当である。
量値は、従来のポリシリコンをそのまま電極として用い
た場合の容量に対して、約３倍になる。本発明では、ア
モルファス相と結晶相の混合しているシリコンを成膜し
ているが、成長温度と容量比との関係を図２に示す。ア
モルファス相と結晶相の遷移温度領域（５５０〜６００
℃）でシリコンを成膜した場合、それによる容量部の容
量は約３倍となっている。また、図３（ａ）に、約６３
０℃で成膜したポリシリコンをリン酸処理した後の表面
の約３万倍のＳＥＭ写真を示す。グレインの大きさは５
０〜１００ｎｍで、グレインバウンダリは約５〜１０ｎ
ｍ程度で、表面の凸凹はそれぼど大きくないため、容量
の増加も少ない。一方、本発明の方法に従った場合につ
いて、例えば、５８０℃で成膜したシリコン膜の場合の
約３万倍のＳＥＭ写真を図３（ｂ）に示す。グレインの
大きさは１００〜５００ｎｍ、グレインバウンダリの大
きさは５０〜２００ｎｍ程度で、凸凹の程度は大きく、
容量の増加は大きくなる。なお、シリコンの成長温度を
さらに低温（５００℃）にすると、グレインの大きさは
５００〜１０００ｎｍと大きくなるため、面積当たりの
グレインバウンダリが減少し、また、下部電極のパター
ンが２μｍ以下になると表面積の増加が不均一になると
いう問題が生じてくる。以上説明したように、シリコン
の成長温度領域は、本発明で説明したアモルファス相と
結晶相との遷移温度領域が最も適当である。
【００１８】また、本実施例で形成した容量部の容量絶
縁膜の耐圧分布と、通常の成膜法で形成したポリシリコ
ン膜をリン酸に浸して形成した容量部の容量絶縁膜の耐
圧分布とをそれぞれ図４（ａ）および図４（ｂ）に示
す。本実施例の場合には、良好な耐圧分布を得ることが
できるが、従来例の場合には、いわゆるＡモード（短絡
不良モード）の事故を起こしたものや、Ｂモード（低電
圧で絶縁破壊を起こす不良モード）の不良がみられ、容
量絶縁膜の膜質が悪くなっている。これは、表面の凸凹
が非常に細かく〔図３（ａ）参照〕、容量絶縁膜がグレ
インバウンダリの奥まで均一性よく成膜されなかった
り、部分的に薄く形成された容量絶縁膜部分で電界集中
が起きたりするため、耐圧分布が悪くなっているものと
考えられる。このように、本発明を用いると、耐圧性に
優れかつ信頼性の高いキャパシタを形成することができ
る。
縁膜の耐圧分布と、通常の成膜法で形成したポリシリコ
ン膜をリン酸に浸して形成した容量部の容量絶縁膜の耐
圧分布とをそれぞれ図４（ａ）および図４（ｂ）に示
す。本実施例の場合には、良好な耐圧分布を得ることが
できるが、従来例の場合には、いわゆるＡモード（短絡
不良モード）の事故を起こしたものや、Ｂモード（低電
圧で絶縁破壊を起こす不良モード）の不良がみられ、容
量絶縁膜の膜質が悪くなっている。これは、表面の凸凹
が非常に細かく〔図３（ａ）参照〕、容量絶縁膜がグレ
インバウンダリの奥まで均一性よく成膜されなかった
り、部分的に薄く形成された容量絶縁膜部分で電界集中
が起きたりするため、耐圧分布が悪くなっているものと
考えられる。このように、本発明を用いると、耐圧性に
優れかつ信頼性の高いキャパシタを形成することができ
る。
【００１９】また、本発明による製造方法では、シリコ
ンのアモルファス相と結晶相との混合度はシリコンの成
長条件（特に温度）に依存しているが、第１の従来例に
比較して、図２からわかるように許容温度領域は広く、
かつ従来例のように多数回成膜を続けるとパーティクル
等で表面の凸凹の程度が変化していくという問題点も生
じない。このように、本発明は、従来例よりも再現性よ
く表面の凸凹を形成できるので、量産技術として極めて
有効である。
ンのアモルファス相と結晶相との混合度はシリコンの成
長条件（特に温度）に依存しているが、第１の従来例に
比較して、図２からわかるように許容温度領域は広く、
かつ従来例のように多数回成膜を続けるとパーティクル
等で表面の凸凹の程度が変化していくという問題点も生
じない。このように、本発明は、従来例よりも再現性よ
く表面の凸凹を形成できるので、量産技術として極めて
有効である。
【００２０】図５は、本発明の第２の実施例を説明する
ための工程断面図である。まず、第１の実施例の場合と
同様に、シリコン基板１上にシリコン酸化膜２を形成
し、通常のフォトリソグラフィ技術およびドライエッチ
ング技術を用いて、シリコン酸化膜２を選択的にエッチ
ングして、コンタクトホールを形成する。次に、ＳｉＨ
4 ガスを用い、圧力０．２〜１．０Ｔｏｒｒ、成長温度
５５０〜６００℃の条件で、通常のＬＰ−ＣＶＤ法を用
いて、アモルファス相と結晶相とが混合したシリコン膜
３ａを膜厚２００〜６００ｎｍに成長させる〔図５
（ａ）〕。次に、８５０℃程度でリン拡散を行い、前述
のシリコン膜３ａ中にリンを導入するとともに、シリコ
ン膜３ａを完全に結晶化させ、ポリシリコン膜４を形成
する〔図５（ｂ）〕。
ための工程断面図である。まず、第１の実施例の場合と
同様に、シリコン基板１上にシリコン酸化膜２を形成
し、通常のフォトリソグラフィ技術およびドライエッチ
ング技術を用いて、シリコン酸化膜２を選択的にエッチ
ングして、コンタクトホールを形成する。次に、ＳｉＨ
4 ガスを用い、圧力０．２〜１．０Ｔｏｒｒ、成長温度
５５０〜６００℃の条件で、通常のＬＰ−ＣＶＤ法を用
いて、アモルファス相と結晶相とが混合したシリコン膜
３ａを膜厚２００〜６００ｎｍに成長させる〔図５
（ａ）〕。次に、８５０℃程度でリン拡散を行い、前述
のシリコン膜３ａ中にリンを導入するとともに、シリコ
ン膜３ａを完全に結晶化させ、ポリシリコン膜４を形成
する〔図５（ｂ）〕。
【００２１】次に、通常のフォトリソグラフィ技術およ
びドライエッチング技術を用いて、ポリシリコン膜４を
下部電極の形にパターニングし、続いて、１５０〜１７
０℃の濃リン酸溶液中に１０〜９０分間浸し、ポリシリ
コン４を多孔質化して、表面に凸凹がある多孔質シリコ
ン膜５を形成する〔図５（ｃ）〕。次に、第１の実施例
と同様な方法で、容量絶縁膜６および上部電極用のポリ
シリコン膜７を形成する〔図５（ｄ）〕。
びドライエッチング技術を用いて、ポリシリコン膜４を
下部電極の形にパターニングし、続いて、１５０〜１７
０℃の濃リン酸溶液中に１０〜９０分間浸し、ポリシリ
コン４を多孔質化して、表面に凸凹がある多孔質シリコ
ン膜５を形成する〔図５（ｃ）〕。次に、第１の実施例
と同様な方法で、容量絶縁膜６および上部電極用のポリ
シリコン膜７を形成する〔図５（ｄ）〕。
【００２２】本実施例を用いた容量部の容量値も、第１
の実施例の場合と同様に、通常のポリシリコン膜を用い
た場合に比較して約３倍になった。また、耐圧分布や信
頼性についても第１の実施例の場合と同様に良好な結果
が得られた。
の実施例の場合と同様に、通常のポリシリコン膜を用い
た場合に比較して約３倍になった。また、耐圧分布や信
頼性についても第１の実施例の場合と同様に良好な結果
が得られた。
【００２３】本実施例では、アモルファス相と結晶相と
が混合したシリコン膜３ａを、リン拡散でリンを導入し
ながらポリシリコン膜４に変化させたが、リン拡散を行
う前に、窒素雰囲気中で７００〜９００℃で熱処理を行
い、結晶化させポリシリコンに変化させてから、リン拡
散を行ってもよい。第１および第２の実施例では、シリ
コン中に不純物としてリンを導入した場合について説明
したが、ヒ素（Ａｓ）等の他の不純物を用いてもよい。
また、アモルファス相と結晶相の混合しているシリコン
の成長温度の例として、５５０〜６００℃で説明した
が、他の条件で前記シリコン膜ができれば、この温度範
囲に限定する必要はない。なお、第１および第２の実施
例では、容量値の増加は約３倍であるが、シリコン膜の
膜厚を厚くして、リン酸処理の時間を長くすることによ
り、表面の凸凹は大きくなり、したがって、表面積は３
倍以上になるため、６４ＭＤＲＡＭ以降の半導体装置に
も十分に対応できる。
が混合したシリコン膜３ａを、リン拡散でリンを導入し
ながらポリシリコン膜４に変化させたが、リン拡散を行
う前に、窒素雰囲気中で７００〜９００℃で熱処理を行
い、結晶化させポリシリコンに変化させてから、リン拡
散を行ってもよい。第１および第２の実施例では、シリ
コン中に不純物としてリンを導入した場合について説明
したが、ヒ素（Ａｓ）等の他の不純物を用いてもよい。
また、アモルファス相と結晶相の混合しているシリコン
の成長温度の例として、５５０〜６００℃で説明した
が、他の条件で前記シリコン膜ができれば、この温度範
囲に限定する必要はない。なお、第１および第２の実施
例では、容量値の増加は約３倍であるが、シリコン膜の
膜厚を厚くして、リン酸処理の時間を長くすることによ
り、表面の凸凹は大きくなり、したがって、表面積は３
倍以上になるため、６４ＭＤＲＡＭ以降の半導体装置に
も十分に対応できる。
【００２４】
【発明の効果】以上説明したように、本発明による半導
体装置の製造方法は、シリコンのアモルファス相と結晶
相との遷移温度で下部電極用のシリコン膜を形成し、前
記遷移温度より高い温度で熱処理することによりポリシ
リコン化して、グレインバウンダリを大きくし、しかる
後にリン酸にて処理するものであるので、本発明によれ
ば、表面の凸凹の大きいシリコン膜を形成することがで
きる。その結果、このシリコン膜を用いて形成する容量
部の容量値も通常のポリシリコンをそのまま電極に用い
る場合に比較して約３倍と大きくなる。また、グレイン
サイズが大きくなったことにより容量絶縁膜の耐圧が向
上し信頼性が高まる。また、従来技術に比較して、シリ
コンの許容成長温度領域も広く、多数の成膜を行っても
再現性よくシリコン表面の凸凹を形成できるため、量産
性の高い製造方法を提供できるという効果がある。
体装置の製造方法は、シリコンのアモルファス相と結晶
相との遷移温度で下部電極用のシリコン膜を形成し、前
記遷移温度より高い温度で熱処理することによりポリシ
リコン化して、グレインバウンダリを大きくし、しかる
後にリン酸にて処理するものであるので、本発明によれ
ば、表面の凸凹の大きいシリコン膜を形成することがで
きる。その結果、このシリコン膜を用いて形成する容量
部の容量値も通常のポリシリコンをそのまま電極に用い
る場合に比較して約３倍と大きくなる。また、グレイン
サイズが大きくなったことにより容量絶縁膜の耐圧が向
上し信頼性が高まる。また、従来技術に比較して、シリ
コンの許容成長温度領域も広く、多数の成膜を行っても
再現性よくシリコン表面の凸凹を形成できるため、量産
性の高い製造方法を提供できるという効果がある。
【図１】本発明の第１の実施例を説明するための工程断
面図。
面図。
【図２】シリコンの成長温度と容量比との関係を示すグ
ラフ。
ラフ。
【図３】従来例および本発明によるシリコン表面の走査
電子顕微鏡写真。
電子顕微鏡写真。
【図４】本発明および従来例によって形成されたキャパ
シタの耐圧分布図。
シタの耐圧分布図。
【図５】本発明の第２の実施例を説明するための工程断
面図。
面図。
【図６】第１の従来例を説明するための工程断面図。
【図７】第３の従来例を説明するための工程断面図。
１ シリコン基板 ２ シリコン酸化膜 ３、３ａ アモルファス相と結晶相とが混合したシリコ
ン膜 ４、７、８、１０、１１、１３ ポリシリコン膜 ５、１４ 多孔質シリコン膜 ６ 容量絶縁膜 ９ シリコン酸化膜 １２ タングステンシリサイド膜
ン膜 ４、７、８、１０、１１、１３ ポリシリコン膜 ５、１４ 多孔質シリコン膜 ６ 容量絶縁膜 ９ シリコン酸化膜 １２ タングステンシリサイド膜
─────────────────────────────────────────────────────
【手続補正書】
【提出日】平成６年１月２７日
【手続補正１】
【補正対象書類名】明細書
【補正対象項目名】図３
【補正方法】変更
【補正内容】
【図３】 従来例および本発明によるシリコン表面の粒
子構造を示す走査電子顕微鏡写真。
子構造を示す走査電子顕微鏡写真。
───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.6 識別記号 庁内整理番号 ＦＩ 技術表示箇所 Ｈ０１Ｌ 27/108
Claims (6)
- 【請求項１】 半導体基板上に下部電極、誘電体膜およ
び上部電極から構成される容量部を有する半導体装置の
製造方法において、堆積膜の結晶状態がアモルファス相
から多結晶相へ変化する遷移温度で下部電極用のシリコ
ン膜を形成する工程と、前記遷移温度より高い温度で熱
処理を行って前記シリコン膜を多結晶化する工程と、前
記多結晶化したシリコン膜をシリコンのエッチング液に
て処理する工程と、を含むことを特徴とする半導体装置
の製造方法。 - 【請求項２】 前記シリコン膜を形成する工程中に該シ
リコン膜に不純物を導入することを特徴とする請求項１
記載の半導体装置の製造方法。 - 【請求項３】 前記シリコン膜の成膜後、シリコンのエ
ッチング液にて処理を行う前に前記シリコン膜に不純物
を導入することを特徴とする請求項１記載の半導体装置
の製造方法。 - 【請求項４】 前記シリコン膜を多結晶化する熱処理工
程中に前記シリコン膜に不純物を導入することを特徴と
する請求項３記載の半導体装置の製造方法。 - 【請求項５】 前記シリコン膜を多結晶化する熱処理温
度が７００℃以上９００℃以下であることを特徴とする
請求項１記載の半導体装置の製造方法。 - 【請求項６】 前記シリコンのエッチング液がリン酸で
あることを特徴とする請求項１記載の半導体装置の製造
方法。
Priority Applications (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP5201864A JP2830705B2 (ja) | 1993-07-22 | 1993-07-22 | 半導体装置の製造方法 |
| KR1019940017735A KR0175174B1 (ko) | 1993-07-22 | 1994-07-22 | 반도체 장치의 제조방법 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP5201864A JP2830705B2 (ja) | 1993-07-22 | 1993-07-22 | 半導体装置の製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH0738062A true JPH0738062A (ja) | 1995-02-07 |
| JP2830705B2 JP2830705B2 (ja) | 1998-12-02 |
Family
ID=16448161
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP5201864A Expired - Lifetime JP2830705B2 (ja) | 1993-07-22 | 1993-07-22 | 半導体装置の製造方法 |
Country Status (2)
| Country | Link |
|---|---|
| JP (1) | JP2830705B2 (ja) |
| KR (1) | KR0175174B1 (ja) |
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100238200B1 (ko) * | 1996-07-30 | 2000-01-15 | 윤종용 | 반도체 장치의 커패시터 및 그 제조 방법 |
| US6232178B1 (en) | 1998-11-11 | 2001-05-15 | Nec Corporation | Method for manufacturing capacitive element |
| KR100338939B1 (ko) * | 1999-11-13 | 2002-05-31 | 박종섭 | 커패시터의 제조방법 |
| CN1309016C (zh) * | 2003-09-01 | 2007-04-04 | 旺宏电子股份有限公司 | 形成pn接面的方法及单次可编程只读存储器的结构与制程 |
Families Citing this family (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100442289B1 (ko) * | 2001-06-01 | 2004-07-30 | 엘지.필립스 엘시디 주식회사 | 다결정화 방법 및 이를 이용한 액정표시장치 제조방법 |
| KR100425156B1 (ko) * | 2001-05-25 | 2004-03-30 | 엘지.필립스 엘시디 주식회사 | 다결정화 방법과 이를 이용한 액정표시장치 제조방법 |
| US6695955B2 (en) | 2001-05-25 | 2004-02-24 | Lg.Philips Lcd Co., Ltd. | Method of forming polycrystalline silicon for liquid crystal display device |
| KR101257846B1 (ko) * | 2005-08-26 | 2013-04-24 | 삼성전자주식회사 | 단결정 실리콘 제조방법 및 이를 이용한 ｔｆｔ의 제조방법 |
Citations (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH02133953A (ja) * | 1988-07-08 | 1990-05-23 | Eliyahou Harari | 側壁静電容量体ｄｒａｍセル |
| JPH03139882A (ja) * | 1989-10-26 | 1991-06-14 | Oki Electric Ind Co Ltd | 半導体記憶装置の製造方法 |
| JPH04127519A (ja) * | 1990-09-19 | 1992-04-28 | Nec Corp | 半導体装置およびその製造方法 |
-
1993
- 1993-07-22 JP JP5201864A patent/JP2830705B2/ja not_active Expired - Lifetime
-
1994
- 1994-07-22 KR KR1019940017735A patent/KR0175174B1/ko not_active IP Right Cessation
Patent Citations (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH02133953A (ja) * | 1988-07-08 | 1990-05-23 | Eliyahou Harari | 側壁静電容量体ｄｒａｍセル |
| JPH03139882A (ja) * | 1989-10-26 | 1991-06-14 | Oki Electric Ind Co Ltd | 半導体記憶装置の製造方法 |
| JPH04127519A (ja) * | 1990-09-19 | 1992-04-28 | Nec Corp | 半導体装置およびその製造方法 |
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100238200B1 (ko) * | 1996-07-30 | 2000-01-15 | 윤종용 | 반도체 장치의 커패시터 및 그 제조 방법 |
| US6232178B1 (en) | 1998-11-11 | 2001-05-15 | Nec Corporation | Method for manufacturing capacitive element |
| KR100338939B1 (ko) * | 1999-11-13 | 2002-05-31 | 박종섭 | 커패시터의 제조방법 |
| CN1309016C (zh) * | 2003-09-01 | 2007-04-04 | 旺宏电子股份有限公司 | 形成pn接面的方法及单次可编程只读存储器的结构与制程 |
Also Published As
| Publication number | Publication date |
|---|---|
| KR0175174B1 (ko) | 1999-02-01 |
| JP2830705B2 (ja) | 1998-12-02 |
| KR950004553A (ko) | 1995-02-18 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| JPH0282575A (ja) | 半導体装置およびその製造方法 | |
| JP2001257208A (ja) | 半導体装置のゲート絶縁膜形成方法 | |
| JPH01225149A (ja) | キャパシタ及びその製造方法 | |
| JP2674963B2 (ja) | Ｄｒａｍセルのキャパシター製造方法 | |
| JP2671833B2 (ja) | 半導体装置およびその製造方法 | |
| JP2817645B2 (ja) | 半導体装置の製造方法 | |
| JP2697645B2 (ja) | 半導体装置の製造方法 | |
| JP2830705B2 (ja) | 半導体装置の製造方法 | |
| JP2803589B2 (ja) | 半導体装置の製造方法 | |
| JP3156590B2 (ja) | 半導体装置及びその製造方法 | |
| JP3395165B2 (ja) | 半導体キャパシタの製造方法 | |
| JP2910422B2 (ja) | 半導体装置の製造方法 | |
| JPH06151753A (ja) | 半導体素子の製造方法 | |
| US6323098B1 (en) | Manufacturing method of a semiconductor device | |
| JP3078109B2 (ja) | 半導体装置の製造方法 | |
| JP3395572B2 (ja) | 半導体メモリー、及びその製造方法 | |
| JP3420098B2 (ja) | 半導体装置の製造方法 | |
| KR100377171B1 (ko) | 반구형 실리콘을 이용한 반도체 소자의 캐패시터 형성방법 | |
| KR100463245B1 (ko) | 메모리소자의 커패시터 제조방법_ | |
| JP3226251B2 (ja) | 半導体装置の製造方法 | |
| JP2699625B2 (ja) | 半導体装置の製造方法 | |
| JPH0620990A (ja) | 半導体装置の製造方法 | |
| JPH09213892A (ja) | 半導体素子の製造方法 | |
| KR19990031793A (ko) | 헤미스피리컬 그레인층을 이용한 반도체장치의 커패시터 형성방법 | |
| JPH0810765B2 (ja) | 半導体装置の製造方法 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A02 | Decision of refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A02 Effective date: 19970520 |
|
| A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 Effective date: 19980825 |