JPH06151753A - 半導体素子の製造方法 - Google Patents
半導体素子の製造方法Info
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- JPH06151753A JPH06151753A JP4316611A JP31661192A JPH06151753A JP H06151753 A JPH06151753 A JP H06151753A JP 4316611 A JP4316611 A JP 4316611A JP 31661192 A JP31661192 A JP 31661192A JP H06151753 A JPH06151753 A JP H06151753A
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Abstract
(57)【要約】
【目的】 簡単な方法で電極の表面積を増加させる。
【構成】 堆積膜の結晶状態がアモルファスからポリク
リスタルに変化する遷移温度の下に、表面積の大きいシ
リコン膜６をシリコン電極（リンドープアモルファスシ
リコン膜４）表面上にのみ選択成長させ、表面積の大き
い電極を形成する。 【効果】 本発明のプロセスを用いることで電極を太ら
せることができ、かつ電極表面に凹凸が形成できる。こ
のため電極表面積を飛躍的に増加できる。さらに選択成
長を行うので、電極の分離のためのエッチバックプロセ
スが不要となる。
リスタルに変化する遷移温度の下に、表面積の大きいシ
リコン膜６をシリコン電極（リンドープアモルファスシ
リコン膜４）表面上にのみ選択成長させ、表面積の大き
い電極を形成する。 【効果】 本発明のプロセスを用いることで電極を太ら
せることができ、かつ電極表面に凹凸が形成できる。こ
のため電極表面積を飛躍的に増加できる。さらに選択成
長を行うので、電極の分離のためのエッチバックプロセ
スが不要となる。
Description
【０００１】
【産業上の利用分野】本発明は、半導体素子の製造方法
に関するものである。
に関するものである。
【０００２】
【従来の技術】近年、ＤＲＡＭの高集積化に伴いセルサ
イズは縮小し、キャパシタの面積は小さくなる傾向にあ
る。そこで十分な容量を確保するため、容量部面積が大
きく、耐α線特性や容量部間の干渉が少ないスタックト
キャパシタやトレンチスタックトキャパシタが用いられ
ている。しかし、６４ＭｂｉｔＤＲＡＭでは、セル面積
が１．５μｍ2以下になると見込まれており、これらの
構造を用いたとしても、容量絶縁膜として酸化膜換算膜
厚で５０Å以下の容量絶縁膜厚が要求される。このよう
に薄い容量絶縁膜厚を欠陥なく均一にチップ全体に形成
することは、極めて難しい。そこで、容量部の面積を増
やすことで容量膜厚を現状維持する方法が提案されてい
る。
イズは縮小し、キャパシタの面積は小さくなる傾向にあ
る。そこで十分な容量を確保するため、容量部面積が大
きく、耐α線特性や容量部間の干渉が少ないスタックト
キャパシタやトレンチスタックトキャパシタが用いられ
ている。しかし、６４ＭｂｉｔＤＲＡＭでは、セル面積
が１．５μｍ2以下になると見込まれており、これらの
構造を用いたとしても、容量絶縁膜として酸化膜換算膜
厚で５０Å以下の容量絶縁膜厚が要求される。このよう
に薄い容量絶縁膜厚を欠陥なく均一にチップ全体に形成
することは、極めて難しい。そこで、容量部の面積を増
やすことで容量膜厚を現状維持する方法が提案されてい
る。
【０００３】本発明者は特願平２−７２４６２号明細書
に述べられているように、ＬＰＣＶＤにおけるポリシリ
コン形成温度を、アモルファス領域からポリシリコンに
変化する境界で、表面に半円球状のグレインが緻密に成
長し、表面積は、他の温度で成長したポリシリコンの約
２倍になることを示している。このポリシリコンをスタ
ックとキャパシタの蓄積電極に適応することにより、１
００Åの厚さの酸化膜で十分な容量と低いリーク電流値
とを得ている。しかし、この方法によると、半円球状の
グレインを表面に有するシリコン膜を堆積後、スタック
間を分離するために、ドライエッチングを行うことでス
タック側壁部がエッチングされ、側壁部の凹凸が無くな
ってしまうという問題点があった。
に述べられているように、ＬＰＣＶＤにおけるポリシリ
コン形成温度を、アモルファス領域からポリシリコンに
変化する境界で、表面に半円球状のグレインが緻密に成
長し、表面積は、他の温度で成長したポリシリコンの約
２倍になることを示している。このポリシリコンをスタ
ックとキャパシタの蓄積電極に適応することにより、１
００Åの厚さの酸化膜で十分な容量と低いリーク電流値
とを得ている。しかし、この方法によると、半円球状の
グレインを表面に有するシリコン膜を堆積後、スタック
間を分離するために、ドライエッチングを行うことでス
タック側壁部がエッチングされ、側壁部の凹凸が無くな
ってしまうという問題点があった。
【０００４】そこで、本発明者は、特願平３−５３９３
３号明細書において滑らかな表面を有するアモルファス
シリコンをエッチング等により形状加工を施した後に、
加工時にアモルファスシリコン表面に形成された酸化膜
や炭素を取り除き、真空中あるいは不活性ガス等の非酸
化雰囲気中で加熱処理することにより、アモルファスシ
リコン表面から結晶化を生じさせ、シリコン膜表面に凹
凸を形成する方法を提案している。この方法は、アモル
ファスシリコンを堆積し、スタックを分離した後に表面
に凹凸を付けるため、電極側面も表面と同様に凹凸が形
成できるという有効な方法である。
３号明細書において滑らかな表面を有するアモルファス
シリコンをエッチング等により形状加工を施した後に、
加工時にアモルファスシリコン表面に形成された酸化膜
や炭素を取り除き、真空中あるいは不活性ガス等の非酸
化雰囲気中で加熱処理することにより、アモルファスシ
リコン表面から結晶化を生じさせ、シリコン膜表面に凹
凸を形成する方法を提案している。この方法は、アモル
ファスシリコンを堆積し、スタックを分離した後に表面
に凹凸を付けるため、電極側面も表面と同様に凹凸が形
成できるという有効な方法である。
【０００５】また本発明者は、この製造方法の一つとし
て、リソグラフィーとドライエッチングにより形成した
蓄積電極にアモルファスシリコンのサイドウォールを形
成し、キャパシタを太らせて、さらに表面積を増加する
方法を提案している。
て、リソグラフィーとドライエッチングにより形成した
蓄積電極にアモルファスシリコンのサイドウォールを形
成し、キャパシタを太らせて、さらに表面積を増加する
方法を提案している。
【０００６】
【発明が解決しようとする課題】しかし、上述の方法で
は、蓄積電極にアモルファスシリコンのサイドウォール
を形成するために、アモルファスシリコン膜のエッチバ
ックが必要となる。このエッチバックプロセスを行う
際、デバイス上に段差が存在すると、オーバーエッチが
必要となり、蓄積電極の高さが大きく低減してしまい、
電極表面積を減少させてしまうという問題が残る。
は、蓄積電極にアモルファスシリコンのサイドウォール
を形成するために、アモルファスシリコン膜のエッチバ
ックが必要となる。このエッチバックプロセスを行う
際、デバイス上に段差が存在すると、オーバーエッチが
必要となり、蓄積電極の高さが大きく低減してしまい、
電極表面積を減少させてしまうという問題が残る。
【０００７】本発明の目的は、このような従来の欠点を
除去して、簡易な方法でキャパシタの表面積を増加させ
る半導体素子の製造方法を提供することにある。
除去して、簡易な方法でキャパシタの表面積を増加させ
る半導体素子の製造方法を提供することにある。
【０００８】
【課題を解決するための手段】前記目的を達成するた
め、本発明に係る半導体素子の製造方法は、電極の表面
処理を行い、該電極の表面積を拡張する半導体素子の製
造方法であって、表面処理は、堆積膜の結晶状態がアモ
ルファスからポリクリスタルに変化する遷移温度の下
に、シリコン電極の表面上にのみ表面積の大きいシリコ
ン膜を選択的に成長させる処理である。
め、本発明に係る半導体素子の製造方法は、電極の表面
処理を行い、該電極の表面積を拡張する半導体素子の製
造方法であって、表面処理は、堆積膜の結晶状態がアモ
ルファスからポリクリスタルに変化する遷移温度の下
に、シリコン電極の表面上にのみ表面積の大きいシリコ
ン膜を選択的に成長させる処理である。
【０００９】また、電極の表面処理を行い、該電極の表
面積を拡張する半導体素子の製造方法であって、表面処
理は、アモルファスシリコン電極上にのみアモルファス
シリコンを選択的に堆積した後、真空中もしくは非酸化
雰囲気中で加熱し、アモルファスシリコン表面から結晶
化させたシリコン膜表面に凹凸を形成する処理である。
面積を拡張する半導体素子の製造方法であって、表面処
理は、アモルファスシリコン電極上にのみアモルファス
シリコンを選択的に堆積した後、真空中もしくは非酸化
雰囲気中で加熱し、アモルファスシリコン表面から結晶
化させたシリコン膜表面に凹凸を形成する処理である。
【００１０】また、電極の表面処理を行い、該電極の表
面積を拡張する半導体素子の製造方法であって、表面処
理は、アモルファスシリコン電極上にのみアモルファス
シリコンを選択的に堆積した後、真空中もしくは非酸化
雰囲気中で加熱し、かつシリコンを含むガスに晒して、
アモルファスシリコン上に微小なシリコン結晶核を形成
し、該シリコン結晶核を中心にアモルファスシリコン表
面から多結晶化させたシリコン膜表面に凹凸を形成する
処理である。
面積を拡張する半導体素子の製造方法であって、表面処
理は、アモルファスシリコン電極上にのみアモルファス
シリコンを選択的に堆積した後、真空中もしくは非酸化
雰囲気中で加熱し、かつシリコンを含むガスに晒して、
アモルファスシリコン上に微小なシリコン結晶核を形成
し、該シリコン結晶核を中心にアモルファスシリコン表
面から多結晶化させたシリコン膜表面に凹凸を形成する
処理である。
【００１１】
【作用】本発明者は、シリコン膜がシリコン上には成長
するが、酸化膜上には成長しないという選択成長の低温
化を行い、アモルファスシリコンで形成した電極上に、
アモルファスからポリシリコンに遷移する温度でシリコ
ン膜を選択成長させた。この条件で選択的に成長したシ
リコン膜の表面には、凹凸が形成され、蓄積電極表面積
の増加に有効であることがわかった。本プロセスは、選
択成長を行うため、表面積の大きいシリコン膜を電極に
形成した後に、キャパシタ分離のためのエッチバックプ
ロセスが不要である。
するが、酸化膜上には成長しないという選択成長の低温
化を行い、アモルファスシリコンで形成した電極上に、
アモルファスからポリシリコンに遷移する温度でシリコ
ン膜を選択成長させた。この条件で選択的に成長したシ
リコン膜の表面には、凹凸が形成され、蓄積電極表面積
の増加に有効であることがわかった。本プロセスは、選
択成長を行うため、表面積の大きいシリコン膜を電極に
形成した後に、キャパシタ分離のためのエッチバックプ
ロセスが不要である。
【００１２】上述の製造方法において、アモルファスシ
リコンからポリシリコンに遷移する温度の幅は狭い。こ
れを改善するために、アモルファスシリコン電極核にア
モルファスシリコンを選択的に堆積し、電極を太らせた
後、アモルファスシリコンの結晶化が起こる温度まで真
空中、もしくは非酸化雰囲気中で加熱処理することによ
り、アモルファスシリコン表面から結晶化させシリコン
膜表面に凹凸を形成しても、表面積の大きい電極の形成
が可能となる。本プロセスでも選択成長を行うため、表
面積の大きいシリコン膜を電極に形成した後に、キャパ
シタ分離のためのエッチバックプロセスが不要である。
リコンからポリシリコンに遷移する温度の幅は狭い。こ
れを改善するために、アモルファスシリコン電極核にア
モルファスシリコンを選択的に堆積し、電極を太らせた
後、アモルファスシリコンの結晶化が起こる温度まで真
空中、もしくは非酸化雰囲気中で加熱処理することによ
り、アモルファスシリコン表面から結晶化させシリコン
膜表面に凹凸を形成しても、表面積の大きい電極の形成
が可能となる。本プロセスでも選択成長を行うため、表
面積の大きいシリコン膜を電極に形成した後に、キャパ
シタ分離のためのエッチバックプロセスが不要である。
【００１３】上述の製造方法においても、グレインサイ
ズ制御は可能である。しかし、これを行うためには、ア
モルファスシリコン堆積後のアニール温度上昇率を厳密
に制御しなければならない。これを改善するために、ア
モルファスシリコン電極核にアモルファスシリコンを選
択的に堆積した後、真空中、もしくは非酸化雰囲気中で
加熱し、シリコンを含むガスに基板を晒す方法がある。
このシリコン系のガスに晒す時間を変えることにより、
アモルファスシリコン上に形成される微小なシリコン結
晶核の密度は、制御できる。シリコン膜表面のグレイン
は、この核を中心にアモルファスシリコン表面で結晶化
を行うことで形成可能となるため、表面のグレインの大
きさを２００Åから２０００Åの範囲で制御することが
可能となる。本プロセスでも選択成長を行うため、表面
積の大きいシリコン膜を電極に形成した後にキャパシタ
分離のためのエッチバックプロセスが不要である。
ズ制御は可能である。しかし、これを行うためには、ア
モルファスシリコン堆積後のアニール温度上昇率を厳密
に制御しなければならない。これを改善するために、ア
モルファスシリコン電極核にアモルファスシリコンを選
択的に堆積した後、真空中、もしくは非酸化雰囲気中で
加熱し、シリコンを含むガスに基板を晒す方法がある。
このシリコン系のガスに晒す時間を変えることにより、
アモルファスシリコン上に形成される微小なシリコン結
晶核の密度は、制御できる。シリコン膜表面のグレイン
は、この核を中心にアモルファスシリコン表面で結晶化
を行うことで形成可能となるため、表面のグレインの大
きさを２００Åから２０００Åの範囲で制御することが
可能となる。本プロセスでも選択成長を行うため、表面
積の大きいシリコン膜を電極に形成した後にキャパシタ
分離のためのエッチバックプロセスが不要である。
【００１４】
【実施例】以下、本発明について図面を参照して説明す
る。
る。
【００１５】（実施例１）図１〜図３は、スタックトキ
ャパシタ蓄積電極全体に凹凸表面を有するシリコン膜を
形成した時の製造方法の一例を単純な立方体構造のスタ
ックトキャパシタ電極について適用した場合の断面図で
ある。まず図１（ａ）に示すようにＳｉ基板１上に酸化
膜２を形成し、その上にレジスト３を塗布してパターニ
ングし、ドライエッチングで酸化膜２をエッチングする
（図１（ｂ））。その後、リンドープアモルファスシリ
コンをＬＰＣＶＤ法により、Ｓｉ2Ｈ6ガス（１５０ｃｃ
／ｍｉｎ）と４％Ｐｈ3＋９６％Ｈｅガス（４８０ｃｃ
／ｍｉｎ）とを用いて、０．２Ｔｏｒｒで２０００Å堆
積する。このリンドープアモルファスシリコン膜の代り
にアモルファスシリコンを用いても、他の導電性不純物
を添加したアモルファスシリコン膜でも良い。
ャパシタ蓄積電極全体に凹凸表面を有するシリコン膜を
形成した時の製造方法の一例を単純な立方体構造のスタ
ックトキャパシタ電極について適用した場合の断面図で
ある。まず図１（ａ）に示すようにＳｉ基板１上に酸化
膜２を形成し、その上にレジスト３を塗布してパターニ
ングし、ドライエッチングで酸化膜２をエッチングする
（図１（ｂ））。その後、リンドープアモルファスシリ
コンをＬＰＣＶＤ法により、Ｓｉ2Ｈ6ガス（１５０ｃｃ
／ｍｉｎ）と４％Ｐｈ3＋９６％Ｈｅガス（４８０ｃｃ
／ｍｉｎ）とを用いて、０．２Ｔｏｒｒで２０００Å堆
積する。このリンドープアモルファスシリコン膜の代り
にアモルファスシリコンを用いても、他の導電性不純物
を添加したアモルファスシリコン膜でも良い。
【００１６】このアモルファスシリコン膜４上にレジス
ト５を塗布しパターニングし（図２（ｃ））、これをマ
スクとしてリンドープアモルファスシリコン膜４をドラ
イエッチングし、レジストを除去する（図２（ｄ））。
ト５を塗布しパターニングし（図２（ｃ））、これをマ
スクとしてリンドープアモルファスシリコン膜４をドラ
イエッチングし、レジストを除去する（図２（ｄ））。
【００１７】この後、アモルファスからポリシリコンに
遷移する温度でシリコン膜６を選択成長させる（図３
（ｅ））。このシリコン膜の堆積は、ＳｉＨ2Ｃｌ2（１
００ｃｃ／ｍｉｎ），ＨＣｌ（１０ｃｃ／ｍｉｎ），Ｈ
2（１００００ｃｃ／ｍｉｎ）ガスを用いて、１０Ｔｏ
ｒｒ，６００℃の条件下で行った。このときアモルファ
スシリコンからポリシリコンに遷移するシリコン膜の堆
積温度は、成長圧力により変化する。このため、成長圧
力を変えた場合には、堆積温度も変える必要がある。
遷移する温度でシリコン膜６を選択成長させる（図３
（ｅ））。このシリコン膜の堆積は、ＳｉＨ2Ｃｌ2（１
００ｃｃ／ｍｉｎ），ＨＣｌ（１０ｃｃ／ｍｉｎ），Ｈ
2（１００００ｃｃ／ｍｉｎ）ガスを用いて、１０Ｔｏ
ｒｒ，６００℃の条件下で行った。このときアモルファ
スシリコンからポリシリコンに遷移するシリコン膜の堆
積温度は、成長圧力により変化する。このため、成長圧
力を変えた場合には、堆積温度も変える必要がある。
【００１８】つぎに、この電極を８００℃程度で加熱処
理する。これにより、リンやヒ素等の導電性不純物が下
層電極より凹凸を有するシリコン膜中に注入される。そ
の後、容量絶縁膜７および上部電極（リンドープトポリ
シリコン８）を形成する（図３（ｆ））。このようにし
て形成したキャパシタの表面積増加率は、７００℃出形
成したシリコン膜の２．３倍程度と非常に大きい。
理する。これにより、リンやヒ素等の導電性不純物が下
層電極より凹凸を有するシリコン膜中に注入される。そ
の後、容量絶縁膜７および上部電極（リンドープトポリ
シリコン８）を形成する（図３（ｆ））。このようにし
て形成したキャパシタの表面積増加率は、７００℃出形
成したシリコン膜の２．３倍程度と非常に大きい。
【００１９】（実施例２）実施例１の方法において、表
面積の大きいシリコン蓄積電極を形成することは可能で
あるが、選択成長条件でアモルファスシリコンからポリ
シリコンに遷移する温度の幅は狭く、厳密な温度コント
ロールが必要となる。これを改善するために、アモルフ
ァスシリコン電極核にアモルファスシリコンをＳｉＨ2
Ｃｌ2（１００ｃｃ／ｍｉｎ），ＨＣｌ（１０ｃｃ／ｍ
ｉｎ），Ｈ2（１００００ｃｃ／ｍｉｎ）ガスを用い
て、ＬＰＣＶＤ法により１０Ｔｏｒｒ，５５０℃の条件
で選択的に３００Å成長させて電極を太らせる。
面積の大きいシリコン蓄積電極を形成することは可能で
あるが、選択成長条件でアモルファスシリコンからポリ
シリコンに遷移する温度の幅は狭く、厳密な温度コント
ロールが必要となる。これを改善するために、アモルフ
ァスシリコン電極核にアモルファスシリコンをＳｉＨ2
Ｃｌ2（１００ｃｃ／ｍｉｎ），ＨＣｌ（１０ｃｃ／ｍ
ｉｎ），Ｈ2（１００００ｃｃ／ｍｉｎ）ガスを用い
て、ＬＰＣＶＤ法により１０Ｔｏｒｒ，５５０℃の条件
で選択的に３００Å成長させて電極を太らせる。
【００２０】その後アモルファスシリコンの結晶化が起
こる温度（６００℃）まで、酸素分圧１×１０-7Ｔｏｒ
ｒ以下の雰囲気を有する真空中で加熱処理した（図
４）。本実施例では、真空中で加熱を用いているが、不
活性ガス等の非酸化雰囲気中で加熱処理しても良い。
こる温度（６００℃）まで、酸素分圧１×１０-7Ｔｏｒ
ｒ以下の雰囲気を有する真空中で加熱処理した（図
４）。本実施例では、真空中で加熱を用いているが、不
活性ガス等の非酸化雰囲気中で加熱処理しても良い。
【００２１】この加熱処理を施すことにより、アモルフ
ァスシリコン表面から結晶化を起こしシリコン膜表面に
凹凸を形成し、表面積の大きい電極を形成することが可
能となる。本プロセスでも選択成長を行うため、表面積
の大きいシリコン膜を電極に形成した後に、キャパシタ
分離のためのエッチバックプロセスが不要となる。
ァスシリコン表面から結晶化を起こしシリコン膜表面に
凹凸を形成し、表面積の大きい電極を形成することが可
能となる。本プロセスでも選択成長を行うため、表面積
の大きいシリコン膜を電極に形成した後に、キャパシタ
分離のためのエッチバックプロセスが不要となる。
【００２２】（実施例３）実施例２の方法において、表
面積の大きいシリコン蓄積電極を形成することは可能で
あるが、表面のグレインサイズをコントロールし形成す
ることは難しい。これを改善するために、アモルファス
シリコン電極核にアモルファスシリコンをＳｉＨ2Ｃｌ2
（１００ｃｃ／ｍｉｎ），ＨＣｌ（１０ｃｃ／ｍｉ
ｎ），Ｈ2（１００００ｃｃ／ｍｉｎ）ガスを用いて、
ＬＰＣＶＤ法により１０Ｔｏｒｒ，５５０℃の条件で選
択的に３００Å成長させ電極を太らせる。
面積の大きいシリコン蓄積電極を形成することは可能で
あるが、表面のグレインサイズをコントロールし形成す
ることは難しい。これを改善するために、アモルファス
シリコン電極核にアモルファスシリコンをＳｉＨ2Ｃｌ2
（１００ｃｃ／ｍｉｎ），ＨＣｌ（１０ｃｃ／ｍｉ
ｎ），Ｈ2（１００００ｃｃ／ｍｉｎ）ガスを用いて、
ＬＰＣＶＤ法により１０Ｔｏｒｒ，５５０℃の条件で選
択的に３００Å成長させ電極を太らせる。
【００２３】その後アモルファスシリコンの結晶化が温
度だけにより起こる温度（６００℃）より２０℃低い５
８０℃まで加熱し、Ｓｉ2Ｈ6ガス（１３ｃｃ／ｍｉｎ）
とＨｃｌガス（２ｃｃ／ｍｉｎ）とを用いて、シリコン
電極上のみに選択的に半球上グレイン成長の核となる微
結晶核を形成する。このシリコン電極上に形成したシリ
コン結晶核の密度を変えることで、表面の半球上グレイ
ンのサイズを変えることが可能となる（図５）。
度だけにより起こる温度（６００℃）より２０℃低い５
８０℃まで加熱し、Ｓｉ2Ｈ6ガス（１３ｃｃ／ｍｉｎ）
とＨｃｌガス（２ｃｃ／ｍｉｎ）とを用いて、シリコン
電極上のみに選択的に半球上グレイン成長の核となる微
結晶核を形成する。このシリコン電極上に形成したシリ
コン結晶核の密度を変えることで、表面の半球上グレイ
ンのサイズを変えることが可能となる（図５）。
【００２４】本実施例では、シリコン上への微結晶核の
形成を真空中で行っているが、不活性ガス等の非酸化雰
囲気中で加熱処理しても良い。本プロセスでも選択成長
を行うため、表面積の大きいシリコン電極を形成した後
に、キャパシタ分離のためのエッチバックプロセスが不
要となる。
形成を真空中で行っているが、不活性ガス等の非酸化雰
囲気中で加熱処理しても良い。本プロセスでも選択成長
を行うため、表面積の大きいシリコン電極を形成した後
に、キャパシタ分離のためのエッチバックプロセスが不
要となる。
【００２５】
【発明の効果】以上説明したように本発明によれば、電
極を太らせ、かつ電極表面に凹凸を形成するため、電極
表面積を飛躍的に増加できる。さらに選択成長を行うた
め、電極の分離のためのエッチバックプロセスが不要と
なる。
極を太らせ、かつ電極表面に凹凸を形成するため、電極
表面積を飛躍的に増加できる。さらに選択成長を行うた
め、電極の分離のためのエッチバックプロセスが不要と
なる。
【図１】本発明の一実施例の製造方法を説明するための
工程順に示した半導体チップの模式的断面図である。
工程順に示した半導体チップの模式的断面図である。
【図２】本発明の一実施例の製造方法を説明するための
工程順に示した半導体チップの模式的断面図である。
工程順に示した半導体チップの模式的断面図である。
【図３】本発明の一実施例の製造方法を説明するための
工程順に示した半導体チップの模式的断面図である。
工程順に示した半導体チップの模式的断面図である。
【図４】本発明の一実施例を用いて形成した電極の電子
顕微鏡写真である。
顕微鏡写真である。
【図５】本発明の一実施例を用いて形成した電極の電子
顕微鏡写真である。
顕微鏡写真である。
１ シリコン基板 ２ シリコン酸化膜 ３ レジスト ４ ドープトアモルファスシリコン膜 ５ レジスト ６ シリコン膜 ７ 容量絶縁膜 ８ リンドープポリシリコン
─────────────────────────────────────────────────────
【手続補正書】
【提出日】平成５年７月１９日
【手続補正１】
【補正対象書類名】明細書
【補正対象項目名】図４
【補正方法】変更
【補正内容】
【図４】本発明の一実施例を用いて形成した電極の結晶
構造を示す電子顕微鏡写真である。
構造を示す電子顕微鏡写真である。
【手続補正２】
【補正対象書類名】明細書
【補正対象項目名】図５
【補正方法】変更
【補正内容】
【図５】本発明の一実施例を用いて形成した電極の結晶
構造を示す電子顕微鏡写真である。
構造を示す電子顕微鏡写真である。
Claims (3)
- 【請求項１】 電極の表面処理を行い、該電極の表面積
を拡張する半導体素子の製造方法であって、 表面処理は、堆積膜の結晶状態がアモルファスからポリ
クリスタルに変化する遷移温度の下に、シリコン電極の
表面上にのみ表面積の大きいシリコン膜を選択的に成長
させる処理であることを特徴とする半導体素子の製造方
法。 - 【請求項２】 電極の表面処理を行い、該電極の表面積
を拡張する半導体素子の製造方法であって、 表面処理は、アモルファスシリコン電極上にのみアモル
ファスシリコンを選択的に堆積した後、真空中もしくは
非酸化雰囲気中で加熱し、アモルファスシリコン表面か
ら結晶化させたシリコン膜表面に凹凸を形成する処理で
あることを特徴とする半導体素子の製造方法。 - 【請求項３】 電極の表面処理を行い、該電極の表面積
を拡張する半導体素子の製造方法であって、 表面処理は、アモルファスシリコン電極上にのみアモル
ファスシリコンを選択的に堆積した後、真空中もしくは
非酸化雰囲気中で加熱し、かつシリコンを含むガスに晒
して、アモルファスシリコン上に微小なシリコン結晶核
を形成し、該シリコン結晶核を中心にアモルファスシリ
コン表面から多結晶化させたシリコン膜表面に凹凸を形
成する処理であることを特徴とする半導体素子の製造方
法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4316611A JP2882217B2 (ja) | 1992-10-30 | 1992-10-30 | 半導体素子の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4316611A JP2882217B2 (ja) | 1992-10-30 | 1992-10-30 | 半導体素子の製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH06151753A true JPH06151753A (ja) | 1994-05-31 |
| JP2882217B2 JP2882217B2 (ja) | 1999-04-12 |
Family
ID=18078999
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP4316611A Expired - Lifetime JP2882217B2 (ja) | 1992-10-30 | 1992-10-30 | 半導体素子の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2882217B2 (ja) |
Cited By (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| FR2770027A1 (fr) * | 1997-10-18 | 1999-04-23 | United Microelectronics Corp | Procede de fabrication d'une structure en silicium a grains hemispheriques |
| KR100238200B1 (ko) * | 1996-07-30 | 2000-01-15 | 윤종용 | 반도체 장치의 커패시터 및 그 제조 방법 |
| US6137131A (en) * | 1997-08-22 | 2000-10-24 | Texas Instrumants - Acer Incorporated | Dram cell with a multiple mushroom-shaped capacitor |
| KR100338818B1 (ko) * | 1999-12-29 | 2002-05-31 | 박종섭 | 반도체장치의 전하저장전극 형성방법 |
| KR100541513B1 (ko) * | 1998-09-08 | 2006-03-09 | 삼성전자주식회사 | 반도체소자의 커패시터 제조방법 |
-
1992
- 1992-10-30 JP JP4316611A patent/JP2882217B2/ja not_active Expired - Lifetime
Cited By (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100238200B1 (ko) * | 1996-07-30 | 2000-01-15 | 윤종용 | 반도체 장치의 커패시터 및 그 제조 방법 |
| US6137131A (en) * | 1997-08-22 | 2000-10-24 | Texas Instrumants - Acer Incorporated | Dram cell with a multiple mushroom-shaped capacitor |
| FR2770027A1 (fr) * | 1997-10-18 | 1999-04-23 | United Microelectronics Corp | Procede de fabrication d'une structure en silicium a grains hemispheriques |
| KR100541513B1 (ko) * | 1998-09-08 | 2006-03-09 | 삼성전자주식회사 | 반도체소자의 커패시터 제조방법 |
| KR100338818B1 (ko) * | 1999-12-29 | 2002-05-31 | 박종섭 | 반도체장치의 전하저장전극 형성방법 |
Also Published As
| Publication number | Publication date |
|---|---|
| JP2882217B2 (ja) | 1999-04-12 |
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