JP2861343B2 - 半導体装置およびその製造方法 - Google Patents
半導体装置およびその製造方法Info
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- JP2861343B2 JP2861343B2 JP2249154A JP24915490A JP2861343B2 JP 2861343 B2 JP2861343 B2 JP 2861343B2 JP 2249154 A JP2249154 A JP 2249154A JP 24915490 A JP24915490 A JP 24915490A JP 2861343 B2 JP2861343 B2 JP 2861343B2
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- forming
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Description
【発明の詳細な説明】 （産業上の利用分野） 本発明はキャパシターの電極に多結晶シリコンを用い
る半導体装置およびその製造方法に関する。
る半導体装置およびその製造方法に関する。
（従来の技術） 近年、DRAMの高集積化に伴いセルサイズは縮小し、キ
ャパシターの面積は小さくなる傾向にある。そこで、十
分な容量を確保するため、容量部面積が大きく、耐α線
特性や容量部間の干渉が少ないスタックトキャパシター
やトレンチスタックトキャパシターが用いられている。
しかし、64MbitのDRAMではセル面積は２μｍ2以下にな
ると見込まれており、これらの構造を用いたとしても、
容量絶縁膜として厚さ50Åという極めて薄い酸化膜が要
求される。この様に薄い酸化膜を欠陥なく均質にチップ
全体に形成することは極めて難しい。そこで、容量部の
面積を増やすことで容量膜厚を現状維持する方法が提案
されている。渡辺らは特願平２−72462号（平成２年３
月20日出願）でLPCVDにおけるポリシリコン形成をある
温度範囲で行なうと、アモルファス領域からポリシリコ
ンに変化する境界で、表面に半円球状のグレインが稠密
に成長し、表面積は他の温度で成長したポリシリコンの
約２倍になることを示している。このポリシリコンをス
タックトキャパシターの蓄電電極に適応することにより
厚さ100Åの酸化膜で十分な容量と低いリーク電流値を
得ている。
ャパシターの面積は小さくなる傾向にある。そこで、十
分な容量を確保するため、容量部面積が大きく、耐α線
特性や容量部間の干渉が少ないスタックトキャパシター
やトレンチスタックトキャパシターが用いられている。
しかし、64MbitのDRAMではセル面積は２μｍ2以下にな
ると見込まれており、これらの構造を用いたとしても、
容量絶縁膜として厚さ50Åという極めて薄い酸化膜が要
求される。この様に薄い酸化膜を欠陥なく均質にチップ
全体に形成することは極めて難しい。そこで、容量部の
面積を増やすことで容量膜厚を現状維持する方法が提案
されている。渡辺らは特願平２−72462号（平成２年３
月20日出願）でLPCVDにおけるポリシリコン形成をある
温度範囲で行なうと、アモルファス領域からポリシリコ
ンに変化する境界で、表面に半円球状のグレインが稠密
に成長し、表面積は他の温度で成長したポリシリコンの
約２倍になることを示している。このポリシリコンをス
タックトキャパシターの蓄電電極に適応することにより
厚さ100Åの酸化膜で十分な容量と低いリーク電流値を
得ている。
（発明が解決しようとする課題） しかし、渡辺らの方法によると、円球状のグレインが
表面上に出現する条件は、成長温度が545°Ｃから555°
Ｃのわずかな10°Ｃの範囲であり、生産に用いる場合、
LPCVDの温度管理が非常に難しいという問題点があっ
た。
表面上に出現する条件は、成長温度が545°Ｃから555°
Ｃのわずかな10°Ｃの範囲であり、生産に用いる場合、
LPCVDの温度管理が非常に難しいという問題点があっ
た。
本発明の目的は、この様な従来の欠点を除去せしめ
て、広い形成条件で表面積の大きな多結晶シリコンを作
成することによる半導体装置およびその製造方法を提供
することにある。
て、広い形成条件で表面積の大きな多結晶シリコンを作
成することによる半導体装置およびその製造方法を提供
することにある。
（課題を解決するための手段） 本発明は、基板上にアモルファスシリコン層を形成す
る工程と、熱処理を加えることにより前記アモルファス
シリコン層の表面に多結晶シリコンの多数の核を形成す
るとともに当該核を成長させ表面が凹凸になった多結晶
シリコン層を形成する工程と、前記多結晶シリコン層の
前記表面の凹凸上に誘電体膜を形成する工程と、前記誘
電体膜上に導電体層を形成する工程を有し、前記多結晶
シリコン層、前記誘電体層および前記導電体層よりなる
キャパシタを形成することを特徴とする半導体装置の製
造方法である。
る工程と、熱処理を加えることにより前記アモルファス
シリコン層の表面に多結晶シリコンの多数の核を形成す
るとともに当該核を成長させ表面が凹凸になった多結晶
シリコン層を形成する工程と、前記多結晶シリコン層の
前記表面の凹凸上に誘電体膜を形成する工程と、前記誘
電体膜上に導電体層を形成する工程を有し、前記多結晶
シリコン層、前記誘電体層および前記導電体層よりなる
キャパシタを形成することを特徴とする半導体装置の製
造方法である。
（作用） 本発明の原理について説明する。本発明者は、真空中
でａ−Siを形成後大気中に取り出すことなく真空中でア
ニールすると半円球状のポリシリコンとなることを新た
に見出した。これは、次の様な原理に基づく。第１図
（ａ）に示す様にアモルファス絶縁膜11上にａ−Si12を
堆積すると表面は平坦である。この基板表面を清浄に保
った状態でアニールすると第１図（ｂ）に示す様にポリ
シリコンの核13が表面上に形成される。清浄なａ−Si表
面上におけるSiの表面拡散速度は、固相成長速度に比べ
て極めて速く、Siは表面を拡散することによって、表面
上に形成されたポリシリコンの核に集り、第１図（ｃ）
に示す様にポリシリコン核14はキノコ状に成長する。成
長につれてその根元が細くなる。さらに、反応が進むと
ポリシリコン核14の根元が切れてａ−Si上に落ち、第１
図（ｄ）に示すように半円球状の構造が表面に形成され
る。以上の反応におけるポリシリコンの形状にはアニー
ル温度は本質的な影響を及ぼさない。アニール温度はこ
の反応の起こる速度を律速し、アニール温度が600°Ｃ
以下では形成速度は極めて遅くなる。通常行なわれてい
る様にａ−Si堆積後、大気中に基板を出し、窒素雰囲気
中等でアニールした場合には、この様な半円球構造は現
れず、表面は平坦になる。これは次の様な原理に基づ
く。第２図（ａ）に示す様にアモルファス絶縁膜上にａ
−Siを堆積すると表面は平坦である。この基板を大気中
に取り出すと第２図（ｂ）に示すようにａ−Si上に自然
酸化膜が形成される。この様な基板をアニールしても、
ａ−Siが多結晶化する温度では自然酸化膜は蒸発しない
ため、ａ−Siの表面は酸化膜によって終端された状態で
ある。このような状態では表面におけるSiの表面拡散が
ほとんど起こらず核形成はａ−Si内部で起こり、第２図
（ｃ）に示す様に表面は平坦な状態で維持される。以上
述べたように、多結晶化膜の表面のモフォロジーはａ−
Siの表面が清浄であるかどうかに大きく依存しており、
表面積を広げるためには、表面が清浄なａ−Siをアニー
ルすることが必要である。
でａ−Siを形成後大気中に取り出すことなく真空中でア
ニールすると半円球状のポリシリコンとなることを新た
に見出した。これは、次の様な原理に基づく。第１図
（ａ）に示す様にアモルファス絶縁膜11上にａ−Si12を
堆積すると表面は平坦である。この基板表面を清浄に保
った状態でアニールすると第１図（ｂ）に示す様にポリ
シリコンの核13が表面上に形成される。清浄なａ−Si表
面上におけるSiの表面拡散速度は、固相成長速度に比べ
て極めて速く、Siは表面を拡散することによって、表面
上に形成されたポリシリコンの核に集り、第１図（ｃ）
に示す様にポリシリコン核14はキノコ状に成長する。成
長につれてその根元が細くなる。さらに、反応が進むと
ポリシリコン核14の根元が切れてａ−Si上に落ち、第１
図（ｄ）に示すように半円球状の構造が表面に形成され
る。以上の反応におけるポリシリコンの形状にはアニー
ル温度は本質的な影響を及ぼさない。アニール温度はこ
の反応の起こる速度を律速し、アニール温度が600°Ｃ
以下では形成速度は極めて遅くなる。通常行なわれてい
る様にａ−Si堆積後、大気中に基板を出し、窒素雰囲気
中等でアニールした場合には、この様な半円球構造は現
れず、表面は平坦になる。これは次の様な原理に基づ
く。第２図（ａ）に示す様にアモルファス絶縁膜上にａ
−Siを堆積すると表面は平坦である。この基板を大気中
に取り出すと第２図（ｂ）に示すようにａ−Si上に自然
酸化膜が形成される。この様な基板をアニールしても、
ａ−Siが多結晶化する温度では自然酸化膜は蒸発しない
ため、ａ−Siの表面は酸化膜によって終端された状態で
ある。このような状態では表面におけるSiの表面拡散が
ほとんど起こらず核形成はａ−Si内部で起こり、第２図
（ｃ）に示す様に表面は平坦な状態で維持される。以上
述べたように、多結晶化膜の表面のモフォロジーはａ−
Siの表面が清浄であるかどうかに大きく依存しており、
表面積を広げるためには、表面が清浄なａ−Siをアニー
ルすることが必要である。
（実施例） 本発明の実施例について具体的に説明する。ここでは
40ccの電子銃式Si蒸着器を備えたMBE装置を用いて行っ
た。試料ウエハーには表面上に熱酸化によって厚さ2000
ÅのSiO2を形成した４インチｎ型Si（100）基板を用い
た。試料ウエハーはRCA洗浄後、形成室内に搬送し、800
℃１分間の加熱による清浄化を行った。基板温度を室温
に下げた後、電子銃式Si蒸着器から、７Å/sのSi分子線
を照射し酸化膜上に厚さ2000Åのアモルファスシリコン
（ａ−Si）層を形成した。この基板を同一真空槽内で加
熱しａ−Si層を多結晶化させた。多結晶化したかどうか
の判断は高速電子線回折（RHEED）によるin−situ観察
によって行なった。形成した基板は大気中に取り出し、
断面のTEM観察によって評価した。
40ccの電子銃式Si蒸着器を備えたMBE装置を用いて行っ
た。試料ウエハーには表面上に熱酸化によって厚さ2000
ÅのSiO2を形成した４インチｎ型Si（100）基板を用い
た。試料ウエハーはRCA洗浄後、形成室内に搬送し、800
℃１分間の加熱による清浄化を行った。基板温度を室温
に下げた後、電子銃式Si蒸着器から、７Å/sのSi分子線
を照射し酸化膜上に厚さ2000Åのアモルファスシリコン
（ａ−Si）層を形成した。この基板を同一真空槽内で加
熱しａ−Si層を多結晶化させた。多結晶化したかどうか
の判断は高速電子線回折（RHEED）によるin−situ観察
によって行なった。形成した基板は大気中に取り出し、
断面のTEM観察によって評価した。
第３図は加熱温度とポリシリコンの核が形成されるま
での時間との関係を示したものである。加熱温度が600
℃以下になると核が形成されるまでの時間が非常に長く
なる。ａ−Siを形成したサンプルの加熱前、加熱し核が
形成された直後、核が成長する途中、十分に多結晶化が
起こった時点の断面のTEM観察を行なったところ、第１
図（ａ），（ｂ），（ｃ），（ｄ）に示した概略図と同
様のTEM像を得ることができ、本発明の効果を確認し
た。加熱温度は600℃から900℃まで変化させたが、第３
図に示すように核が形成されるまでの時間が変化するだ
けであり、広い温度範囲で表面に半円球状の凹凸が観察
された。次に、ａ−Siを形成した後、一度大気中に出
し、再び真空槽中に入れ、同一条件でアニールするとい
う比較を行なった。この場合には、第２図（ａ），
（ｂ），（ｃ）と同様のTEM像を得ることができ、表面
上に自然酸化膜をできると半円球状の凹凸が現れないこ
とを確かめることができた。
での時間との関係を示したものである。加熱温度が600
℃以下になると核が形成されるまでの時間が非常に長く
なる。ａ−Siを形成したサンプルの加熱前、加熱し核が
形成された直後、核が成長する途中、十分に多結晶化が
起こった時点の断面のTEM観察を行なったところ、第１
図（ａ），（ｂ），（ｃ），（ｄ）に示した概略図と同
様のTEM像を得ることができ、本発明の効果を確認し
た。加熱温度は600℃から900℃まで変化させたが、第３
図に示すように核が形成されるまでの時間が変化するだ
けであり、広い温度範囲で表面に半円球状の凹凸が観察
された。次に、ａ−Siを形成した後、一度大気中に出
し、再び真空槽中に入れ、同一条件でアニールするとい
う比較を行なった。この場合には、第２図（ａ），
（ｂ），（ｃ）と同様のTEM像を得ることができ、表面
上に自然酸化膜をできると半円球状の凹凸が現れないこ
とを確かめることができた。
さらに、このようにして作ったポリシリコン上に厚さ
100Åの酸化膜を形成しキャパシターを作製してその容
量を測定した。第４図はａ−Si堆積後のアニール温度と
容量との関係を、アニール前に大気中に出した場合と出
さなかった場合で比較したものである。第４図にしめし
たように大気に出さなかった場合は、アニールすると、
アニール温度の非常に広い範囲で約２倍の容量が得られ
た。これは、ａ−Siをアニールすることによって表面上
に半円球状の凹凸ができ表面積が約２倍になったことを
示している。一方、一度大気に出した場合には、アニー
ルしても容量は増えずほぼａ−Si形成直後と同じであ
り、真空内で加熱することがキャパシターの容量を増加
させるために極めて有効であることを確認できた。
100Åの酸化膜を形成しキャパシターを作製してその容
量を測定した。第４図はａ−Si堆積後のアニール温度と
容量との関係を、アニール前に大気中に出した場合と出
さなかった場合で比較したものである。第４図にしめし
たように大気に出さなかった場合は、アニールすると、
アニール温度の非常に広い範囲で約２倍の容量が得られ
た。これは、ａ−Siをアニールすることによって表面上
に半円球状の凹凸ができ表面積が約２倍になったことを
示している。一方、一度大気に出した場合には、アニー
ルしても容量は増えずほぼａ−Si形成直後と同じであ
り、真空内で加熱することがキャパシターの容量を増加
させるために極めて有効であることを確認できた。
なお、本実施例ではシリコンウエハーを対象とした
が、本発明の方法は表面にのみシリコンが存在するSOS
（Silicon on Sapphire）基板や更に一般にSOI（Silico
n on Insulator）基板等にも当然適用できる。さらに、
本実施例ではMBE槽内で電子銃式シリコン蒸着装置を用
いてａ−Si層の形成を行なったが、ａ−Si層の形成の方
法は、ガスソースMBE、LPCVD、スパッタでも、ａ−Siの
表面が清浄であれば同様な現象が起こることを確かめ
た。
が、本発明の方法は表面にのみシリコンが存在するSOS
（Silicon on Sapphire）基板や更に一般にSOI（Silico
n on Insulator）基板等にも当然適用できる。さらに、
本実施例ではMBE槽内で電子銃式シリコン蒸着装置を用
いてａ−Si層の形成を行なったが、ａ−Si層の形成の方
法は、ガスソースMBE、LPCVD、スパッタでも、ａ−Siの
表面が清浄であれば同様な現象が起こることを確かめ
た。
（発明の効果） 以上、詳細に述べた通り本発明によれば、ａ−Siを堆
積後、表面の清浄度を保った状態で加熱し多結晶化させ
ることによって、非常に広い温度条件で多結晶表面に半
円球状の凹凸を形成することができ、これをキャパシタ
ーの蓄電電極に用いれば、その容量を増加させることが
できる。
積後、表面の清浄度を保った状態で加熱し多結晶化させ
ることによって、非常に広い温度条件で多結晶表面に半
円球状の凹凸を形成することができ、これをキャパシタ
ーの蓄電電極に用いれば、その容量を増加させることが
できる。
第１図は、本発明の概念図、第２図は、従来例の概念
図、第３図は、加熱温度とポリシリコンの核が形成され
るまでの時間との関係を示す図、第４図は、ａ−Si堆積
後のアニール温度と容量との関係を示す図。
図、第３図は、加熱温度とポリシリコンの核が形成され
るまでの時間との関係を示す図、第４図は、ａ−Si堆積
後のアニール温度と容量との関係を示す図。
フロントページの続き (58)調査した分野(Int.Cl.6，ＤＢ名) H01L 27/04 H01L 21/822 H01L 27/108 H01L 21/8242
Claims (14)
- 【請求項１】基板上にアモルファスシリコン層を形成す
る工程と、熱処理を加えることにより前記アモルファス
シリコン層の表面に多結晶シリコン層の多数の核を形成
するとともに当該核を成長させ表面が凹凸になった多結
晶シリコン層を形成する工程と、前記多結晶シリコン層
の前記表面の凹凸上に誘電体膜を形成する工程と、前記
誘電体膜上に導電体層を形成する工程を有し、前記多結
晶シリコン層、前記誘電体層および前記導電体層よりな
るキャパシタを形成することを特徴とする半導体装置の
製造方法。 - 【請求項２】基板上にアモルファス膜を介してアモルフ
ァスシリコン層を形成する工程と、熱処理を加えること
により前記アモルファスシリコン層の表面に多結晶シリ
コンの多数の核を形成するとともに当該核を成長させ表
面が凹凸になった多結晶シリコン層を形成する工程と、
前記多結晶シリコン層の前記表面の凹凸上に誘電体膜を
形成する工程と、前記誘電体膜上に導電体層を形成する
工程を有し、前記多結晶シリコン層、前記誘電体層およ
び前記導電体層よりなるキャパシタを形成することを特
徴とする半導体装置の製造方法。 - 【請求項３】前記アモルファスシリコン層の表面が清浄
な状態で前記熱処理を行うことを特徴とする請求項１ま
たは請求項２に記載の半導体装置の製造方法。 - 【請求項４】前記アモルファスシリコン層の形成から前
記熱処理までの間、該アモルファスシリコン層の表面を
大気または酸化性雰囲気にさらさないように保持するこ
とを特徴とする請求項１から請求項３のいずれかに記載
の半導体装置の製造方法。 - 【請求項５】前記熱処理を真空中で行うことを特徴とす
る請求項１から請求項４のいずれかに記載の半導体装置
の製造方法。 - 【請求項６】前記基板として、シリコン基板またはSOI
基板またはSOS基板を用いることを特徴とする請求項１
から請求項５のいずれかに記載の半導体装置の製造方
法。 - 【請求項７】前記アモルファスシリコン層の形成方法と
して、MBE法またはガスソースMBE法またはLPCVD法また
はスパッター法を用いることを特徴とする請求項１から
請求項６のいずれかに記載の半導体装置の製造方法。 - 【請求項８】多結晶シリコン層と、この多結晶シリコン
層の表面上に形成された誘電体層と、この誘電体層上に
形成された導電体層とでなるキャパシタを有する半導体
装置において、前記多結晶シリコン層は前記誘電体層が
形成された側の表面に凹凸を有し、該多結晶シリコン層
表面の凹凸における各凸部は多結晶シリコンの成長核と
して形成され、かつ当該核は根元が細く上部が太い構造
となっていることを特徴とする半導体装置。 - 【請求項９】前記多結晶シリコン層は、その表面の前記
凸部と該凸部下方の層状部とが連続している請求項８に
記載の半導体装置。 - 【請求項１０】シリコン層と、このシリコン層の表面上
に形成された誘電体層と、この誘電体層上に形成された
導電体層とでなるキャパシタを有する半導体装置におい
て、前記シリコン層は前記誘電体層が形成された側の表
面に凹凸を有し、この凹凸における各凸部は前記シリコ
ン層の母体となるシリコンが核に集まることにより形成
されて、根元が細く上部が太い構造となっていることを
特徴とする半導体装置。 - 【請求項１１】前記キャパシタが半導体基板上にアモル
ファス絶縁膜を介して設置されたことを特徴とする請求
項８から請求項10のいずれかに記載の半導体装置。 - 【請求項１２】基板を膜形成装置内に搬送し、シリコン
を含む原料を前記基板上に供給する工程と、前記シリコ
ンを含む原料の供給を停止し、前記基板を前記膜形成装
置から取り出すことなくそのままにした状態でアニール
する工程とを有して、表面が凹凸とされたシリコン膜を
前記基板上に形成することを特徴とする半導体装置の製
造方法。 - 【請求項１３】前記シリコンを含む原料の前記基板上へ
の供給によってアモルファスシリコン膜が形成され、前
記アニールにより前記アモルファスシリコン膜表面の核
が成長して表面が凹凸とされたシリコン膜が形成される
ことを特徴とする請求項12に記載の半導体装置の製造方
法。 - 【請求項１４】前記表面が凹凸とされたシリコン膜の表
面に誘電体膜を形成する工程と、前記誘電体膜の表面に
導電体膜を形成する工程とをさらに有することを特徴と
する請求項12または請求項13に記載の半導体装置の製造
方法。
Priority Applications (14)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2249154A JP2861343B2 (ja) | 1990-09-19 | 1990-09-19 | 半導体装置およびその製造方法 |
| US07/672,073 US5366917A (en) | 1990-03-20 | 1991-03-19 | Method for fabricating polycrystalline silicon having micro roughness on the surface |
| DE69130263T DE69130263T2 (de) | 1990-03-20 | 1991-03-20 | Verfahren zum Herstellen von polykristallinem Silizium mit mikrorauher Oberfläche |
| DE69122796T DE69122796T2 (de) | 1990-03-20 | 1991-03-20 | Verfahren zum Herstellen eines Halbleiterbauelements mit einem Kondensator, wobei polykristallines Silizium mit mikrorauher Oberfläche verwendet wird |
| EP94111698A EP0630055B1 (en) | 1990-03-20 | 1991-03-20 | Method for fabricating polycrystalline silicon having micro roughness on the surface |
| EP91302414A EP0448374B1 (en) | 1990-03-20 | 1991-03-20 | Method for fabricating a semiconductor device having a capacitor with polycrystalline silicon having micro roughness on the surface |
| DE69132354T DE69132354T2 (de) | 1990-03-20 | 1991-03-20 | Halbleitervorrichtung |
| EP95110516A EP0689252B1 (en) | 1990-03-20 | 1991-03-20 | Semiconductor device |
| KR91004366A KR960012915B1 (en) | 1990-03-20 | 1991-03-20 | Semiconductor device fabrication process |
| US08/177,995 US5723379A (en) | 1990-03-20 | 1994-01-06 | Method for fabricating polycrystalline silicon having micro roughness on the surface |
| US08/447,561 US5691249A (en) | 1990-03-20 | 1995-05-23 | Method for fabricating polycrystalline silicon having micro roughness on the surface |
| US08/447,678 US5623243A (en) | 1990-03-20 | 1995-05-23 | Semiconductor device having polycrystalline silicon layer with uneven surface defined by hemispherical or mushroom like shape silicon grain |
| KR95018393A KR960012248B1 (en) | 1990-03-20 | 1995-06-26 | Method for fabricating a semiconductor device |
| KR95018392A KR960012247B1 (en) | 1990-03-20 | 1995-06-26 | Semiconductor device |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2249154A JP2861343B2 (ja) | 1990-09-19 | 1990-09-19 | 半導体装置およびその製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH04127519A JPH04127519A (ja) | 1992-04-28 |
| JP2861343B2 true JP2861343B2 (ja) | 1999-02-24 |
Family
ID=17188710
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2249154A Expired - Lifetime JP2861343B2 (ja) | 1990-03-20 | 1990-09-19 | 半導体装置およびその製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2861343B2 (ja) |
Families Citing this family (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP4504445B2 (ja) * | 1992-04-30 | 2010-07-14 | 株式会社東芝 | 半導体装置の製造方法 |
| JPH06163954A (ja) * | 1992-11-20 | 1994-06-10 | Sanyo Electric Co Ltd | 結晶系シリコン薄膜の形成方法及びこの膜を用いた光起電力装置 |
| JP2830705B2 (ja) * | 1993-07-22 | 1998-12-02 | 日本電気株式会社 | 半導体装置の製造方法 |
| KR100445068B1 (ko) * | 1996-12-30 | 2004-12-04 | 주식회사 하이닉스반도체 | 반도체장치의전하저장전극형성방법 |
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| 第３７回応用物理学関係連合講演会講演予稿集（１９９０−３−２８）ｐ．５８３ ２９ａ−ＳＢ−４ |
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