KR100445068B1 - 반도체장치의전하저장전극형성방법 - Google Patents

Abstract

1. 청구범위에 기재된 발명이 속한 기술분야

반도체 장치 제조방법.

2. 발명이 해결하려고 하는 기술적 과제

새로운 장비의 도입없이 비교적 간단한 공정으로 제한된 면적에서 캐패시터의 유효 표면적을 극대화할 수 있는 전하저장전극 형성방법을 제공하고자 함.

3. 발명의 해결방법의 요지

소정의 하부층이 형성된 반도체 기판상의 층간절연막 상부에 얇은 두께의 폴리실리콘막을 형성하고, 상기 폴리실리콘막 표면을 5가의 가스로 낮은 온도에서 표면처리하면 상기 폴리실리콘막 표면은 5가의 가스가 잔류하는 부분과 잔류하지 않는 부분이 단위면적당 일정 비율로 분포하게 되는데, 상기 5가의 가스가 잔류하는 부분과 잔류하지 않는 부분의 산화막의 성장 속도차를 이용하여 엠보싱화된 표면 특성을 갖는 산화막을 성장시키는 것을 특징으로 하는 전하저장전극 형성방법을 제공하고자 함.

4. 발명의 중요한 용도

반도체 장치 제조 공정 중 전하저장전극 형성 공정에 이용됨.

Description

반도체 장치의 전하저장전극 형성방법

본 발명은 반도체 소자 제조 공정중 캐패시터의 용량을 확보하기 위한 전하저장전극 형성 방법에 관한 것으로, 특히 엠보싱(Embossing)을 이용하여 전하저장전극의 표면적을 극대화시키기 위한 반도체 장치의 전하저장전극 형성방법에 관한 것이다.

일반적으로, 디램(DRAM)을 비롯한 범용의 반도체 소자가 고집적화되어감에 따라 단위 셀당 전하저장전극이 형성될 면적이 감소되고있어, 전하저장전극을 3차원 형상으로 형성하여 표면적을 극대화시키므로써, 단위 셀당 필요시되는 전하저장용량을 확보하는 기술은 현재 많은 연구 및 개발중에 있다.

종래에는 폴리실리콘막을 증착한 후, 식각하여 전하저장전극을 형성하거나, 실린더형의 전하저장전극을 형성하여 캐패시터 용량의 증가를 꾀하였으나, 소자가 점차 고집적화됨에 따라 고집적 소자의 요구에 부응하지 못하는 문제점이 있었다.

한편, 상기와 같은 제반 요구 사항에 의해 전하저장전극의 용량 확보를 위한 엠보싱 구조의 전하저장전극 형성 기술이 도입된 상태이나 현 장비로는 기술적인 어려움이 많아 새로운 장비의 개발이 요구되고 있는 실정이다.

본 발명은 상기와 같은 문제점을 해결하기 위하여 제안된 것으로, 새로운 장비의 도입없이 비교적 간단한 공정으로 제한된 면적에서 캐패시터의 유효 표면적을 극대화할 수 있는 엠보싱 구조의 반도체 장치의 전하저장전극 형성방법을 제공하는데 그 목적이 있다.

도1A 내지 1C는 본 발명의 일실시예에 따른 반도체 장치의 전하저장전극 형성 공정 단면도.

* 도면의 주요부분에 대한 부호의 설명

10 : 반도체 기판 20 : BPSG막

30, 40 : 폴리실리콘막 30a : 실리콘 산화막

상기 목적을 달성하기 위한 본 발명의 일 측면에 따르면, 소정의 하부층이 형성된 기판 상부에 제1 폴리실리콘막을 형성하는 단계; 상기 제1 폴리실리콘막에 대해 5가 원소를 포함하는 가스를 사용하여 상기 5가 원소가 상기 폴리실리콘막내로 확산되지 않을 정도의 온도범위에서 표면처리하되, 상기 5가 원소가 단위면적당 일정 비율로 상기 제1 폴리실리콘막 표면에 잔류하도록 하는 단계; 상기 5가 원소가 잔류하는 부분과 잔류하지 않는 부분의 상기 제1 폴리실리콘막의 산화막 성장 속도차를 이용하여 소정두께의 상기 제1 폴리실리콘막을 산화하여 엠보싱화된 실리콘 산화막을 형성하는 단계; 및 상기 실리콘 산화막이 형성된 전체구조 표면을 따라 제2 폴리실리콘막을 형성하는 단계를 포함하는 반도체 장치의 전하저장전극 형성방법이 저장된다.

이하, 첨부된 도면을 참조하여 본 발명을 상세히 설명한다.

도1A 내지 1C는 본 발명의 일실시예에 따른 반도체 장치의 전하저장전극 형성 공정 단면도이다.

먼저, 도1A는 소정의 하부층이 형성된 반도체 기판(10)상에 층간절연막으로 플로우 특성이 우수한 BPSG(Boro Phospho Silicate Glass ; 이하 BPSG라 칭함)막(20)을 형성한 후, 상기 층간절연막(20) 상부에 약 300Å 이하의 두께로 폴리실리콘막(30)을 형성한 다음, 인(P) 또는 비소(As) 가스 등의 5가 가스를 사용하여 약 400℃ 이하의 낮은 온도로 상기 폴리실리콘막(30)에 대해 표면처리한 것을 도시한 것이다.

이때, 상기 인(P) 또는 비소(As) 가스를 사용한 표면처리 공정을 약 400℃ 이하의 낮은 온도범위에서 진행하는 것은 상기 인(P) 또는 비소(As) 가스가 상기 전하저장전극용 폴리실리콘막(30)내로 확산되지 않고 단위면적당 일정 비율로 상기 폴리실리콘막 표면에 잔류하도록 하기 위한 것으로, 상기 폴리실리콘막 표면은 인 또는 비소 가스가 잔류하는 부분과 잔류하지 않는 부분이 단위면적당 일정 비율로 분포하게 된다.

이어서, 도1B는 상기 인(P) 또는 비소(As) 가스를 사용한 표면처리 공정까지 진행된 웨이퍼를 N₂가스 또는 헤륨(He) 가스가 첨가되어 회석된 산소(O₂) 가스 또는 H₂O에 노출시켜 상기 폴리실리콘막(30) 표면을 산화시켜 실리콘 산화막(30a)을 성장시킨 것을 도시한 것으로, 이때 상기 인(P) 또는 비소(As) 가스가 잔류하지 않는 부분의 폴리실리콘막은 상기 인(P) 또는 비소(As) 가스가 잔류하는 부분의 폴리실리콘막에 비해 산화 속도가 빨라 균일한 산화막이 성장되지 않고 엠보싱(Embossing)화된 표면 특성을 갖는 산화막이 성장된다.

마지막으로, 도1C는 전체구조 상부에 전하저장전극용 폴리실리콘막(40)을 형성한 것을 도시한 것이다.

이상에서 설명한 본 발명은 전술한 실시예 및 첨부된 도면에 의해 한정되는 것이 아니고, 본 발명의 기술적 사상을 벗어나지 않는 범위 내에서 여러 가지 치환, 변형 및 변경이 가능함이 본 발명이 속하는 기술분야에서 통상의 지식을 가진자에게 있어 명백할 것이다.

상기와 같이 이루어지는 본 발명은 새로운 장비의 도입 없이 기존의 장비를 사용하여 비교적 간단한 공정으로 전하저장전극의 표면을 극대화할 수 있는 엠보싱 구조의 전하저장전극을 형성함으로써, 새로운 장비 도입에 필요한 원가를 절감할 수 있다.

Claims (4)

1. 소정의 하부층이 형성된 기판 상부에 제1 폴리실리콘막을 형성하는 단계;

   상기 제1 폴리실리콘막에 대해 5가 원소를 포함하는 가스를 사용하여 상기 5가 원소가 상기 폴리실리콘막내로 확산되지 않을 정도의 온도범위에서 표면처리하되, 상기 5가 원소가 단위면적당 일정 비율로 상기 제1 폴리실리콘막 표면에 잔류 하도록 하는 단계;

   상기 5가 원소가 잔류하는 부분과 잔류하지 않는 부분의 상기 제1 폴리실리콘막의 산화막 성장 속도차를 이용하여 소정두께의 상기 제1 폴리실리콘막을 산화하여 엠보싱화된 실리콘 산화막을 형성하는 단계; 및

   상기 실리콘 산화막이 형성된 전체구조 표면을 따라 제2 폴리실리콘막을 형성하는 단계

   를 포함하는 반도체 장치의 전하저장전극 형성방법.
2. 제1항에 있어서,

   상기 5가 원소를 포함하는 가스는 인 또는 비소 가스인 것을 특징으로 하는 반도체 장치의 전하저장전극 형성방법.
3. 제1항 또는 제2항에 있어서,

   상기 표면처리 공정은 실질적인 400℃의 온도에서 진행하는 것을 특징으로하는 반도체 장치의 전하저장전극 형성방법.
4. 제1항에 있어서,

   상기 실리콘 산화막은 질소(N₂) 가스 또는 헤륨(He) 가스가 첨가되어 희석된 산소(O₂) 가스를 사용하여 성장시키는 것을 특징으로 하는 반도체 장치의 전하저장전극 형성방법.