KR100452637B1 - 반도체 소자의 캐패시터 형성 방법 - Google Patents
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Abstract
1.청구범위에 기재된 발명이 속한 기술분야
본 발명은 반도체 소자의 캐패시터 형성방법에 관한 것이다.
2.발명이 해결하려고 하는 기술적 과제
캐패시터의 전하저장전극에 인(Phosphorus) 도핑(Doping)농도가 층분치 않 을 경우, 전하저장전극과 유전체막이 접한 지역에서 캐리어(Carrier) 확산이 일어나 전하저장용량의 감소를 가져오고, 또한 전하저장용량의 변화가 증가하여 소자 동작에 문제가 발생한다.
3. 발명의 해결방법의 요지
반도체 소자의 캐패시터를 인(P) 성분이 증가된 BPSG막으로 둘러싸이도록 형성한 후 열공정으로 캐패시터의 전하저장전극에 인(P)이 확산되도록 하여 전하저장전극의 도핑 농도를 증가시킨다.
4.발명의 중요한 용도
반도체 소자 제조에 적용된다.
Description
본 발명은 반도체 소자의 캐패시터 형성방법에 관한 것이다.
일반적으로, 반도체 소자의 집적도가 높아짐에 따라 셀(Cell) 면적 또한 작아진다. 그러나 소자의 일정 특성을 유지하기 위하여 셀 면적이 작아짐에도 불구하고 일정량 이상의 전하저장용량을 유지하여야 한다. 따라서 16메가 디렘(DRAM)급 이상의 소자에서는 전하저장전극의 표면적을 증가시키기 위하여 3차원의 전하저장전극에 질화막-산화막의 다층구조를 이용하고 있다. 그런데 상기 3차원의 전하저장구조도 64메가(M) 디렘급 이상의 반도체 소자에서는 일정량 이상의 전하저장용량을 확보하는데 어려움이 있다.
이와 같이 종래 전하저장전극형성에 있어 전하저장용량을 증가시키는 방법들은 유전체의 두께를 줄이거나, 고유전율의 유전체를 적용하거나, 혹은 전하저장전극의 면적을 증가시키는 방법이 개발되어 왔다. 특히, 질화막 및 산화막으로 이루어진 유전체막을 사용하는 캐패시터의 전하저장전극에 인(Phosphorus) 도핑(Doping)농도가 충분치 않을 경우, 전하저장전극과 유전체막이 접한 지역에서 캐리어(Carrier) 확산이 일어나 전하저장용량의 감소를 가져오고, 또한 전하저장용량의 변화가 증가하여 소자 동작에 문제가 발생한다.
따라서, 본 발명은 충분한 전하저장용량 확보하고, 전하저장용량의 변화를 최소화 하여 소자의 수율을 향상시킬 수 있는 반도체 소자의 캐패시터 형성방법을 제공하는 것이 그 목적이다.
상기한 목적을 달성하기 위한 본 발명은 반도체 소자의 캐패시터 형성방법에 있어서, 반도체 기판상에 BPSG막으로 둘러싸여 있는 캐패시터를 형성한 후 열공정으로 상기 BPSG막 내의 인(P) 성분을 상기 캐패시터로 확산시키는 단계를 포함하여 이루어지는 것을 특징으로 한다.
이하, 첨부한 도면을 참조하여 본 발명을 상세히 설명하면 다음과 같다.
도 1a 내지 도 1c는 본 발명에 따른 반도체 소자의 캐패시터 형성방법을 설명하기 위한 소자의 단면도이다.
도 1a를 참조하면, 반도체 기판(1) 상에 워드라인(2)을 형성한 후 전체상부면에 인(P)의 농도가 3 내지 8%인 제 1 BPSG(Born Phosphorous Silicate Glass)막(3)을 형성한다. 그후 반도체 기판(1)이 노출 되도록 콘택 홀을 형성한 후 콘택 홀이 형성된 전체 상부면에 도프트 폴리실리콘막(Doped Poly Silicon Film)을 형성한다. 그후 상기 도프트 폴리실리콘막을 마스크 및 식각공정을 실시하여 하부 전하저장전극 패턴(4)을 형성한다. 이때 도프트 폴리실리콘막 증착시 실리콘을 함유한 SiH4 및 Si2H6 가스 중 어느 하나를 사용한다. 그리고, 도펀트 가스(Dopant Gas)는 인(P) 또는 비소(As)가 함유된 PH3 가스등을 사용하며, 도펀트 농도는 3×1020 내지 9×1021 atoms/cm3로 한다. 또한, 상기 도프트 폴리실리콘막 도핑(Doping)방법은 인-시투 도프트 폴리실리콘 침전방법, 도프트가 되지 않은 실리콘에 POCl3을 이용한 열확산방법 및 주입(Implantation)방법 중 어느 하나를 사용한다.
도 1b를 참조하면, 하부 전하저장전극 패턴(4) 상에 반구형 다결정 실리콘 박막(5)을 형성한다.
도 1c를 참조하면, 전체 상부면에 질화막 및 산화막으로 이루어진 다층구조를 이용한 유전체막(6)을 형성한 후 도프트 폴리실리콘을 증착하여 상부 전하저장전극(7)을 형성한다. 이때 상기 도프트 폴리실리콘 증착시 실리콘을 함유한 SiH4 및 Si2H6 가스 중 어느 하나를 사용한다. 그리고, 도펀트 가스(Dopant Gas)는 인(P) 또는 비소(As)가 함유된 PH3 가스등을 사용하며, 도펀트 농도는 3×1020 내지 9×1021 atoms/cm3로 한다. 또한, 상기 도프트 폴리실리콘 도핑(Doping)방법은 인-시투 도프트 폴리실리콘 침전방법, 도프트가 되지않은 실리콘에 POCl3를 이용한 열확산방법 및 주입(Implantation)방법 중 어느 하나를 사용한다.
도 1d를 참조하면, 전체 상부면에 제 2 BPSG막(8)을 형성한 후 열공정을 실시하여 소자의 캐패시터 형성에 의해 발생되는 단차를 완화한다. 이때 제 2 BPSG막(8)은 5 내지 10%의 인(P) 성분을 함유하고 있으며, 질소가스, 산소 및 질소 혼합가스 및 산소 및 수소 혼합가스 중 어느 하나의 분위기에서 800 내지 900℃의 온도로 열공정을 실시한다. 상기 분위기 가스의 양은 10 내지 50ℓ/min 로 하여 10 내지 40 분간 열공정을 실시한다. 이와같은 열공정으로 인하여 반도체 소자의 하부 및 상부 전하저장전극(4 및 7)에 확산되어 인(Phosphorus) 도핑 농도가 충분해지므로 전하저장용량이 증가하고, 전하저장용량의 변화가 감소한다.
이하, 표 1은 BPSG막 열공정 후 종래 및 본 발명에 따른 전하저장전극의 도핑 농도 및 전하저장용량을 비교한 실험 결과이다.
| 구분 | 도펀트 농도 | 최대 전하저장용량 | 전하저장용량의 변화량 | |
| 하부 전하저장전극 | 상부 전하자장전극 | |||
| 종래 | 1.7×1020 | 1.7×1020 | 642pF | 7.20% |
| 본 발명 | 8.8×1020 | 8.8×1020 | 725pF | 0.87% |
도 2는 상기 BPSG막을 열공정 후 전하저장전극에 확산된 인(P)의 농도 변화를 나타낸 그래프이다.
상술한 바와같이 본 발명은 BPSG막 내에 있는 인(P)을 열공정으로 전하저장전극에 확산하므로 전하저장전극의 인 도핑 농도가 충족되어 충분한 전하저장용량을 확보할 수 있고, 전하저장용량의 변화량을 줄여 소자의 특성 및 수율이 향상되는 효과가 있다.
도 1a 내지 도 1d는 본 발명에 따른 반도체 소자의 캐패시터 형성방법을 설명하기 위한 소자의 단면도.
도 2는 본 발명에 따른 전하저장전극의 인 농도 변화를 나타낸 그래프.
<도면의 주요부분에 대한 부호의 설명>
1 : 반도체 기판 2 : 워드라인
3 : 제 1 BPSG막 4 : 하부 전하자장전극
5 : 반구형 실리콘 박막 6 : 유전체막
7 : 상부 전하저장전극 8 : 제 2 BPSG막
Claims (4)
- 반도체 소자의 캐패시터 형성방법에 있어서,반도체 기판상에 BPSG막으로 둘러싸여 있는 캐패시터를 형성한 후 열공정으로 상기 BPSG막 내의 인(P) 성분을 상기 캐패시터로 확산시키는 단계를 포함하여 이루어지는 것을 특징으로 하는 반도체 소자의 캐패시터 형성방법.
- 제 1 항에 있어서,상기 BPSG막의 인 농도는 3 내지 10 % 인 것을 특징으로 하는 반도체 소자의 캐패시터 형성방법.
- 제 1 항에 있어서,상기 열 공정에서 분위기 가스는 질소가스, 산소 및 질소 혼합가스 및 산소 및 수소 혼합가스 중 어느 하나를 사용하며, 800 내지 900℃의 온도로 실시하는 것을 특징으로 하는 반도체 소자의 캐패시터 형성방법.
- 제 3 항에 있어서,상기 분위기 가스의 양은 10 내지 50ℓ/min 로 하며, 10 내지 40 분간 열공정을 실시하는 것을 특징으로 하는 반도체 소자의 캐패시터 형성방법.
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