KR100596832B1 - 적층된커패시터내의확산을최소화하기위해실리콘플러그상에형성된장치및방법 - Google Patents

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Abstract

본 발명은 적층된 커패시터 구조물을 제조하는 장치와 방법에 관한 것이고, 이러한 적층된 커패시터 구조물은 배리어층을 포함한다. 본 발명의 일 특징에 따르면, 집적 회로내 확산을 감소시키기 위한 방법은 기판 상부에 게이트 산화물을 형성하는 단계 및 게이트 산화물층의 일부상에 실리콘 플러그를 형성하는 단계를 포함한다. 다음으로 실리콘 이산화물층이 게이트 산화물층 상부에 형성되고 실리콘 플러그 주위에 배치된다. 제 1 배리어 막이 실리콘 플러그 상부에 형성되고, 유전체층이 실리콘 이산화물층 상부에 형성된다. 일실시예에서, 제 1 배리어 막을 형성하는 단계는 실리콘 플러그 상부에 제 1 산화물층을 형성하는 단계, 제 1 산화물층을 질화시키는 단계 및 질화된 제 1 산화물층을 에칭하는 단계를 포함한다.

Description

적층된 커패시터내의 확산을 최소화하기 위해 실리콘 플러그상에 형성된 장치 및 방법{METHOD AND APPARATUS FOR MINIMIZING DIFFUSION IN STACKED CAPACITORS FORMED ON SILICON PLUGS}
본 발명은 전반적으로 집적 회로내에 커패시터를 집적시키는 장치와 방법에 관한 것이다. 특히, 본 발명은 적층된 커패시터를 가공하는 동안 적층된 커패시터의 고 유전체층으로부터 실리콘 내부로 이동하는 불순물의 양을 감소시키고 실리콘으로부터 고 유전체층으로 이동하는 불순물의 양을 감소시키기 위한 장치와 방법에 관한 것이다.
DRAM 집적 회로와 같은 집적 회로에 대한 필요성이 증가함에 따라 효과적으로 제조된 집적 회로에 대한 필요성 역시 증가된다. 집적 공정의 무결성이 제조 공정을 통해 보호되도록 집적 회로를 제조하는 것은 집적 회로의 전체 수율을 증가시킨다.
많은 집적 회로는 적층된 커패시터와 같은 커패시터를 포함한다. 도 1은 집적 회로 상에 형성된 적층된 커패시터의 단면 개략도이다. 적층된 커패시터 구조물(104)은 전형적으로 집적 회로, 예를 들면, DRAM 집적 회로의 부품으로서 포함된다. 적층된 커패시터 구조물(104)은 집적 회로의 기판(106) 상부에 형성된다. 기판(106)은 일반적으로 실리콘으로 구성되고, 정션 영역(junction region)(107)을 포함한다. 정션 영역(107)은 일반적으로 FET의 소스 또는 드레인 엘리먼트인 기판(106) 내에 도핑된 영역이다. 기판(106)은 집적 회로의 형성과 관련된 여러 다른 층들 또한 포함한다. 예시를 위해, 기판(106)은 여러 절연체층과 도전체층을 포함한다.
다결정 실리콘 플러그(110)가 기판(106) 상부에 위치한다. 일반적으로, 다결정 실리콘 플러그(110)는 붕소, 인 또는 비소와 같은 도펀트를 사용하여 도핑된다. 실리콘 이산화물층(112)이 기판(106) 상부에 위치하여 다결정 실리콘 플러그(110) 주위에 배치된다.
기저 전극(116)이 다결정 실리콘 플러그(110) 상부에 위치한다. 부착층(adhesion layer)(114)이 기저 전극(116)과 다결정 실리콘 플러그(110) 사이에 위치하여 실질적으로 기저 전극(116)을 적절하게 유지한다. 도시된 바와 같이, 부착층(114)은 또한 실리콘 이산화물층(112) 상부에 위치한다.
비교적 높은 유전 상수를 가진 재료로 구성된 층(118), 예를 들면, "고 유전체층"이 기저 전극(116)과 실리콘 이산화물층(112)의 일부 상에 배치된다. 최상부 전극(120)은 고 유전체층(118)의 상부에 컨포멀(conformal)하게 위치한다. 고 유전체층(118)은 일반적으로 기저 전극(116)을 최상부 전극(120)으로부터 절연시키기 위해 배치된다. 게다가, 고 유전체층(118)은 커패시터(104)의 전하 유지 능력을 증가시키고, 따라서 저장 디바이스 동작을 개선시킨다.
예를 들면, 적층된 커패시터인 커패시터가 집적 회로 내부에 결합될 때, 커패시터의 고 유전체층 내의 재료는 일반적으로 대략 800℃ 이상의 온도에서 실행되는 어닐링 공정동안 하부에 위치하는 정션 영역 내부로 수직하여 확산하는 경향이 있다. 하부에 위치하는 정션 영역 내부로 확산하는 고 유전체층내의 재료는 제한적인 것은 아니지만 납 지르코늄 티타나이트(PZT), 바륨 스트론튬 티타나이트(BST) 및 스트론튬 비스머스 티타나이트(SBT)와 같은 재료를 포함한다. 이러한 재료가 고 유전체층 외부로 확산할 때, 하부에 위치하는 정션 영역의 무결성은 저하된다. 예를 들면, 정션 영역에서 누설이 발생한다.
원하는 유전체 특성을 얻기 위해 사용되는 것과 같은 어닐링 공정 동안, 전체 적층된 커패시터 구조물의 부품인 다결정 실리콘 플러그에서 나온 실리콘은 다결정 실리콘 플러그로부터 고 유전체층 내부로 수직뿐만 아니라 수평으로도 확산한다. 실리콘이 고 유전체층으로 확산할 때, 실리콘 산화물(SiOx)과 같은 화합물이 특히, 고 유전체층과 전극 사이의 계면에 형성된다. 실리콘 산화물이 전반적으로 비교적 높은 저항을 가지고 더욱이 낮은 유전 상수를 가지기 때문에, 적층된 커패시터내의 실리콘 산화물 형성은 커패시터의 전체 유전 특성을 상당히 약화시킨다.
게다가, 다결정 실리콘 플러그가 도핑된 다결정 실리콘으로 형성될 때, 도펀트는 폴리실리콘 플러그로부터 전극 및 고 유전체층 내부로 확산하고, 이에 의해 고 유전체층의 특성을 변화시킨다. 어닐링 공정 동안 도핑된 다결정 실리콘 플러그로부터 확산하는 도펀트의 양은 도핑된 다결정 실리콘 플러그내의 전체 도펀트 양의 대략 50% 이상 바람직하게는, 대략 50 내지 70%이다.
일반적으로 적층된 커패시터내에서 확산을 감소시키는 효과가 있는 집적 회로 제조 공정의 열용량을 감소시키는 것은 종종 바람직하지 않은 것으로 판명된다. 예를 들면, 열용량이 감소되면, 전체 집적 회로 제조와 관련된 고온 단계 즉, 800이상의 온도에서 수행되는 단계가 단축된다. 이러한 단계는 예를 들면, 유전체를 리플로우(reflow)하는 단계와 도핑된 정션을 활성화시키는 단계를 포함한다. 게다가, DRAM의 경우 치유될 수 있는 결함(전위; dislocation)의 수를 감소시키는 것은 디바이스 누설을 증가시킴으로써 DRAM과 관련된 보유 시간을 손상한다. 보유 시간은 DRAM 셀의 저장된 전하를 보유하는 시간이고 저장된 전하의 누설률에 의해 제한된다.
그러므로, 적층된 커패시터 내에 구비되는 집적 회로의 무결성 또는 성능을 저하시킴 없이 적층된 커패시터 내의 불순물의 외부 확산과 실리콘 확산을 감소시키는 장치와 방법이 요구된다.
본 발명은 집적 회로내에 배리어층을 포함하는 적층된 커패시터 구조물을 제조하는 장치와 방법에 관한 것이다. 본 발명의 일 특징에 따르면, 집적 회로내부의 외부확산을 최소화하기 위한 방법은 기판상에 소스/드레인 영역 또는 정션 영역을 형성하는 단계 및 소스 또는 드레인 영역 상부에 실리콘 플러그를 형성하는 단계를 더 포함한다. 실리콘 이산화물층이 소스/드레인 영역 상부에 형성되고, 다음으로 에칭되어 실리콘 플러그를 위한 개구부를 형성한다. 일단 실리콘 플러그가 형성된 이후에, 제 1 배리어 막이 실리콘 막 상부에 형성되고, 유전체층이 실리콘 이산화물층 상부에 형성되며 그리고 부착층을 포함하는 제 1 전극이 형성된다. 마지막으로, 제 2 전극이 유전체층 상부에 형성된다.
일실시예에서, 제 1 배리어 막을 형성하는 단계는 실리콘 플러그 상부에 제 1 산화물층을 형성하는 단계, 제 1 산화물층을 질화시키는 단계 및 질화된 제 1 산화물층을 에칭하는 단계를 포함한다. 이러한 실시예에서, 질화된 제 1 산화물층을 에칭하는 단계는 실리콘 플러그의 그레인 경계에서 질화물을 노출시킨다. 다른 실시예에서, 제 1 배리어 막을 형성하는 단계는 실리콘 플러그 상부에 옥시나이트라이드 막을 형성하도록 화학 기상 증착을 실행하는 단계와 실리콘의 그레인 경계 특히, 최상부 표면에 인접한 그레인 경계에서 질화물을 노출시키도록 옥시나이트라이드 막을 에칭하는 단계를 포함한다.
본 발명의 다른 특징에 따르면, 정션 영역을 포함하는 집적 회로상에 적층된 커패시터를 배치시키는 것은 정션 영역의 일부상에 위치하는 실리콘 플러그를 포함한다. 실리콘 이산화물층은 정션 영역 상부와 실리콘 플러그 주위의 적어도 일부상에 위치하고, 제 1 배리어 막은 실리콘 플러그 상부에 형성된다. 제 1 전극은 부착층에 의해 실리콘 플러그 상부에 고정되고, 고 유전체 재료로 구성된 층이 제 1 전극 상부에 위치한다. 일실시예에서, 실리콘 플러그는 폴리실리콘 플러그이고, 제 1 배리어 막은 질화물을 포함한다. 다른 실시예에서, 고 유전체 재료로 구성된 층은 불순물을 포함하고, 제 1 배리어 막은 불순물이 고 유전체 재료로 구성된 층으로부터 실리콘 플러그로 확산되는 것을 방지한다.
본 발명의 다른 실시예에 따르면, 집적 회로 칩 상의 커패시터 배치는 정션 영역을 가진 기판을 포함한다. 실리콘 플러그 구조물은 정션 영역 상부에 위치한다. 제 1 배리어 막은 실리콘 플러그 구조물과 전극 배치물 사이에 위치한다. 마지막으로, 고 유전체 재료로 구성된 층이 제 1 배리어 막 상부에 위치한다. 고 유전체 재료는 적어도 하나의 불순물을 포함하고, 제 1 배리어 막은 고 유전체 재료로 구성된 층으로부터 정션 영역으로의 불순물 통로를 저지하도록 배치된다.
본 발명의 이러한 특징과 다른 특징 및 장점들이 관련된 도면을 참조로 한 상세한 설명을 통해 이하에서 이해될 수 있을 것이다.
본 발명은 첨부된 도면을 참조로 하여 몇몇 실시예를 통해 상세히 설명된다. 이하의 설명에서, 본 발명의 완전한 이해를 위해 다양한 특정 세부사항들이 개시된다. 하지만, 당업자라면 이러한 세부사항의 일부 또는 전체없이도 본 발명이 실행 가능하다는 것을 알 수 있을 것이다. 다른 예에서, 공지된 구조물 및 가공 단계는 본 발명을 모호하게 할 수도 있기 때문에 상세히 설명되지 않는다.
어닐링 공정 동안 적층된 커패시터 구조물내의 고 유전체 재료로 구성된 층으로부터 하부에 위치하는 정션 영역으로 확산된 재료의 양을 감소시키기 위해, 배리어층이 적층된 구조물 내부에 형성된다. 이러한 배리어층은 어닐링 공정 동안 또한 폴리실리콘 플러그로부터 고 유전체 재료로 구성된 층 내부로의 도펀트와 실리콘의 확산을 막는 효과가 있다. 다시 말해, 배리어층은 적층된 커패시터 구조물의 층들 사이의 불순물, 도펀트 및 실리콘의 확산을 막는 효과가 있다.
도 2는 본 발명의 일실시예에 따른 집적 회로내 적층된 커패시터 구조물의 층들의 단면 개략도이다. 이는 예시를 위한 것이고, 적층된 커패시터 구조물의 일부 특징은 과장되고 다른 일부는 도시되지 않았다. 적층된 커패시터 구조물(204)은 DRAM과 같은 집적 회로의 부품으로서 포함되고, 기판(206)을 포함한다. 당업자라면 알 수 있듯이, 기판(206)은 일반적으로 집적 회로 기판 또는 더욱 일반적으로는 반도체 웨이퍼 기판이다. 기판(206)은 전형적으로 실리콘으로 구성되고 또는 더욱 일반적으로는 게이트 구조물(204)이 부품인 집적 회로이다. 예를 들면, 기판(206)은 절연체층, 도전체층 및 정션 영역(207)과 같은 여러 정션 영역을 포함한다. 일실시예에서, 정션 영역(207)은 도핑된다.
실리콘 플러그(210)가 정션 영역(207) 상부에 형성된다. 전형적으로 다결정 실리콘 또는 "폴리실리콘"으로 구성되는 실리콘 플러그(210)는 제한적이지는 않지만 붕소, 인 및 비소를 포함하는 여러 다른 도펀트를 사용하여 도핑된다.
일실시예에서, 폴리실리콘 플러그(210)는 층 구조를 가진다. 즉, 폴리실리콘 플러그(210)는 도핑된 또는 도핑되지 않는 폴리실리콘으로 구성된 여러 층들로 구성된다. 폴리실리콘 플러그(210)를 형성하는 한 방법이 도 4를 참조로 하여 이하에서 설명될 것이다. 배리어층(222)이 폴리실리콘 플러그(210) 상부에 형성된다. 배리어층(222)의 기능이 이하에서 설명될 것이다.
실리콘 이산화물층(212)이 폴리실리콘 플러그(210) 주위에 배치된다. 실리콘 이산화물층(212)은 고 유전 상수를 가진 디바이스 또는 층들과 같은 다른 디바이스 컴포넌트와 폴리실리콘 플러그(210)가 접촉하는 것을 방지하고, 이는 이하에서 설명될 것이다. 기저 전극(216)이 폴리실리콘 플러그(210) 상부에 배치된다. 기저 전극은 예를 들면, Pt, Ru 또는 RuO2와 같은 임의의 금속 재료로 구성될 수 있다. 적층된 커패시터 구조물(204) 내 기저 전극(216)의 위치는 일반적으로 기저 전극(216)과 폴리실리콘 플러그(210) 사이의 물리적 결합에 의해 유지된다. 설명된 실시예에서, 부착층(214)이 폴리실리콘 플러그(210)에 기저 전극(216)을 유지시키는데 사용된다. 도시된 바와 같이, 부착층(214)은 또한 적어도 일부는 실리콘 이산화물층(212) 상부에 위치한다.
비교적 높은 유전 상수를 가진 재료로 구성된 층(218) 즉, "고 유전체층"이 기저 전극(216) 상부에 배치되어 기저 전극(216)을 최상부 전극(220)으로부터 절연시킨다. 최상부 전극(220)은 고 유전체층(218) 상부에 컨포멀하게 위치한다. 고 유전체층(218)은 일반적으로 기저 전극(216)을 최상부 전극(220)으로부터 절연시키도록 배치된다.
고 유전체층(218)은 일반적으로 PZT, BST 및 SBT와 같은 재료를 포함한다. 이러한 재료가 기판(206)의 정션 영역 내부로 확산할 때, 오염이 발생하고 정션 영역 즉, 정션 영역(207)내에서 높은 정션 누설이 발생하고, 이에 의해 적층된 커패시터 구조물(204)이 포함되는 집적 회로의 전체적인 성능에 영향을 미친다. 배리어층(222)이 고 유전체층(218)과 적층된 커패시터 구조물(204)의 다른 층들 사이의 확산량을 감소시키도록 배치된다.
설명된 실시예에서, 배리어층(222)은 질화물 예를 들면, 실리콘 옥시나이트라이드를 포함하고, 이는 폴리실리콘 플러그(210)의 그레인 경계에 위치한다. 질화물은 일반적으로 폴리실리콘 플러그(210)의 최상부 표면에 인접하는 배리어층(222)의 그레인 경계에 위치한다. 배리어층(222)이 어닐링 공정, 예를 들면, 적층된 커패시터 구조물(204) 내에서 원하는 유전 특성을 얻기 위해 사용된 어닐링 공정동안 폴리실리콘 플러그(210)를 통해 확산하는 불순물의 양뿐만 아니라 폴리실리콘 플러그(210) 외부로 확산하는 도펀트량을 감소시키기 위해 배치된다. 일반적으로, 배리어층(222)은 고온에서의 어닐링 예를 들면, 900℃이상의 고온에서 가공되는 동안 자신의 무결성(integrity)을 유지한다. 즉, 배리어층(222)은 유전체 재료를 어닐링하기 위한 예를 들면, 고 유전체층(218)을 어닐링하기 위한 큰 공정 윈도우를 가능케 하는 낮은 접촉 저항을 유지한다.
적층된 커패시터 구조물(204)내 층과 서브-컴포넌트의 전체 크기 예를 들면, 두께는 일반적으로 매우 다양하다. 적층된 커패시터 구조물(204) 내부의 각각의 층의 두께는 적층된 커패시터 구조물(204)이 사용될 응용예에 의존한다. 예를 들면, 층의 두께는 일반적으로 0.25미크론 DRAM 세대보다 0.175미크론 DRAM 세대에서 더 작다. 일실시예에서, 폴리실리콘 플러그는 대략 1000 내지 10,000Å범위의 두께를 가진다.
앞에서 언급된 바와 같이, 배리어층 또는 막없이 적층된 커패시터 구조물내에서, 대략 800℃ 이상의 온도에서 어닐링 공정 동안 도핑된 폴리실리콘 플러그 외부로 확산 또는 이동하는 도펀트량은 도핑된 폴리실리콘 플러그내의 전체 도펀트량의 대략 50% 이상, 예를 들어, 50 내지 70%인 것으로 관찰되었다. 배리어층을 사용하면, 도핑된 폴리실리콘 플러그 외부로 확산하는 도펀트량은 대략 3 내지 10배 정도 감소된다. 즉, 배리어층이 사용되는 경우 도펀트 확산은 배리어층이 사용되지 않을 경우보다 3 내지 10배 정도 작다.
도 3은 적층된 커패시터 구조물 예를 들면, 도 2의 적층된 커패시터 구조물(204)을 제조하기 위해 사용되는 하나의 공정과 관련된 단계들을 예시하는 순서도이고, 이는 본 발명의 일실시예에 따른 집적 회로 내에 배리어층을 포함한다. 프로세스(302)는 기판, 예를 들면, 반도체 웨이퍼가 형성되는 단계(304)로부터 시작한다. 기판은 일반적으로 실리콘으로 구성되고, 전형적으로 정션 영역을 포함한다. 기판은 집적 회로 제조 전체와 관련된 다른 층들을 더 포함한다. 이러한 층은 제한되는 것은 아니지만 도전체층과 산화물층을 포함한다.
기판이 형성된 이후에, 도핑된 정션 영역이 단계(306)에서 형성된다. 다음으로, 순서도는 실리콘 이산화물층이 형성되는 단계(308)로 이동한다. 실리콘 이산화물층은 적합한 방법을 사용하여 성장된다. 일실시예에서, 실리콘 이산화물층은 화학 기상 증착 기술을 사용하여 성장된다. 단계(310)에서, 폴리실리콘 플러그가 기판 상부에 또는 특히 산화물층을 통해 형성된다. 일실시예에서, 폴리실리콘 플러그는 어닐링 공정 이전에 도펀트의 인 시튜(in situ) 도핑 또는 주입과 같은 적합한 방법을 사용하여 도핑되고, 이는 당업자라면 이해할 수 있을 것이다. 임의의 적합한 공정이 폴리실리콘 플러그를 형성하는데 사용되는 한편, 폴리실리콘 플러그는 종종 컨포멀한 저압 화학 기상 증착(Low Pressure Chemical Vapor Deposition : LPCVD) 및 그 후의 화학 기계적 연마(Chemical Mechanical Polish : CMP) 또는 리세스 에칭 공정을 사용한 평탄화에 의해 형성되고, 이는 당업자라면 이해할 수 있을 것이다. 비록 폴리실리콘 플러그가 전반적으로 폴리실리콘으로 구성된 단일층이지만, 몇몇 실시예에서, 대신에 폴리실리콘 플러그는 자신들 사이에 형성된 배리어층을 가진 다수의 폴리실리콘층을 포함하고, 이는 도 4를 참조로 한 이하의 설명에서 이해될 수 있을 것이다.
폴리실리콘 플러그가 형성된 이후에, 산화물층이 단계(312)에서 폴리실리콘 플러그 상부에 형성, 예를 들면, 성장한다. 실리콘 이산화물층인 산화물층은 다양한 적합한 방법을 사용하여 폴리실리콘 플러그 표면상에 즉, 최상부에서 성장한다. 전형적으로 산화물층은 대략 900 내지 1100℃범위 바람직하게는 대략 925℃의 온도에서 대략 30 내지 120초 바람직하게는 대략 60초동안 빠른 열적 산화(RTO)를 사용하여 성장된다. 일실시예에서, 산화물층의 두께는 다양하게 변화되지만 대략 40 내지 100Å범위이다.
폴리실리콘 상부에서 성장된 산화물층상에서 실행되는 질화 공정이 단계(312)와 단계(314)로부터 시작된다. 다시 말해, 산화물이 질화된다. 산화물은 일반적으로 대략 900 내지 1100℃ 바람직하게는 1050℃의 온도에서 대략 20 내지 120초 바람직하게는 30초 동안 암모니아(NH3)를 사용하는 급속 열적 질화(RTN)와 같은 적합한 방법을 사용하여 질화된다.
산화물층이 질화될 때, 옥시나이트라이드, 예를 들면, 실리콘 옥시나이트라이드가 폴리실리콘 플러그의 그레인 경계에 형성된다. 즉, 실리콘 옥시나이트라이드 막이 산화물층과 하부에 위치하는 폴리실리콘 플러그의 그레인 경계 사이의 계면에 형성된다. 일반적으로, 질소는 폴리실리콘 플러그의 그레인 경계를 따라 확산한다. 몇몇 실시예에서, 예를 들면, 폴리실리콘 플러그의 두께가 비교적 얇을 때 질소는 실질적으로 산화물층이 질화될 때 전체 폴리실리콘 플러그에 스며든다. 질화물이 실질적으로 전체 폴리실리콘 플러그에 스며들 때, 폴리실리콘 플러그를 통한 예를 들면, 도펀트와 불순물의 수직 및 수평 확산이 상당히 감소된다.
산화물층상에서의 질화가 단계(314)에서 완결되면, 질화된 산화물층이 벗겨지거나 에칭되어 단계(316)에서 폴리실리콘 플러그의 그레인 경계에서 질소가 노출된다. 폴리실리콘 플러그의 표면에서 그레인 경계에서 노출된 질소는 폴리실리콘 플러그를 통한 수직 확산을 방지하는 배리어층을 형성한다. 배리어층은 또한 수평방향 확산도 감소시킨다는 것을 알 수 있을 것이다.
부착층이 단계(318)에서 폴리실리콘 플러그 상부에 형성되고 기저 전극이 단계(320)에서 부착층 상부에 형성된다. 언급된 바와 같이, 부착층은 실질적으로 기저 전극을 기판에 제자리에 있도록 유지한다. 기저 전극이 형성, 예를 들면, 증착되고 패터닝된 이후에, 절연체층이 단계(322)에서 기저 전극 상부에 형성된다. 절연체층은 일반적으로 높은 유전 상수를 가진 유전체 재료로부터 형성되고, 이는 당업자라면 이해할 수 있을 것이다.
일실시예에서, 단계(308)에서 고 유전체 재료층이 기저 전극과 실리콘 이산화물층의 일부 상부에 증착된다. 고 유전체 재료층은 기저 전극을, 예를 들면, 단계(324)에서 고 유전체 재료층 상부에 컨포멀하게 증착되어 형성된 최상부 전극으로부터 절연시키는 역할을 한다. 최상부 전극이 형성된 이후에, 적층된 커패시터 구조물을 형성하는 공정이 완결된다.
도 4를 참조하면, 층 구조의 폴리실리콘 플러그를 형성하는 것과 관련된 단계들이 본 발명에 따라 설명될 것이다. 다시 말해, 도 3의 단계(310)의 일실시예가 기술될 것이다. 언급된 바와 같이, 비록 폴리실리콘 플러그가 실질적으로 폴리실리콘으로 구성된 단일층으로부터 형성되지만, 폴리실리콘 플러그는 층 구조의 구조물 또한 가질 수 있다. 특히, 폴리실리콘 플러그는 다수의 폴리실리콘 층 및 상기 폴리실리콘 층들 사이에 배치되는 배리어층으로 형성된다.
층 구조의 폴리실리콘 플러그를 형성하는 공정(310')이 폴리실리콘층이 게이트 산화물층 상부에 형성되는 단계(402)에서 시작한다. 산화물층 예를 들면, 실리콘 이산화물층이 단계(404)에서 폴리실리콘층 상부에 형성된다. 산화물층은 대략 900 내지 1100℃ 범위의 온도에서 대략 30 내지 120초 동안 산소내에서의 RTO와 같은 방법을 사용하여 폴리실리콘층의 표면 상에서 성장한다. 일실시예에서 산화물층의 두께가 다양하게 변하지만, 산화물층의 두께는 대략 40 내지 1000Å이다.
산화물층이 단계(404)에서 폴리실리콘층 상부에 형성된 이후에, 질화 공정이 단계(406)에서 산화물층상에 실행된다. 언급된 바와 같이, 산화물은 대략 900 내지 1100℃ 범위의 온도에서 대략 20 내지 120초 동안 암모니아(NH3)를 사용하는 급속 열적 질화(RTN)와 같은 적합한 방법을 사용하여 질화된다. 산화물이 질화될 때, 옥시나이트라이드 예를 들면, 실리콘 옥시나이트라이드가 폴리실리콘층의 표면상에 형성되고 질화물, 예를 들면, 실리콘 질화물이 폴리실리콘층의 그레인 경계에 형성된다. 즉, 실리콘 옥시나이트라이드 막이 산화물층과 하부에 위치하는 폴리실리콘층 사이의 계면에 형성된다.
산화물층의 질화가 단계(406)에서 완결된 이후에, 질화된 산화물층은 에칭되어 단계(408)에서 폴리실리콘층의 그레인 경계에서 질소를 노출시킨다. 그레인 경계 특히 폴리실리콘층의 최상부 표면에 인접하는 그레인 경계에서 노출된 질소는 폴리실리콘층을 통한 및 내부로의 수직 확산을 방지하는 배리어 막 또는 층을 형성한다. 배리어층은 수평 방향 확산 또한 감소시킨다.
단계(410)에서, 새로운 폴리실리콘층 상부에 추가의 폴리실리콘층이 형성될 것인가가 결정된다. 만일 추가의 폴리실리콘층이 형성될 것으로 결정되면, 더 두꺼운 폴리실리콘 플러그가 요구된다는 것이 표시된다. 일실시예에서, 더 두꺼운 폴리실리콘 플러그가 적층된 커패시터 구조물 내에서의 수직 및 수평 확산량을 더 감소시키도록 적층된 커패시터 구조물 내에 다수의 배리어층을 제공하는데 사용된다. 만일 층 구조의 실리콘 플러그가 요구된다면, 추가의 폴리실리콘층이 이전에 증착된 폴리실리콘층의 최상부 표면에서 그레인 경계 상부에 증착되고 따라서 배리어층이 된다. 이러한 새로운 "최상부" 폴리실리콘층을 제 1 배리어층을 "샌드위치"하기에 실질적으로 효과적이다.
만일 단계(412)에서 적어도 하나의 추가층이 현존하는 폴리실리콘층 상부에 형성될 것으로 결정되면, 순서도에서의 공정 단계는 새로운 폴리실리콘층의 최상부에 산화물층이 형성되는 단계(404)로 진행된다. 추가적으로, 추가층이 형성되지 않는 것으로 결정되면, 층 구조의 폴리실리콘 플러그를 제조하는 단계는 완결된다.
폴리실리콘 플러그 상부에 배리어층을 제조하는 것이 질화 공정을 사용하는 것으로 설명되었지만, 배리어층은 일반적으로 임의의 적합한 공정을 사용하여 형성될 수 있다. 예를 들면, 화학 기상 증착(CVD) 공정이 배리어층을 제조하는데 사용될 수 있다. 도 5는 본 발명의 일실시예에 따라 설명되는 배리어층을 포함하는 게이트 구조물을 제조하는데 사용되는 제 2 공정과 관련된 단계들을 도시하는 순서도이다. 공정은 기판이 형성되는 단계(504)로부터 시작된다. 기판은 적층된 커패시터를 부품으로 가지는 집적 회로의 전체적인 제조와 관련된 여러 층을 포함한다.
기판이 형성된 이후에, 도핑된 정션 영역이 단계(506)에서 형성된다. 단계(506)로부터, 공정은 기판 상부에 산화물층이 형성되는 단계(508)로 진행된다. 단계(510)에서, 폴리실리콘 플러그는 산화물층을 통해 하부에 위치하는 도핑된 정션 영역과 접촉하도록 형성된다. 일실시예에서, 폴리실리콘 플러그는 인 시튜 도핑 또는 도펀트 주입과 같은 적합한 방법 및 후속하는 어닐링 공정을 사용하여 도핑되고, 이는 당업자라면 이해할 수 있을 것이다. 일실시예에서, 폴리실리콘 플러그는 폴리실리콘층 사이에 위치하는 배리어층을 가진 다수의 폴리실리콘층을 포함한다.
단계(512)에서, 옥시나이트라이드 막이 CVD 공정을 사용하여 실리콘층 상부에 증착된다. 당업자라면 이해할 수 있듯이, 저압 화학 기상 증착(LPCVD) 및 플라즈마 강화 화학 기상 증착(PECVD)을 포함하는 여러 다양한 CVD 공정이 옥시나이트라이드 막을 증착하는데 사용될 수 있다.
옥시나이트라이드층은 단계(516)에서 스트립 또는 에칭되어 폴리실리콘 플러그의 최상부 표면에 인접한 그레인 경계에서 질소를 노출시킨다. 그레인 경계에서 노출된 질소는 하부에 위치하는 폴리실리콘 플러그를 통한 및 플러그로의 수직 확산을 방지하는 배리어층을 형성한다. 단계(518)에서 부착층이 폴리실리콘 플러그 상부에 형성되고, 단계(520)에서 기저 전극이 부착층 상부에 형성된다.
기저 전극이 형성된 이후에, 단계(522)에서 절연체층이 기저 전극 상부에 형성된다. 절연체층은 일반적으로 높은 유전 상수를 가진 고 유전체 재료로 구성된다. 고 유전체 재료층은 기저 전극과 단계(508)에서 형성된 실리콘 이산화물층의 일부 상부에 컨포멀하게 증착된다. 고 유전체 재료층은 단계(524)에서 고 유전체 재료층 상부에 예를 들면, 컨포멀하게 증착된 최상부 전극으로부터 기저 전극을 절연시키도록 배치된다. 최상부 전극이 형성된 이후에, 배리어층을 포함하는 적층된 커패시터 구조물을 형성하는 제 2 공정은 완결된다.
본 발명의 몇몇 실시예만이 이상에서 설명되었지만, 본 발명의 사상과 범위에서 벗어나지 않는 많은 변형들이 가능하다. 예를 들면, 배리어층을 포함하는 적층된 커패시터 구조물을 제조하는 방법과 관련된 단계들은 재배열, 생략 또는 추가될 수 있다. 일반적으로, 본 발명에 따른 방법과 관련된 단계들은 본 발명의 사상 또는 범위에서 벗어남없이 재배열, 생략 또는 추가될 수 있다.
배리어층을 포함하는 적층된 커패시터 구조물이 DRAM과 같은 집적 회로의 제조에 사용하기에 적합한 것으로 설명되었다. 하지만, 일반적으로 배리어층을 포함하는 적층된 커패시터 구조물은 여러 다른 응용에도 적합하다.
비록 게이트 산화물층 상부에 형성된 실리콘 이산화물로서 실리콘 이산화물의 성장과 질화 공정에서 사용하기 위한 실리콘 이산화물의 성장이 개별적으로 설명되었지만, 일실시예에서 실리콘 이산화물이 실질적으로 동시에 두 목적을 위해 성장된다. 다시 말해, 실리콘 이산화물은 본 발명의 사상 또는 범위에서 벗어남없이 폴리실리콘 플러그 주위에 실리콘 이산화물이 형성됨과 동시에 폴리실리콘 플러그 상부에 형성된다.
적층된 커패시터 구조물을 제조하는데 사용된 재료 또한 매우 다양하다. 예를 들면, 도핑되거나 또는 도핑되지 않은 폴리실리콘 플러그가 본 발명에 적합한 것으로 설명되었지만, 플러그를 형성하는데 다른 형태의 재료 또한 사용 가능하다. 실리콘의 다른 타입은 제한적인 것은 아니지만 비결정 또는 스퍼터링된 실리콘을 포함한다. 실리콘의 나머지 타입은 도핑되거나 또는 도핑되지 않은 것이다.
일반적으로, 층 구조의 폴리실리콘 플러그 구조물은 임의의 개수의 다른 폴리실리콘층을 포함할 수 있다. 폴리실리콘 플러그 내의 폴리실리콘층의 수는 일반적으로 원하는 플러그의 전체 두께뿐만 아니라 개별층들과 배리어층의 두께에 의존한다. 폴리실리콘 플러그의 전체 두께는 다양하다. 예를 들면, 두께는 대략 1000 내지 1500Å범위이다. 유사하게, 플러그내 폴리실리콘층과 배리어층의 두께 또한 다양하다. 일실시예에서, 각각의 폴리실리콘층의 두께는 대략 100 내지 500Å이다.
배리어층의 형성이 질화된 이후에 에칭되는 산화물 또는 CVD와 같은 공정을 사용하여 증착된 이후에 에칭되는 산화물로서 설명되었다. 하지만, 본 발명의 사상과 범위에서 벗어남없이 층 구조의 실리콘 구조물내의 그레인 경계에 질화물로 구성되는 STET층을 형성하는데 사용되는 다른 방법 또한 사용 가능하다.
더욱이, 비록 층 구조의 폴리실리콘 플러그가 질화 공정을 사용하여 형성된 배리어층을 포함하는 것으로 설명되었지만, 층 구조의 폴리실리콘 플러그내의 배리어층은 본 발명의 사상과 범위에서 벗어남없이 CVD 공정을 사용하여 형성될 수 있다. 그러므로, 실시예들은 주어진 상세한 설명에 제한되는 것이 아니지만 등가의 전체 범위내에서 첨부된 청구항의 범위내에서 변형된다.
본 발명에 따르면, 적층된 커패시터를 가공하는 동안 적층된 커패시터의 고 유전체층으로부터 실리콘 내부로 이동하는 불순물의 양을 감소시키고 그리고 실리콘으로부터 고 유전체층으로 이동하는 불순물의 양을 감소시킬 수 있다.
도 1은 집적 회로상에 형성된 적층된 커패시터의 단면 개략도이다.
도 2는 본 발명의 일실시예에 따른 집적 회로의 적층된 커패시터내 층들의 단면 개략도이다.
도 3은 본 발명의 일실시예에 따른 배리어층을 가진 적층된 커패시터 구조물을 제조하는 제 1 방법과 관련된 단계를 예시하는 순서도이다.
도 4는 본 발명의 일실시예에 따른 층 구조의 폴리실리콘 플러그의 형성과 관련된 단계를 예시하는 순서도이다.
도 5는 본 발명의 일실시예에 따른 적층된 커패시터내에 배리어층을 제조하는 제 2 방법과 관련된 단계를 예시하는 순서도이다.
*도면의 주요부분에 대한 부호의 설명*
204 : 적층된 커패시터 구조물 206 : 기판
207 : 정션 영역 210 : 폴리실리콘 플러그
212 : 실리콘 이산화물층 214 : 부착층
216 : 기저 전극 218 : 고 유전체 재료층
220 : 최상부 전극

Claims (6)

  1. 집적 회로 내부의 확산을 감소시키는 방법에 있어서,
    기판 내부에 정션 영역을 형성하는 단계;
    상기 기판 상부에 제 1 산화물층을 형성하는 단계;
    상기 제 1 산화물층을 통해 실리콘 플러그를 형성하여 상기 정션 영역과 접촉시키는 단계;
    상기 실리콘 플러그 상부에 제 1 배리어 막을 형성하는 단계 - 상기 제 1 배리어 막은 상기 제 1 배리어 막의 그레인 경계에서 질소 또는 질소 함유 화합물을 포함함 -; 및
    상기 제 1 산화물층 상부에 유전체층을 형성하는 단계를 포함하는 집적 회로 내부의 확산 감소 방법.
  2. 제 1 항에 있어서,
    상기 제 1 배리어 막을 형성하는 단계는
    상기 실리콘 플러그 상부에 제 2 산화물층을 형성하는 단계;
    상기 제 2 산화물층을 질화시키는 단계; 및
    질화된 상기 제 2 산화물층을 에칭하여 상기 실리콘 플러그의 그레인 경계에서 상기 질소 또는 질소 함유 화합물을 노출시키는 단계를 포함하는 집적 회로 내부의 확산 감소 방법.
  3. 제 2 항에 있어서,
    상기 실리콘 플러그 상부에 상기 제 2 산화물층을 형성하는 단계는 900 내지 1000℃의 제 1 공정 온도에서 상기 제 2 산화물층을 성장시키는 단계를 포함하고; 그리고
    상기 제 2 산화물층을 질화시키는 단계는 900 내지 1100℃의 제 2 공정 온도에서 상기 제 2 산화물층을 질화시키는 단계를 포함하는 집적 회로 내부의 확산 감소 방법.
  4. 제 1 항에 있어서,
    상기 실리콘 플러그를 형성하는 단계는,
    상기 정션 영역 상부에 제 1 도핑된 실리콘층을 증착시키는 단계;
    상기 제 1 도핑된 실리콘층 상부에 제 3 산화물층을 형성하는 단계,
    상기 제 3 산화물층을 질화시키는 단계, 및
    상기 질화된 제 3 산화물층을 에칭하여 상기 제 1 도핑된 실리콘층의 그레인 경계에서 질소 또는 질소 함유 화합물을 노출시키는 단계,
    를 포함하는 상기 제 1 도핑된 실리콘층 위에 상기 제 1 배리어 막을 형성하는 단계; 및
    상기 제 1 도핑된 실리콘층의 상기 그레인 경계에서 노출된 상기 질소 또는 질소 함유 화합물 상부에 제 2 실리콘층을 증착시키는 단계를 포함하는 집적 회로 내부의 확산 감소 방법.
  5. 제 1 항에 있어서,
    상기 제 1 배리어 막을 형성하는 단계는,
    상기 실리콘 플러그 상부에 옥시나이트라이드 막을 형성하기 위해 화학 기상 증착을 실행하는 단계; 및
    상기 옥시나이트라이드 막을 에칭하여 상기 실리콘 플러그의 그레인 경계에서 질소 또는 질소 함유 화합물을 노출시키는 단계를 포함하는 집적 회로 내부의 확산 감소 방법.
  6. 제 1 항에 있어서,
    상기 제 1 배리어 막 상부에 부착층을 형성하는 단계;
    상기 부착층 상부에 제 1 전극을 형성하여 상기 제 1 산화물층 상부에 형성된 상기 유전체층이 상기 제 1 전극 상부에 형성되는 단계; 및
    상기 유전체층 상부에 제 2 전극을 형성하는 단계를 더 포함하는 집적 회로 내부의 확산 감소 방법.
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