KR970000975B1 - 캐패시터의 저장전극 제조방법 - Google Patents

Abstract

내용 없음.

Description

캐패시터의 저장전극 제조방법

제1도 내지 제4도는 본 발명에 의해 캐패시터의 저장전극을 제조하는 단계를 도시한 단면도.

* 도면의 주요부분에 대한 부호의 설명

1 : 실리콘기판 2 : 소자분리 산화막

3 : 게이트 산화막 4 : 워드라인

5 : 소오스/드레인 6 : 평탄화용 절연층

7 : 제1실리콘층 8 : 제2실리콘층

9 : 제3실리콘층 10 : 반구형 그레인을 갖는 다결정 실리콘층

본 발명은 고집적 반도체 소자의 디램셀에 적용되는 캐패시터의 저장전극 제조방법에 관한 것으로, 특히 캐패시터 용량을 증대시키기 위해 적절한 온도와 압력에서 제1, 제2,제3실리콘을 적층한 후 열처리 공정으로 그레인을 갖는 다결정 실리콘층을 형성하여 표면적이 증대된 저장전극을 제조하는 기술이다.

반도체 소자가 고집적화됨에 따라 상대적으로 셀사이즈가 작이지고 이로 인하여 저장전극이 차지하는 면적이 줄어든다. 이와 같이 좁은 면적에서 반도체 소자의 동작에 필요한 전하용량을 확보하기 위해 저장극을 원통구조, 핀구조 등고 과 같이 3차원화시켜 많이 이용하고 있다.

그러나, 이와 같은 구조들은 자체의 높은 토폴리지(Topology)와 3차원화된 셀 구조로 인하여 폴리실리콘층을 증착한 후, 각 반도체 소자의 특성에 알맞은 전기저항을 갖게 하기 위해 불순물을 주입할 때 에스펙트비가 큰 콘택홀 부분이나 3차원 구조의 내부에 불순물을 균일하게 주입할 수 없다.

또한, 저장전극의 복잡한 3차원적 구조로 인해 공정상의 어려운 문제점을 많이 가지고 있다.

따라서, 본 발명은 상기한 문제점을 해결하기 위하여 저장전극용 실리콘층을 증착할 때 불순물을 동시에 주입시켜 3차원 내부구조와 콘택홀의 높은 에스펙트비를 갖는 부분에도 불순물을 균일하게 주입시키고, 표면에 반구형 그레인을 갖는 실리콘층을 형성하여 캐패시터 용량을 증대시킬 수 있는 캐패시터 저장전극 제조방법을 제공하는데 그 목적이 있다.

상기한 목적을 달성하기 위한 본 발명은 디램셀에 적용되는 캐패시터 저장전극 제조방법에 있어서, 실리콘 기판에 MOS 트랜지스터를 형성하고, 그 상부에 평탄화용 절연층을 형성하는 단계와, 실리콘기판이 노출된 저장전극용 콘택홀을 형성하는 단계와, 불순물이 도프된 제1실리콘층을 증착하는 단계와, 제1실리콘층 상부에 언도프된 제2실리콘층을 증착하는 단계와, 제2실리콘층 상부에 비정질 실리콘내에 폴리 그레인이 약간씩 존재하는 제3실리콘층을 증착하는 단계와, 제1,제2,제3실리콘층을 열처리하여 제1실리콘층에 도프된 불순물을 제2실리콘층 및 제3실리콘층으로 확산시키는 동시에 제1,제2,제3실리콘층이 다결정화되면서 표면에 반구형 그레인을 갖는 다결정 실시콘층으로 형성하는 단계를 포함하여 저장전극의 표면적을 증대시키는 것이다.

이하,첨부된 도면을 참조하여 본 발명을 상세히 설명하기로 한다.

제1도 내지 제4도는 본 발명에 의해 반구형 그레인을 갖는 디램셀의 저장전극을 제조하는 단계를 도시한 단면도이다.

제1도는 실리콘기판(1)의 일정부분에 소자분리 산화막(2)을 형성하고, 게이트 산화막(3), 워드라인(4), 소오스/드레인(5)이 구비되는 MOS트랜지스터를 형성한 다음, 전체적으로 평탄화용 절연층(6)을 형성하고, 예정된 소오스/드레인(5)이 노출되는 콘택홀을 형성한 후, 불순물이 도프된 제1실리콘층(7)을 300-2000Å의 두께로 형성한 단면도이다.

여기에서 주지할점은 불순물이 도프된 제1실리콘층(7)을 형성할때에 Si₂H₆와 PH₃/N₂개스를 주입하고 (주입량은 S₂H₆; 100∼300 SCCM,PH₃/N₂; 95∼500SCCM), 490∼530℃의 온도와 0.4∼0.8Torr의 압력 (챔버내에서 두께와 Rs 균일성을 유지할 수 있는 압력)에서 인시투 포스포로스 도프된 다결정 실리콘층으로 증착한다는 점이며, 다결정 실리콘층에 과도하게 포스포러스를 도프시킨다.

제2도는 제1도 공정후 같은 온도와 압력에서 Si₂H₆와 N₂개스를 동시에 챔버 내부로 주입시켜 불순물이 도프된 제1실리콘층(7) 상부에 언도프된 제2실리콘층(8)을50∼200Å정도 증착시킨 상태의 단면도이다. 여기서 Si₂H₆와 N₂개스를 이용하면 제2실리콘층(8) 증착속도를 불순물이 도프된 제1실리콘층(7)과 같은 증착속도를 유지할 수 있어 원하는 두께로 형성하기가 쉽다.

제3도는 제2도 공정후 N₂분위기에서 챔버내의 온도를 580∼585℃가지 상승시키고, Si₂H₆개스를 200∼300SCCM 으로 주입하고, 압력을 0.6Torr로 유지한 상태에서 비정질 실리콘내에 폴리 그레인(Poly Grain)이 약간씩 존재하는 형태의 제3실리콘층(9)을 300∼2000Å의 두께로 형성한 단면도이다. 여기서 제3실리콘층(9)을 증착할때의 조건에서 580∼585℃의 온도와, 0.6Torr압력과 200∼300SCCM으로 Si₂H₆개스를 주입(flow)하는 것이 본 발명의 핵심기술이다.

제4도는 제3도 공정후 같은 온도에서 불활성 기체를 충분히 주입시킨 후, 20∼30분 정도로 어닐시켜 주면 제1실리콘층(7)에 도프된 불순물이 제2실리콘층(8), 제3실리콘층(9)으로 확산되어 적절한 전기저항을 갖게 되고, 제3실리콘층(9)에 있는 폴리 그레인이 성장되어 표면에 반구형 그레인을 갖는 다결정 실리콘층(10)을 형성한 다음, 저장전극 마스크패턴 공정으로 패턴을 형성한 것이다.

이후 공정은 반구형 그레인을 갖는 다결정 실리콘층(10)을 저장전극으로 사용하고 그 상부에 공지의 기술로 캐패시터 유전체막 및 플레이트 전극을 형성하면 된다.

상기한 본 발명에 의하면 종래의 다결정 실리콘층의 표면적보다 2배 이상이 증대되어 캐비시터 용량을 증가시킬수 있다. 인시투 공정으로 불순물이 도프되는 반구형 그레인을 갖는 다결정 실리콘층을 형성하므로써 공정시간이 단축되어 생산성을 향상시킬 수 있다.

또한, 비정질 실리콘에 폴리 그레인이 약간 존재하는 제3실리콘층을 형성한 후, 같은 온도에서 열처리하여 반구형 그레인을 갖는 다결정 실리콘층을 형성하므로써 웨이퍼와 웨이퍼, 런과 런(Run to Run)간에 균일한 반구형 그레인을 갖는 다결정 실리콘층을 얻을 수 있다.

Claims (8)

1. 디렘셀에 적용되는 캐패시터 저장전극 제조방법에 있어서, 실리콘 기판에 MOS트랜지스터를 형성하고, 그 상부에 평탄화용 절연층을 형성하는 단계와, 실리콘기판이 노출된 저장전극용 콘택홀을 형성하는 단계와, 불순물이 도프된 제1실리콘층을 증착하는 단계와, 제1실리콘층 상부에 언도프된 제2실리콘층을 증착하는 단계와, 제2실리콘층 상부에 비정질 실리콘내에 폴리 그레인이 약간씩 존재하는 제3실리콘층을 증착하는 단계와, 제1,제2,제3실리콘층이 열처리하여 제1실리콘층에 도프된 불순물을 제2실리콘층 및 제3실리콘층으로 확산시키는 동시에 제1, 제2, 제3실리콘층이 다결정화되면서 표면에 반구형 그레인을 갖는 다결정 실리콘층으로 형성하는 단계를 포함하는 캐패시터 저장전극 제조방법.
2. 제1항에 있어서, 상기 제1실리콘층을 Si₂H₆와 PH₃/N₂개스, 490∼530℃의 온도, 0.4∼0.8Torr의 압력의 조건에서 증착하는 것을 특징으로 하는 캐패시터 저장전극 제조방법.
3. 제1항에 있어서, 상기 제2실리콘층을 Si₂H₆와 N₂개스를 동시에 주입하고, 490∼530℃의 온도, 0.4∼0.8Torr의 압력의 조건에서 증착하는 것을 특징으로 하는 캐패시터 저장전극 제조방법.
4. 제1항에 있어서, 상기 제3실리콘층을 챔버내에 잔류하는 PH₃개스를 제거한 후, Si₂H₆개스를 200∼300SCCM 주입하고, 580~585℃의 온도와, 0.6Torr의 온도의 조건에서 증착하는 것을 특징으로 하는 캐패시터 저장전극 제조방법.
5. 제1항에 있어서, 상기 불활성 기체에서 제1,제2,제3실리콘층을 20~25분 정도 열처리하여 표면에 반구형그레인을 갖는 다결정 실리콘층으로 형성하는 것을 특징으로 하는 캐패시터 저장전극 제조방법.
6. 제1항에 있어서, 상기 제1실리콘층은 300-2000Å의 두께로 형성하는 것을 특징으로 하는 캐패시터 저장전극 제조방법.
7. 제1항에 있어서, 상기 제2실리콘층은 50∼200Å의 두께로 형성하는 것을 특징으로 하는 캐패시터 저장전극 제조방법.
8. 제1항에 있어서, 상기 제3실리콘층은 300-2000Å의 두께로 형성하는 것을 특징으로 하는 캐패시터 저장전극 제조방법.