KR910006740B1 - 2단계 데포방식의 산화층 형성방법 - Google Patents

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Abstract

내용 없음.

Description

2단계 데포방식의 산화층 형성방법
제1a도에서 e도는 종래의 산화층 형성방법을 나타낸 공정순서도.
제2a도에서 f도는 본 발명에 의한 2단계 데포방식의 산화층 형성방법을 나타낸 공정순서도.
* 도면의 주요부분에 대한 부호의 설명
1 : 필드산화막 2 : 액티브구역
3 : 게이트 4, 7 : 폴리실리콘층
6 : 유전층 4a, 4b : 폴리실리콘층
본 발명은 반도체 제조공정시 인터폴리 실리콘사이에 얇은 유전층을 형성시킬 때 사용하는 2단계 데포방식의 산화층 형성방법에 관한 것이다.
반도체 제조공정시 메모리 디바이스의 케패시터와 트랜지스터의 유전층은 베어실리콘(Bare Si single: crytals ; 구조)위에 형성된다. 그러나 4M DRAM이상의 고집적도가 요구되는 공정에서는 이들 유전층이 폴리실리콘 위에 형성되는 것이 필요하게 된다. 따라서 종래에는 제1도와 같은 제조공정으로 유전층을 형성시키는 것으로 먼저 (a)도와 같이 필드산화시켜 산화층(1)과 액티브구역(2)을 형성시키고난 뒤 트랜지스터 게이트(3)를 일반적인 공정에 의하여 형성시킨다. 그후 (b)도와 같이 하부 폴리실리콘층(4)을 3000Å정도로 데포(Deposition)시킨다. 이 폴리실리콘층(4)위에 (c)도와 같이 불순물을 3×1015Tions/Cm2으로 이온주입을 하여 900℃이상의 온도에서 천천히 식히는 이닐링(Annealing)을 시키거나 또는 포클(PoCl3)도핑방식으로 22Ω이상으로 주입시킨다. 그후 (d)도와 같이 유전층(6)을 형성시키고서 (e)도와 같이 폴리실리콘층(7)을 1500-3000Å정도 데포시킨다. 그러나 이와 같이 유전층을 형성시키는 경우, (d)도와 같은 공정중 확산로에서 성장시킨 열적 산화층은 산화촉진현상(Oxidation Enhancement)이 생기기 때문에 50Å이하의 두께로 조절하기 어렵게 된다.
특히 이 유전층이 산화층-질화층-산화층의 3중구조로 될 때에 첫 번째 산화층의 두께조절이 전술한 바와 같이 곤란할 뿐아니라 성장된 산화층은 불순물이 확산되어 들어가 산화층의 질도 저하되는 단점이 생기는 것이다.
본 발명의 목적은 산화촉진 현상에 의하여 두께조절이 불가능하게 되는 점을 해결하기 위하여 고농도로 도핑이 요구되는 폴리실리콘을 사용시 폴리실리콘층을 두단계로 데포되도록 함으로써 불순물에 인하여 발생되는 산화촉진현상과 유전층의 특성저하를 방지할 수 있는 2단계 데포방식의 산화층 형성방법을 제공하고자 하는 것이다
본 발명의 특징은 필드산화시켜 액티브구역을 만든후 트랜지스터의 게이트를 형성시키는 공정과, 하부 폴리실리콘층의 데포후 이온주입 또는 포클도핑으로 불순물을 삽입시키는 공정과, 유전층의 형성후 상부 폴리실리콘층을 데포시키는 공정과로되는 산화층 형성방법에 있어서, 상기 하부 폴리실리콘층의 데포공정시 2차로 나누어 하부 폴리실리콘층을 1차 데포한후 불순물을 주입시키는 공정과, 2차로 폴리실리콘층이 데포되는 공정과로 되어 산화촉진현상 및 산화층 저하 현상이 방지되도록 한 것에 있다.
본 발명의 실시예를 제2도에 의하여 상세히 설명하면 다음과 같다.
[제1공정]
(a)도와 같이 필드산화시켜 필드산화층(1)과 액티브구역(2)으로 분리시키고 난 뒤 트랜지스터의 게이트(3)를 만든다.
[제2공정]
그후 (b)도와 같이 저합기상도포방식(LPCVD)으로 625℃에서 SiH4가스를 사용하여 0.3Torr기압하에서 하부 폴리실리콘층(4a)을 1500-2000Å정도로 1차 데포한다.
[제3공정]
이와 같이 형성된 폴리실리콘층(4a)위에 (c)도와 같이 이온 인플렌터(Ion Implanter)를 사용하여 인 또는 비소를 3×1015ion/Cm2이상 주입하여 확산로에서 900℃이상 30분 정도로 천천히 식히는 이닐링을 시키거나 또는 확산로에서 포클도핑방식으로 900℃이상에서 22Ω이상으로 주입시킨다. 이때에 불순물을 주입시키는 공정은 전술한 이온주입공정을 사용하지 않드라도 기체 및 고체 확산법 화학적 기상증착 또는 동시 도우핑방식등을 사용할 수도 있다.
[제4공정]
폴리실리콘층(4a)내에 상기와 같이 불순물을 확산시키고서 (d)도와 같이 하부에 2차 폴리실리콘층(4a)을 1000-1500Å정도로 데포시킨다. 따라서 제3공정에 의하여 하부 첫번째 폴리실리콘층(4a)을 형성시키고 제4공정에 의하여 하부 두 번째 폴리실리콘층(4b)이 형성되는 것으로 이는 종래의 폴리실리콘층(4)의 두께를 절반정도로 나누어 2번에 형성하는 것이 된다.
[제5공정]
그리고 (e)도와 같이 폴리실리콘층(4a)(4b)상부에 800℃에서 50Å미만의 산화막을 형성시키는 것으로 이산화막이 원하는 두께의 유전층(6)이 된다. 이때 2차로 데포된 폴리실리콘층(4a)(4b)은 불순물이 없으며, 800℃로 산화시키기 때문에 1차 데포된 폴리실리콘층(4a)내부의 불순물이 2차로 데포된 폴리실리콘층(4b)으로 확산해오기전에 산화공정을 마치게 된다. 따라서 산화촉진현상은 생기지 않게되므로 원하는 두께만큼의 유전층(6)을 성장시킬수 있으며, 산화공정중에 불순물이 확산해 들어가서 산화층의 특성을 떨어뜨리는 현상을 방지할 수 있게 된다. 이때의 유전층(6)은 산화층 뿐만아니라 산화층-질화층-산화층등의 다층구조로 형성시켜 보다 큰 유전율을 얻을 수가 있으며, 폴리실리콘층위에 형성되는 유전층의 특성을 증가시키기 위하여 비정질실리콘(Amorphous Si)을 사용할 수도 있다.
[제6공정]
그후 표면보호를 위해 상부 폴리실리콘층(7)을 1500-3000Å정도 데포시킨다.
이상에서와 같이 본 발명은 4M DRAM급 이상의 메모리소자에서 불순물이 고농도 주입되는 유전층을 형성시켜야 되는 경우 하부 폴리실리콘층을 형성시키는 공정을 2단계로 나누어 데포시키기 때문에 하부 폴리실리콘층의 산화되는 계면까지 확산되기 전에 산화공정을 완료할 수 있어 불순물에 의한 산화촉진 현상을 방지할 수 있는 동시에 불순물이 산화층 내부로 들어가서 산화층의 특성을 저하시키는 것을 방지할 수가 있다. 또한 산화촉진현상을 방지할 수 있어 필요한 두께의 산화층을 형성시킬 수 있는 이점도 있는 것이다.

Claims (4)

  1. 필드산화시켜 액티브구역(2)을 만든후 트랜지스터의 게이트(3)를 형성시키는 공정과, 하부 폴리실리콘층(4)의 데포후 이온주입 또는 포클도핑으로 불순물을 삽입시키는 공정과, 유전층(6)의 형성후 상부 폴리실리콘층(7)을 데포시키는 공정과로 되는 산화층 형성방법에 있어서, 상기 하부 폴리실리콘층(4)의 데포공정시 2차로 나누어 하부 폴리실리콘층(4a)을 1500-2000Å정도로 1차 데포후 불순물을 주입시키는 공정과, 2차로 폴리실리콘층(4b)이 1000-1500Å정도로 데포시키는 공정과로 되어 산화촉진현상 및 산화층저하현상이 방지되도록한 2단계 데포방식의 산화층 형성방법.
  2. 제1항에 있어서, 유전층(6)은 산화층 뿐만아니라 산화층-질화층-산화층 등의 다층구조로 된 것을 특징으로 하는 2단계 데포방식의 산화층 형성방법.
  3. 제1항에 있어서, 불순물을 주입시키는 공정은 이온주입, 기체 및 고체 확산법, 화학적 기상증착 또는 도우핑 방식등을 포함하는 2단계 데포방식의 산화층 형성방법.
  4. 제1항에 있어서, 폴리실리콘층(4b)위에 유전층(6)의 특성을 증가시키기 위해 비정질실리콘(Amorphous Si)을 사용하는 2단계 데포방식의 산화층 형성방법.
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