KR100268860B1 - 반도체 장치의 제조방법 - Google Patents

반도체 장치의 제조방법 Download PDF

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Abstract

본 발명은 반도체 장치의 제조시에 소오스/드레인 접합을 얇게 하는 접합형성 방법에 관한것으로서, 본 발명의 효과로는 접합형성시에 실리콘 이온주입을 실리콘 기판에 직접하지 않음으로서 열처리서 결정결함을 최소화할 수 있고, 기판으로의 도판트 확산을 방지할 수 있어서 접합깊이를 더욱 얇게 만들 수가 있고, 원하는 농도의 프로파일 제어를 용이하게 할 수 있다.

Description

반도체 장치의 제조방법
제1도는 종래의 기술에 따른 반도체장치 제조시의 접합공정도.
제2도는 본 발명에 따라 반도체장치 제조시의 접합공정도.
〈도면의 주요부분에 대한 부호의 설명〉
1 : 기판 2a : 저농도 소오스 영역
2b : 저농도 드레인 영역 3 : 게이트절연막
4 : 게이트 5 : 캡게이트산화막
6 : 산화막측벽 7 : 비정질실리콘막
8 : 비정질화된층 9 : 고농도 소오스/드레인 영역
본 발명은 반도체 장치의 제조방법에 관한것으로서, 특히 고집적 반도체 기억장치의 제조에 적당하도록한 MOS형 트랜지스터의 소오스/드레인 접합을 얇게(Shallow)하는 접합형성 방법에 관한것이다.
일반적으로 고집적도를 요하는 반도체 장치에서는 게이트 길이를 짧게하는 것이 필요하다.
그러나 게이트 길이가 줄어 들수록 핫 캐리어 발생에 의한 누설전류의 증가, 게이트산화막의 신뢰성 저하 등의 현상이 발생하는 문제점이 있다.
종래에는 이러한 문제를 해결하는 한 방안으로서 접합깊이를 얕게하는 것을 채택하고 있다.
제 1 도는 반도체장치 제조시 접합형성의 공정도를 도시하고 있다.
종래의 MOS소자 제조공정을 제 1 도를 참조하여 간략히 설명한다.
1단계(제 1 도(a))로, 실리콘기판(1)상에 필드산화막을 성장시켜서 액티브 영역과 게이트 산화막을 정의하고, 그 위에 폴리실리콘층(4)과 캡게이트산화막(5)을 형성하고 패터닝하여 게이트를 형성한다.
2단계(제 1 도 (b))에서는, (a)도의 층상구조를 소오스/드레인을 형성하기 위해 저농도의 불순물을 이온주입한 다음, 게이트 측벽에 SiO2를 증착하고 에치백하여 측벽산화막(6a,6b)을 형성한다.
3단계(제 1 도 (c))에서는 단축채널효과(Short Channel Effect)를 해결하기 위해 얇은 접합형성 기법중의 하나인 Si이온이나 Ge이온을 주입하여 실리콘 기판의 비정질화를 유도하는 단계이다.
도핑을 위한 불순물을 이온주입하는 방식으로 먼저 실리콘 도는 Ge이온을 1.0 x 1013내지 1.0 x 105개의 범위에서 주입에너지 50~100Kev범위를 주입하여 실리콘 기판을 비정질화 한다.
그후 도팬트를 이온주입하여, 이온주입시에 발생하는 도핑 프로파일의 테일(tail)이 느러지는 채널링 현상을 억제한다.
제 4 단계(제 1 도 (d))에서는 열처리를 행하여 도팬트를 활성화시킨다.
제 4 단계 이후의 공정은 일반적인 MOS소자 제조방법으로 진행된다.
이와같은 방식의 MOS트랜지스터의 제조방법의 단점은 실리콘 기판상에 직접 실리콘(Si) 또는 게르마늄(Ge)의 이온을 주입하여 비정질화 시킴으로서, 열처리후 결정결함이 쉽게 발생되어 접합의 전기적 특성이 불량하며, 또한 비정질실리콘 기판이 열처리시 도팬트의 확산이 증대되어 접합을 얕게 조정하여 형성하는 것이 불가능하다.
본 발명의 목적은 이와 같은 종래의 문제점을 개선하기 위한 것으로서, 고집적 기억장치에서 단축채널 효과를 개선하여 얕은 접합형성 방법을 제공하는데 있다.
이하에서는 첨부도면을 참조한 실시예의 설명을 통하여 본 발명의 내용을 상술한다.
제 2 도는 본 발명의 목적을 달성하는 집합형성의 공정도이다.
이러한 공정의 1단계는 제 2 도(a)에 도시된 것과 같이, 기판(1)상에 게이트절연막(3), 게이트(4) 및 캡게이트산화막(5)을 공지의 방법으로 형성한다. 이후에 저농도 이온주입을 실시하여 저농도 소오스영역(2a) 및 저농도 드레인영역(2b)을 형성한다.
2단계는 제 2 도(b)에 도시된 것과 같이 상기 결과물 전면에 산화막을 형성한 후 에치백하여 상기 게이트(4) 및 캡게이트산화막(5)측면에 산화막측벽(6)을 형성한다. 이어서 전면에 비정질실리콘막(7)을 500 ~ 1500Å의 두께로 저온화학증착법(LPCVD)에 의해 형성한다. 이어서 실리콘이온을 저에너지로 주입하여 상기 비정질실리콘막(7)을 완전히 비정질화시킨다.
이때 상기 비정질실리콘막(7)과 기판(1)의 계면 아래에 약 100-500Å의 두께로 비정질화된층(8)이 형성된다.
제 3 단계는 제 2 도(c)에 도시된 것과 같이 고농도 이온주입을 실시하고 열처리를 실시하여 고농도 소오스/드레인영역(9)을 형성한다.
제 4 단계는 제 2 도(d)에 도시된 것과 같이 상기 비정질실리콘막(7)을 제거하여 얕은 접합의 소오스/드레인 영역을 가지는 트랜지스터가 완성된다. 본 발명에 따른 접합방법의 효과로는, 실리콘 이온주입을 실리콘기판에 직접하지 않음으로 열처리시 결정결함을 최소화할 수 있고, 기판으로의 도판트 확산을 방지할 수 있어서 접합깊이를 더욱 얕게 할 수 있으며 원하는 농도의 프로파일 제어를 용이하게 할 수 있다.

Claims (1)

  1. 기판상에 게이트절연막, 게이트를 차례로 형성하는 단계와; 상기 게이트측벽에 절연막측벽을 형성하는 단계와; 상기 게이트 및 상기 절연막측벽을 포함한 상기 기판상에 비정질실리콘막을 증착하는 단계와, 상기 비정질실리콘막에 실리콘 이온을 주입하는 단계와, 상기 게이트의 양측의 상기 기판에 불순물 이온을 주입하여 소오스/드레인 영역을 형성하는 단계를 포함하여 형성함을 특징으로 하는 반도체장치의 제조방법.
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