JPH03173441A - 半導体装置の製造方法 - Google Patents
半導体装置の製造方法Info
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- JPH03173441A JPH03173441A JP31366589A JP31366589A JPH03173441A JP H03173441 A JPH03173441 A JP H03173441A JP 31366589 A JP31366589 A JP 31366589A JP 31366589 A JP31366589 A JP 31366589A JP H03173441 A JPH03173441 A JP H03173441A
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔目 次］
（既望
産業上の利用分野
従来の技術（第５図）
発明が解決しようとする課題
課題を解決するための手段
作用（第２図）
実施例
（ｉ）本発明の第１の実施例（第１図）（１１）本発明
の第２の実施例（第３図、第４図）発明の効果 〔１既 要〕 半導体装置の製造方法に関し、さらに詳しく３えばｌ
Ｄ Ｄ （１，ｉｇｈｔｌｙ ｌ１ｏｐｅｄ Ｄｒａｉ
ｎ）構造の電界効果ｌ・ランジスクの製造方法に関する
ものであり、イオン注入方向を制御するという簡便な方
法により、ソース・ドレインの寄生容量を低域して、ト
ランジスタの動作速度の向−Ｌを図ることを目的とし、 半導体基板ににゲート絶縁ｎりおよびゲート電極を形成
Ｖる工程と、該ゲート電極をマスクとして非チャネリン
グ方向からイオンを注入して半導体基板表面にソース５
■域およびドレイン領域を形成する工程と、前記ゲート
電極の側壁にサイドウオールを形成する工程と、前記ゲ
ート電（嘔およびサイドウオールをマスクとして、チャ
ネリング方向に＆＝Ｉ Ｌ、てほぼ２〜３°（頃けた方
向からイオンをｔ主入してソース・ドレイン電極コンタ
クト用の不純物領域を形成する工程とを有することを含
み、構成し、 あるいは、半導体基板上にゲート絶縁膜およびゲート電
極を形成する工程と、該ゲート電極をマスクとして非チ
ャネリング方向からイオンを注入して半導体基板表面に
ソース領域およびドレイン領域を形成する工程と、前記
ゲート電）瓶の側壁にサイドウオールを形成する工程と
、前記ゲート心棒およびサイドウオールをマスクとして
、チャネリング方向に対してほぼ２〜３°領けた方向か
らイオンを注入するとともに、非チャネリング方向から
イオンを注入してソース・ドレイン電極コンタクト用の
不純物領域を形成する工程とを有することを含み、構成
する。
の第２の実施例（第３図、第４図）発明の効果 〔１既 要〕 半導体装置の製造方法に関し、さらに詳しく３えばｌ
Ｄ Ｄ （１，ｉｇｈｔｌｙ ｌ１ｏｐｅｄ Ｄｒａｉ
ｎ）構造の電界効果ｌ・ランジスクの製造方法に関する
ものであり、イオン注入方向を制御するという簡便な方
法により、ソース・ドレインの寄生容量を低域して、ト
ランジスタの動作速度の向−Ｌを図ることを目的とし、 半導体基板ににゲート絶縁ｎりおよびゲート電極を形成
Ｖる工程と、該ゲート電極をマスクとして非チャネリン
グ方向からイオンを注入して半導体基板表面にソース５
■域およびドレイン領域を形成する工程と、前記ゲート
電極の側壁にサイドウオールを形成する工程と、前記ゲ
ート電（嘔およびサイドウオールをマスクとして、チャ
ネリング方向に＆＝Ｉ Ｌ、てほぼ２〜３°（頃けた方
向からイオンをｔ主入してソース・ドレイン電極コンタ
クト用の不純物領域を形成する工程とを有することを含
み、構成し、 あるいは、半導体基板上にゲート絶縁膜およびゲート電
極を形成する工程と、該ゲート電極をマスクとして非チ
ャネリング方向からイオンを注入して半導体基板表面に
ソース領域およびドレイン領域を形成する工程と、前記
ゲート電）瓶の側壁にサイドウオールを形成する工程と
、前記ゲート心棒およびサイドウオールをマスクとして
、チャネリング方向に対してほぼ２〜３°領けた方向か
らイオンを注入するとともに、非チャネリング方向から
イオンを注入してソース・ドレイン電極コンタクト用の
不純物領域を形成する工程とを有することを含み、構成
する。
本発明は半導体装置の製造方法に関し、さらに詳しく言
えばＬ Ｄ Ｄ （Ｌｉｇｈｔｌｙ Ｄｏｐｅｄ Ｄｒ
ａｉｎ）構造の電界効果トランジスタの製造方法に関す
るものである。
えばＬ Ｄ Ｄ （Ｌｉｇｈｔｌｙ Ｄｏｐｅｄ Ｄｒ
ａｉｎ）構造の電界効果トランジスタの製造方法に関す
るものである。
第５図は、従来例の製造方法によるり、ＤＤ（１゜ｇｈ
Ｌｌｙ Ｄｏｐｅｄ Ｄｒａｉｎ）構造の電界効果トラ
ンジスタの断面図である。
Ｌｌｙ Ｄｏｐｅｄ Ｄｒａｉｎ）構造の電界効果トラ
ンジスタの断面図である。
図において、Ｉ５はｐ！ｐｓｉ基板、１６はＰ’！ｊ！
Ｓ！拮仮１５上に形成されたフィールド５ｉＯｚ膜、１
７はゲートＳｉＯ□膜、１８はポリＳｉゲート電極、１
９は側壁Ｓ１０、膜である。
Ｓ！拮仮１５上に形成されたフィールド５ｉＯｚ膜、１
７はゲートＳｉＯ□膜、１８はポリＳｉゲート電極、１
９は側壁Ｓ１０、膜である。
２０と２１は、側壁ＳｉＯ□膜１９の形成前に、ボＪＳ
ｉ電は１８をマスクとして砒素等の不純物売イオン注入
して形成されるソース領域とドレイン領域であり、低濃
度で浅いｎ型の不純物領域である。
ｉ電は１８をマスクとして砒素等の不純物売イオン注入
して形成されるソース領域とドレイン領域であり、低濃
度で浅いｎ型の不純物領域である。
また、２２と２３は、側壁ＳｉＯ□膜１９の形成後に、
ポリＳ１電極１８および側壁ＳｉＯ□膜１９をマスクと
してリン等の不純物をイオン注入して形成されるソース
電極コンタクト用の不純物領域とドレイン電極コンタク
ト用の不純物領域であり、高濃度で深いｎｑ）ｉの不純
物領域である。
ポリＳ１電極１８および側壁ＳｉＯ□膜１９をマスクと
してリン等の不純物をイオン注入して形成されるソース
電極コンタクト用の不純物領域とドレイン電極コンタク
ト用の不純物領域であり、高濃度で深いｎｑ）ｉの不純
物領域である。
〔発明が解決しようとする課題］
ところで、ＬＤＤ構造の電界効果トランジスタによれば
、チヤネル長の短縮化により、トランジスタ動作の高速
化が可能となる。このため、リソグラフィ技術等により
トランジスタを微細化して、よりチャネル長の短縮化を
図っている。
、チヤネル長の短縮化により、トランジスタ動作の高速
化が可能となる。このため、リソグラフィ技術等により
トランジスタを微細化して、よりチャネル長の短縮化を
図っている。
しかし、チャネル長を短縮化してもソース・ドレインの
寄生容量等の寄生素子の影響が大きいと、トランジスタ
の動作の高速化に限界を生じる。
寄生容量等の寄生素子の影響が大きいと、トランジスタ
の動作の高速化に限界を生じる。
本発明はかかる従来の問題点に濫みて創作されたもので
あり、イオン注入方向を制御するという簡便な方法によ
り、ソース・ドレインの寄生容量を低減して、トランジ
スタの動作速度の向上を図ることを可能とする半導体装
置の製造方法の提供を目的とする。
あり、イオン注入方向を制御するという簡便な方法によ
り、ソース・ドレインの寄生容量を低減して、トランジ
スタの動作速度の向上を図ることを可能とする半導体装
置の製造方法の提供を目的とする。
本発明の第１の半導体装置の製造方法は、半導体基板上
にゲート絶縁膜およびゲート電極を形成する工程と、該
ゲート電１侃をマスクとして非チャネリング方向からイ
オンを注入して半導体基板表面にソース領域およびドレ
イン領域を形成する工程と、前記ゲート電極の側壁にサ
イドウオールを形成する工程と、前記ゲート電極および
サイドウオールをマスクとして、チャネリング方向に対
してほぼ２〜３″′傾けた方向からイオンを注入してソ
ース・ドレイン電極コンタクト用の不純物領域を形成す
る工程とを有することを特徴とし、また、本発明の第２
の半導体装置の製造方法は、半導体基板上にゲート絶縁
膜およびゲート電極を形成する工程と、該ゲート電極を
マスクとして非チャネリング方向からイオンを注入して
半導体基板表面にソース領域およびドレイン領域を形成
する工程と、前記ゲート電極の側壁にサイドウオールを
形成する工程と、前記ゲート電極およびサイドウオール
をマスクとして、チャネリング方向に対してほぼ２〜３
°傾けた方向からイオンを注入するとともに、非チャネ
リング方向からイオンを注入してソース・ドレイン電極
コンタクト用の不純物領域を形成する工程とを有するこ
とを特徴とし、上記課題を達成する。
にゲート絶縁膜およびゲート電極を形成する工程と、該
ゲート電１侃をマスクとして非チャネリング方向からイ
オンを注入して半導体基板表面にソース領域およびドレ
イン領域を形成する工程と、前記ゲート電極の側壁にサ
イドウオールを形成する工程と、前記ゲート電極および
サイドウオールをマスクとして、チャネリング方向に対
してほぼ２〜３″′傾けた方向からイオンを注入してソ
ース・ドレイン電極コンタクト用の不純物領域を形成す
る工程とを有することを特徴とし、また、本発明の第２
の半導体装置の製造方法は、半導体基板上にゲート絶縁
膜およびゲート電極を形成する工程と、該ゲート電極を
マスクとして非チャネリング方向からイオンを注入して
半導体基板表面にソース領域およびドレイン領域を形成
する工程と、前記ゲート電極の側壁にサイドウオールを
形成する工程と、前記ゲート電極およびサイドウオール
をマスクとして、チャネリング方向に対してほぼ２〜３
°傾けた方向からイオンを注入するとともに、非チャネ
リング方向からイオンを注入してソース・ドレイン電極
コンタクト用の不純物領域を形成する工程とを有するこ
とを特徴とし、上記課題を達成する。
第２図は、本発明の製造方法の原理を説明するだめの不
純物イオン注入の方向に対する注入された不純物の濃度
分布の特性図である。
純物イオン注入の方向に対する注入された不純物の濃度
分布の特性図である。
本発明によれば、ソース領域およびドレイン領域を形成
するときのイオン注入方向と、ソース・ドレイン電（ｌ
コンタクト用の不純物領域を形成するときのイオン注入
方向を変えている。
するときのイオン注入方向と、ソース・ドレイン電（ｌ
コンタクト用の不純物領域を形成するときのイオン注入
方向を変えている。
すなわら、浅い不純物領域を必要とするソース・ドレイ
ン領域を形成する場合には、非チャネリング方向（チャ
ネリングを生しない方向）に打ち込む。例えば、第２図
の特性図に示すように、半導体基板の結晶軸方向に対し
て７°程度傾けた方向から不純物イオンを打ち込む。こ
れにより、打ち込まれた不純物イオンは基板中の結晶構
成原子と衝突してエネルギーを失うので、低濃度で浅い
ソース・ドレイン領域が得られ、所定のチャネル長の短
いトランジスタが形成される。
ン領域を形成する場合には、非チャネリング方向（チャ
ネリングを生しない方向）に打ち込む。例えば、第２図
の特性図に示すように、半導体基板の結晶軸方向に対し
て７°程度傾けた方向から不純物イオンを打ち込む。こ
れにより、打ち込まれた不純物イオンは基板中の結晶構
成原子と衝突してエネルギーを失うので、低濃度で浅い
ソース・ドレイン領域が得られ、所定のチャネル長の短
いトランジスタが形成される。
また、ソース・ドレイン電極コンタクト用の不純物領域
を形成する場合には、半導体基板の結晶軸方向に対して
２〜３°程度傾けた方向から不純物イオンを打ち込む。
を形成する場合には、半導体基板の結晶軸方向に対して
２〜３°程度傾けた方向から不純物イオンを打ち込む。
これにより、第２図の特性図に示すように、打ち込まれ
た不純物イオンの濃度分布は濃度（頃斜の緩やかなもの
となる。
た不純物イオンの濃度分布は濃度（頃斜の緩やかなもの
となる。
ところで、公知の以下の式に示すように、不純物濃度傾
斜ｍによって、Ｐ−Ｎ接合の容量が異なることが知られ
ている。
斜ｍによって、Ｐ−Ｎ接合の容量が異なることが知られ
ている。
Ｃｊ ＝ （ｑｍｔ” ／＋２） ”’ −（Ｖｈ
−Ｖ） −”ここで、ｑは電子電荷量、ｍは濃度１頃斜
、εは誘電率、■、は拡散電位差、■は印加電圧である
。
−Ｖ） −”ここで、ｑは電子電荷量、ｍは濃度１頃斜
、εは誘電率、■、は拡散電位差、■は印加電圧である
。
この関係式より、濃度傾斜ｍが小さいほど接合容ＩＣｊ
が小さくなるが、第２図の特性図を参照すると、２〜
３°程度（頃けた方向から不純物イオンを打ち込んだも
のが、最も濃度傾斜がなだらかである。このため、この
方向から打ち込んで形成したＰ−Ｎ接合の接合容量、す
なわちソース・ドレインの寄生容量は最も小さいものと
なる。
が小さくなるが、第２図の特性図を参照すると、２〜
３°程度（頃けた方向から不純物イオンを打ち込んだも
のが、最も濃度傾斜がなだらかである。このため、この
方向から打ち込んで形成したＰ−Ｎ接合の接合容量、す
なわちソース・ドレインの寄生容量は最も小さいものと
なる。
本発明の第１の製造方法および第２の製造方法は、この
原理に基づいてイオン注入しているので、ソース・ドレ
インの寄生容量は低減化され、ＭＯＳトランジスタの動
作の高速化を図ることができる。
原理に基づいてイオン注入しているので、ソース・ドレ
インの寄生容量は低減化され、ＭＯＳトランジスタの動
作の高速化を図ることができる。
次に図を参１．りしながら本発明の実施例について説明
をする。
をする。
（ｉ）本発明の第１の実施例
第１図（ａ）〜（ｒ）は、本発明の第１の実施例に係る
半導体装置の製造方法を説明する図である。
半導体装置の製造方法を説明する図である。
まず、同図（ａ）に示すように、（１００）結晶面のｐ
型Ｓｉ基板ｌにＬＯＣＯ３法（選択酸化法）により膜厚
０．６ μｍのフィールドＳｉＯ□膜２を形成し、次い
で熱酸化により膜１７．２００人のゲート用ＳｉＯ□膜
、さらにＣＶＤ法により膜厚０．３μｍのｎ型のポリＳ
ｉ膜を形成した後、選択的にエツチングしてゲー） ５
ｉＯｚ膜３およびｎ型のポリＳｉゲート電極４を形成す
る。
型Ｓｉ基板ｌにＬＯＣＯ３法（選択酸化法）により膜厚
０．６ μｍのフィールドＳｉＯ□膜２を形成し、次い
で熱酸化により膜１７．２００人のゲート用ＳｉＯ□膜
、さらにＣＶＤ法により膜厚０．３μｍのｎ型のポリＳ
ｉ膜を形成した後、選択的にエツチングしてゲー） ５
ｉＯｚ膜３およびｎ型のポリＳｉゲート電極４を形成す
る。
次に、同図（ｂ）に示すように、非チャネリング方向、
例えば結晶軸方向から７°幀けた方向ａに、打ち込みエ
ネルギー３０ ｋ ｅ Ｖ、 ドーズ量１０”７ｃｍ
”で砒素イオンを注入する。この場合、打ち込み方向を
結晶軸方向から７°ずらしているので、Ｓ ｉ 、１．
’；３仮Ｉに打ち込まれた砒素（Ａｓ ）イオンは結晶
内のＳｉ原子とＩＩ突し易く、余り深く入り込まない。
例えば結晶軸方向から７°幀けた方向ａに、打ち込みエ
ネルギー３０ ｋ ｅ Ｖ、 ドーズ量１０”７ｃｍ
”で砒素イオンを注入する。この場合、打ち込み方向を
結晶軸方向から７°ずらしているので、Ｓ ｉ 、１．
’；３仮Ｉに打ち込まれた砒素（Ａｓ ）イオンは結晶
内のＳｉ原子とＩＩ突し易く、余り深く入り込まない。
このため、浅いソース・ドレイン領域５６が形成され、
いわゆる短チヤネル効果の少ない所定のチャネル長のト
ランジスタが（得られる。
いわゆる短チヤネル効果の少ない所定のチャネル長のト
ランジスタが（得られる。
次いで、同図（Ｃ）に示すように、ＣＶＤ法によりＳｉ
Ｏ□膜を堆積した後、異方性エンヂング法により３ｂ
Ｓ ＋ Ｏ□膜をエツチングして、側壁ＳｉＯ□膜７を
形成する。
Ｏ□膜を堆積した後、異方性エンヂング法により３ｂ
Ｓ ＋ Ｏ□膜をエツチングして、側壁ＳｉＯ□膜７を
形成する。
次に、同図（ｄ）に示すように、チャネリング方向（例
えば結晶軸方向）から２°（頃けた方向すに、打ち込み
エネルギー４０ｋｅＶ、Ｆ−ズ噴１０′４７ｃ＋＋＋２
でリン（Ｐ）イオンを注入した後、９００°Ｃ１３０分
の熱処理を施して打ち込みイオンを活性化する。この場
合、打ち込み方向を結晶軸から２６ずらしているので、
第２図の特性図からみられるように、０１度勾配の緩や
かな濃度分布が得られる。
えば結晶軸方向）から２°（頃けた方向すに、打ち込み
エネルギー４０ｋｅＶ、Ｆ−ズ噴１０′４７ｃ＋＋＋２
でリン（Ｐ）イオンを注入した後、９００°Ｃ１３０分
の熱処理を施して打ち込みイオンを活性化する。この場
合、打ち込み方向を結晶軸から２６ずらしているので、
第２図の特性図からみられるように、０１度勾配の緩や
かな濃度分布が得られる。
従って、この濃度勾配のｎ型ソース・ドレイン電極コン
タクト用の不純物領域８．９とＰ型Ｓｉ基（反１とで形
成されるＰ−Ｎ接合の接合容量は、従来の３１度勾配の
大きなＰ−Ｎ接合に比較して、小さい。これにより、ト
ランジスタのスイノヂング動作速度は、より速くなる。
タクト用の不純物領域８．９とＰ型Ｓｉ基（反１とで形
成されるＰ−Ｎ接合の接合容量は、従来の３１度勾配の
大きなＰ−Ｎ接合に比較して、小さい。これにより、ト
ランジスタのスイノヂング動作速度は、より速くなる。
次いで、同図（ｅ）に示すように、ＣＶ Ｄ ？ｎによ
り、層間５ｉＯｚ膜１０を堆積した後、該層間ＳｉＯ□
膜１０を開口してＡＩ膜からなるソース・ドレイン電極
１１．１２を形成すると、本発明の実施例に係るトラン
ジスタが完成する（同図（ｒ））。
り、層間５ｉＯｚ膜１０を堆積した後、該層間ＳｉＯ□
膜１０を開口してＡＩ膜からなるソース・ドレイン電極
１１．１２を形成すると、本発明の実施例に係るトラン
ジスタが完成する（同図（ｒ））。
（ＩＩ）本発明の第２の実施例
次に、本発明の第２の実施例について、第３図を参照し
ながら説明する。
ながら説明する。
第１の実施例と基本的に異なる点は、ｎ型ソース・ドレ
イン電極コンタクト用の不純物領域を形成するとき、２
回、イオン注入を施す点である。
イン電極コンタクト用の不純物領域を形成するとき、２
回、イオン注入を施す点である。
すなわち、第１図（ｃ）に示す工程の後、第３図に示す
ように、１ＩＩ」は非チャネリング方向、例えば結晶軸
方向から７°傾けた方向Ｃ１打ち込みエネルギー４０ｋ
ｅＶ、ドーズ！ｆ１０ ”７ｃｍ” テ、１ンイオンを
注入する。２回目は、結晶軸方向から２°傾ＩＪた方向
ｄ、打ち込みエネルギー４０ｋｅＶ、Ｆ−ズ’ｆｆｔ
ｌ ０１″／ｃｍ”でリンイオンを注入する。
ように、１ＩＩ」は非チャネリング方向、例えば結晶軸
方向から７°傾けた方向Ｃ１打ち込みエネルギー４０ｋ
ｅＶ、ドーズ！ｆ１０ ”７ｃｍ” テ、１ンイオンを
注入する。２回目は、結晶軸方向から２°傾ＩＪた方向
ｄ、打ち込みエネルギー４０ｋｅＶ、Ｆ−ズ’ｆｆｔ
ｌ ０１″／ｃｍ”でリンイオンを注入する。
これによれば、第１回目のイオンン主人では基（反表面
に近いところで、高濃度のｎ型不純物領域１３が形成さ
れる。従って、該ｎ型不純物領＋５”ｉ １３と俊の工
程で形成されるソース・ドレイン電極との間で１−分な
オーミックコンタクトをとることができる。また、第２
回目のイオン注入では、低０１度で、濃度勾配の緩やか
なｎ型不純物領域１・１が形成されるので、より接合容
量の小さいＰ−Ｎ接合が得られる。
に近いところで、高濃度のｎ型不純物領域１３が形成さ
れる。従って、該ｎ型不純物領＋５”ｉ １３と俊の工
程で形成されるソース・ドレイン電極との間で１−分な
オーミックコンタクトをとることができる。また、第２
回目のイオン注入では、低０１度で、濃度勾配の緩やか
なｎ型不純物領域１・１が形成されるので、より接合容
量の小さいＰ−Ｎ接合が得られる。
第４図は、そのとき形成されたソース・ドレインコンタ
クト不純物領域の基板の深さ方向の濃度分布を示す図で
ある。
クト不純物領域の基板の深さ方向の濃度分布を示す図で
ある。
第２の実施例では、ソース・ドレインコンタクト不純物
領域を形成するためのイオン注入工ｆＭが増えるが、オ
ーミンクコンタクト形成用のイオン’ｔｔ人とＰ−Ｎ接
合形成用のイオン注入とを目的に応じて用いているので
、それぞれ必要とされる最適の濃度（オーミンクコンタ
クト用）および濃度分布（Ｐ−Ｎ接合の接合容Ｖの減少
）が得られる。
領域を形成するためのイオン注入工ｆＭが増えるが、オ
ーミンクコンタクト形成用のイオン’ｔｔ人とＰ−Ｎ接
合形成用のイオン注入とを目的に応じて用いているので
、それぞれ必要とされる最適の濃度（オーミンクコンタ
クト用）および濃度分布（Ｐ−Ｎ接合の接合容Ｖの減少
）が得られる。
これにより、ソース・ドレインの寄生的な接合容量が減
少するので、ＭＯＳ トランジスタの動作の高速化が図
れる。
少するので、ＭＯＳ トランジスタの動作の高速化が図
れる。
なお、本発明の実施例では、（１００）面の単結晶ｎ型
Ｓｉ基板を用いたが、他の結晶面のｎ型Ｓｉ基板でもよ
いし、またこれに対応して、打ち込むイオンの種類を適
宜変えることにより、本発明の種々の実施例が可能であ
る。
Ｓｉ基板を用いたが、他の結晶面のｎ型Ｓｉ基板でもよ
いし、またこれに対応して、打ち込むイオンの種類を適
宜変えることにより、本発明の種々の実施例が可能であ
る。
以上説明したように、本発明によれば、ＬＤＤ構造のト
ランジスタのソース・ドレイン電極コンタクト用の不純
物領域を形成する場合、該不純物の濃度分布の濃度勾配
が最も小さくなるようにイオン打ち込み方向を制御して
いる。これにより、半導体基板との間で形成されるＰ−
Ｎ接合の接合容量をより小さくすることができるので、
トランジスタの動作の高速化を図ることができる。
ランジスタのソース・ドレイン電極コンタクト用の不純
物領域を形成する場合、該不純物の濃度分布の濃度勾配
が最も小さくなるようにイオン打ち込み方向を制御して
いる。これにより、半導体基板との間で形成されるＰ−
Ｎ接合の接合容量をより小さくすることができるので、
トランジスタの動作の高速化を図ることができる。
第１図は、本発明の第１の実施例説明図、第２図は、イ
オン打ち込み注入角による濃度分布特性図、 第３図は、本発明の第２の実施例説明図、第４図は、本
発明の第２の実施例の濃度分布特性図、 第５図は、従来例の説明図である。 （符号の説明） ■・・・Ｓｉ基板、 ２・・・フィールド５ｉ０２膜、 ３・・・ゲートｓ＋ｏｚｌＰ！、 ４・・・ポリＳｉゲート電極、 ５・・・ソース領域、 ６・・・ドレイン領域、 ７・・・側壁Ｓｉｎ、膜、 ８．９・・・不純物領域、 １０・・・層間ＳｉＯ□膜、 １１・・・ソース電極、 １２・・・ドレイン電極、 １３・・・不純物領域（ｎ’ １４・・・不純物領域（ｎ ａ、ｃ・・・１頃斜角７°のイ ｂ、 ｄ・・・傾斜角２°のイ ）、 ）、 オン注入方向、 オン注入方向。
オン打ち込み注入角による濃度分布特性図、 第３図は、本発明の第２の実施例説明図、第４図は、本
発明の第２の実施例の濃度分布特性図、 第５図は、従来例の説明図である。 （符号の説明） ■・・・Ｓｉ基板、 ２・・・フィールド５ｉ０２膜、 ３・・・ゲートｓ＋ｏｚｌＰ！、 ４・・・ポリＳｉゲート電極、 ５・・・ソース領域、 ６・・・ドレイン領域、 ７・・・側壁Ｓｉｎ、膜、 ８．９・・・不純物領域、 １０・・・層間ＳｉＯ□膜、 １１・・・ソース電極、 １２・・・ドレイン電極、 １３・・・不純物領域（ｎ’ １４・・・不純物領域（ｎ ａ、ｃ・・・１頃斜角７°のイ ｂ、 ｄ・・・傾斜角２°のイ ）、 ）、 オン注入方向、 オン注入方向。
Claims (2)
- （１）半導体基板上にゲート絶縁膜およびゲート電極を
形成する工程と、 該ゲート電極をマスクとして非チャネリング方向からイ
オンを注入して半導体基板表面にソース領域およびドレ
イン領域を形成する工程と、前記ゲート電極の側壁にサ
イドウォールを形成する工程と、 前記ゲート電極およびサイドウォールをマスクとして、
チャネリング方向に対してほぼ２〜３゜傾けた方向から
イオンを注入してソース・ドレイン電極コンタクト用の
不純物領域を形成する工程とを有することを特徴とする
半導体装置の製造方法。 - （２）半導体基板上にゲート絶縁膜およびゲート電極を
形成する工程と、 該ゲート電極をマスクとして非チャネリング方向からイ
オンを注入して半導体基板表面にソース領域およびドレ
イン領域を形成する工程と、前記ゲート電極の側壁にサ
イドウォールを形成する工程と、 前記ゲート電極およびサイドウォールをマスクとして、
チャネリング方向に対してほぼ２〜３゜傾けた方向から
イオンを注入するとともに、非チャネリング方向からイ
オンを注入してソース・ドレイン電極コンタクト用の不
純物領域を形成する工程とを有することを特徴とする半
導体装置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP31366589A JPH03173441A (ja) | 1989-12-01 | 1989-12-01 | 半導体装置の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP31366589A JPH03173441A (ja) | 1989-12-01 | 1989-12-01 | 半導体装置の製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH03173441A true JPH03173441A (ja) | 1991-07-26 |
Family
ID=18044038
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP31366589A Pending JPH03173441A (ja) | 1989-12-01 | 1989-12-01 | 半導体装置の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH03173441A (ja) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH08213600A (ja) * | 1994-12-21 | 1996-08-20 | Nec Corp | 半導体装置及びその製造方法 |
| JP2004260132A (ja) * | 2003-02-05 | 2004-09-16 | Nec Electronics Corp | 半導体装置の製造方法 |
| US7208330B2 (en) * | 2005-01-12 | 2007-04-24 | Texas Instruments Incorporated | Method for varying the uniformity of a dopant as it is placed in a substrate by varying the speed of the implant across the substrate |
-
1989
- 1989-12-01 JP JP31366589A patent/JPH03173441A/ja active Pending
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH08213600A (ja) * | 1994-12-21 | 1996-08-20 | Nec Corp | 半導体装置及びその製造方法 |
| JP2004260132A (ja) * | 2003-02-05 | 2004-09-16 | Nec Electronics Corp | 半導体装置の製造方法 |
| US7208330B2 (en) * | 2005-01-12 | 2007-04-24 | Texas Instruments Incorporated | Method for varying the uniformity of a dopant as it is placed in a substrate by varying the speed of the implant across the substrate |
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