JPH07183501A - 二重イオン注入横方向拡散mosデバイスおよびその製造方法 - Google Patents
二重イオン注入横方向拡散mosデバイスおよびその製造方法Info
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Abstract
レーンを有するNMOSトランジスタを提供する。 【構成】 p型の半導体材料から成る基板領域は、ソー
スとドレーンの間に配置する。ゲート領域は、基板領域
の上で、ソース領域とドレーン領域の間に配置する。第
1イオン注入領域は、ソース領域およびゲート領域に隣
接して配置する。第1イオン注入領域は、p型の半導体
材料から第1ドーピング濃度で形成する。第2イオン注
入領域は、第1イオン注入領域と基板との間に配置す
る。第2イオン注入領域は、p型の半導体材料から第2
ドーピング濃度で形成する。チャネル・ドーピング・プ
ロファイルの第1および第2イオン注入領域は、デバイ
スの相互コンダクタンスを最大にすると同時に、デバイ
スの閾電圧およびパンチ・スルー特性を制御するため
に、最適な内部電界が得られるように特別製造する。
Description
に関し、さらに詳しくは、改良された周波数応答を持つ
高利得MOSデバイスに関する。
他の通信用製品などの無線周波数適用分野で一般的に使
用される。無線周波数適用分野では、先行技術のMOS
デバイスで得られるより高い電力利得および改良された
周波数応答を得ることが望ましい。
高い電力利得は一般に、MOSデバイスの相互コンダク
タンス(Gm)を高めることによって得られる。相互コ
ンダクタンスを改善する技術は一般に、処理技術の進
歩、例えばホトリソグラフィ技術の進歩や薄膜絶縁体成
長技術の進歩を必要とする。Gmの増加は通常、単チャ
ネル・ドーピング注入によって達成される。Gmの増加
は、イオン注入されたチャネルのソース付近の内部電界
の増加に関係する。しかし、単チャネル注入の場合、短
チャネル効果およびドレーン誘導障壁低下が発生する前
に達成できるこの内部電界の増加の程度には限界があ
る。
導障壁低下を緩和しながら、より高い電力利得および改
良された無線周波数応答を達成する、改良されたMOS
デバイスの必要性が存在する。
されたDC利得および相互コンダクタンスを有するNM
OSトランジスタ設計に関する。横方向チャネル領域の
プロファイルを特別形成(tailor)するために、異なる
ドーピング濃度を持つ第1および第2イオン注入領域
を、ソース領域およびゲート領域に隣接して配置する。
第1および第2イオン注入領域は、パンチ・スルー電界
に対するソース保護としても機能する。このようなイオ
ン注入を用いることによって、チャネル・ドーピング・
プロファイルは、デバイスの相互コンダクタンスを最大
にしながら、同時にデバイスの閾電圧およびパンチ・ス
ルー特性を制御する最適な内部電界が得られるように、
特別形成される。
の増加をもたらす二重横方向チャネル・イオン注入領域
32,34を含むNMOS電界効果トランジスタを示
す。トランジスタ10は、基板18上に成長したエピタ
キシャル層16を有する。多くの用途では、エピタキシ
ャル層16は不要であり、デバイスを基板18に形成す
ることができる。基板18およびエピタキシャル層16
は両方とも、p型半導体材料である。
拡張領域20と大量イオン注入ドレーン領域22を接合
することによって形成される。ドレーン領域は、n−型
半導体材料としての少量イオン注入ドレーン領域20,
およびn+型半導体材料としての大量イオン注入ドレー
ン領域22によって形成される。用途によっては、n−
領域20は不要となり、n+領域22がトランジスタ1
0のドレーンとして機能する場合がある。ドレーン領域
は、ドレーン端子24で導電性接点と接触する。
するゲート電極28は、絶縁ゲート酸化物30によっ
て、チャネル領域32,34,16から分離される。ゲ
ート電極28は用途によって、1層のポリシリコン,上
部に金属けい化物(metallic silicide )を被覆した1
層のポリシリコン,または1層の金属をはじめとする様
々な構成を取ることができる。ゲート電極28は、導電
性接点によってゲート端子26に接触する。
よって形成される。大量イオン注入ソース領域14は、
n+型半導体材料としてドーピングされる。用途によっ
ては、ドレーン領域20〜22で見たのと同様に、n−
領域をソース領域14に接合する場合がある。ソース領
域14は、ソース端子12で導電性接点と接触する。
入領域32,34によって形成される。第1イオン注入
領域34は、ソース領域14およびゲート領域28〜3
0に隣接して自己整合して注入される。注入領域34
は、活性化(activation)サイクルまたは拡散サイクル
を受ける。第2注入領域32は、注入領域34およびゲ
ート領域28〜30に隣接して自己整合して注入され
る。注入領域32,34は、一工程として追加の活性化
サイクルまたは拡散サイクルを受ける。横方向チャネル
注入領域32,34は、p型半導体材料で形成される。
の横方向ドーピング・プロファイルを示す。領域32の
横方向プロファイルは図2の曲線36で表わし、注入領
域34の横方向プロファイルは曲線38で表わす。曲線
36の範囲は、ゲートのソース側から最小横方向距離位
置におけるドーパント原子1018個/cm3 の最大値か
ら、横方向距離約0.35ミクロンの位置における最小
チャネル・ドーピングまでであるる。曲線38の範囲
は、ゲートのソース側からの最小横方向距離位置におけ
るドーパント原子1017個/cm3 の最大値から、横方
向距離約0.7ミクロンの位置における最小チャネル・
ドーピングまでである。曲線36に示される急勾配は、
チャネルの横方向のソース領域付近の濃度勾配が高いこ
とを表わす。チャネル領域のデバイスの内部電界は、濃
度勾配に正比例する。濃度勾配が大きければ内部電界も
大きくなり、キャリアの移動を助ける。デバイスの相互
コンダクタンスは内部電界に比例するので、電界の増加
は相互コンダクタンスの増加を生じる。
善するが、より低い濃度勾配に比べて、閾値制御および
パンチ・スルー排除性(punch through immunity)が低
下する。この問題を解決するために、製造工程で先に第
2イオン注入領域34を作成する。その横方向の濃度プ
ロファイルを、図2の曲線38に示す。曲線38のプロ
ファイルもまた相互コンダクタンスの増加に役立つ濃度
勾配を示すが、それは曲線36の場合より低い。より深
い準位の注入領域はより大きい相互コンダクタンスの増
加に役立ち、電荷の増加はパンチ・スルー効果を減少
し、閾電圧を安定させる。
勾配のプロファイルを得て相互コンダクタンスをより大
きく改善するために、より高い注入量およびより短いド
ライブ時間で形成する一方、チャネル注入領域34は、
チャネル領域のより多くの部分でよりなだらかなプロフ
ァイルを得て相互コンダクタンスを幾分改善し、かつパ
ンチ・スルーおよび閾特性を大きく改善するために、よ
り低い注入量およびより長いドライブ時間を用いて先に
形成する。 二重横方向チャネル注入トランジスタの相
互コンダクタンスは、同様の構造の単一横方向チャネル
注入デバイスに比べて、28%以上増加することが明ら
かになった。
10の性能、特に相互コンダクタンスを改善する新規の
方法がここに提示されたことを理解されたい。二重注入
を用いるチャネルの横方向ドーピングの改善された特別
製造により、デバイスの相互コンダクタンスが増加する
と同時に、閾電圧およびパンチスルー特性など、その他
のパラメータの最適化も可能になる。相互コンダクタン
スを改善する他の技術は一般に、処理技術の進歩、例え
ばホトリソグラフィ技術の進歩や薄膜絶縁体成長技術の
進歩を必要とするが、ここに開示した技術は既存の装置
技術を使用する。
スには多くの用途がある。相互コンダクタンスの増加に
より、無線周波数トランジスタ適用分野の電力利得が増
加し、したがってシステムのコストが低下する。MOS
デバイスの周波数応答は相互コンダクタンスに比例する
ので、相互コンダクタンスの改善は高速機器の高周波性
能を改善する。また、高周波性能およびDC利得の増加
は、デバイスの低電圧動作を改善し、それによって携帯
用システムのバッテリの寿命、性能、およびコストを改
善する。
当業者はさらに別の変化例や改善例を思いつくであろ
う。本発明は例示した特定の形態に制限されず、本発明
の精神および範囲から逸脱しない全ての変化例を請求の
範囲で網羅するつもりであることを理解されたい。
Claims (2)
- 【請求項1】 第1型の半導体材料を有するソース領域
(14);第2型の半導体材料を有する基板領域(1
6);前記ソース領域に隣接して配置された第1イオン
注入領域(32)であって、第1ドーピング濃度の前記
第2型の半導体材料を有する前記第1イオン注入領域;
および前記第1イオン注入領域と前記基板との間に配置
された第2イオン注入領域(34)であって、第2ドー
ピング濃度の前記第2型の半導体材料を有する前記第2
イオン注入領域;によって構成されることを特徴とする
MOSトランジスタ。 - 【請求項2】 第1型の半導体材料を有するソース領域
(14)を設ける段階;第2型の半導体材料を有する基
板領域(16)を設ける段階;第1ドーピング濃度の前
記第2型の半導体材料を有する第1イオン注入領域(3
2)を前記ソース領域に隣接して配置する段階;および
第2ドーピング濃度の前記第2型の半導体材料を有する
第2イオン注入領域(34)を前記第1イオン注入領域
と前記基板との間に配置する段階;によって構成される
ことを特徴とするMOSトランジスタの形成方法。
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Cited By (2)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
KR100709069B1 (ko) * | 2005-08-19 | 2007-04-18 | 전북대학교산학협력단 | 과잉운반자의 드레인 효율을 높인 이종접합 반도체소자구조 및 이의 제조방법 |
JP2012019221A (ja) * | 2011-08-01 | 2012-01-26 | Renesas Electronics Corp | 半導体装置 |
Families Citing this family (50)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP3221766B2 (ja) * | 1993-04-23 | 2001-10-22 | 三菱電機株式会社 | 電界効果トランジスタの製造方法 |
DE4340592C2 (de) * | 1993-11-29 | 2002-04-18 | Gold Star Electronics | Verfahren zum Herstellen eines nichtflüchtigen Halbleiterspeichers und einen nach diesem Verfahren hergestellten Halbleiterspeicher |
US5372960A (en) * | 1994-01-04 | 1994-12-13 | Motorola, Inc. | Method of fabricating an insulated gate semiconductor device |
US5466616A (en) * | 1994-04-06 | 1995-11-14 | United Microelectronics Corp. | Method of producing an LDMOS transistor having reduced dimensions, reduced leakage, and a reduced propensity to latch-up |
US5650340A (en) * | 1994-08-18 | 1997-07-22 | Sun Microsystems, Inc. | Method of making asymmetric low power MOS devices |
US6031272A (en) | 1994-11-16 | 2000-02-29 | Matsushita Electric Industrial Co., Ltd. | MOS type semiconductor device having an impurity diffusion layer with a nonuniform impurity concentration profile in a channel region |
US5510279A (en) * | 1995-01-06 | 1996-04-23 | United Microelectronics Corp. | Method of fabricating an asymmetric lightly doped drain transistor device |
US5744372A (en) * | 1995-04-12 | 1998-04-28 | National Semiconductor Corporation | Fabrication of complementary field-effect transistors each having multi-part channel |
KR960042942A (ko) * | 1995-05-04 | 1996-12-21 | 빈센트 비.인그라시아 | 반도체 디바이스 형성 방법 |
KR970004074A (ko) * | 1995-06-05 | 1997-01-29 | 빈센트 비. 인그라시아 | 절연 게이트 전계 효과 트랜지스터 및 그 제조 방법 |
US5675166A (en) * | 1995-07-07 | 1997-10-07 | Motorola, Inc. | FET with stable threshold voltage and method of manufacturing the same |
US5716866A (en) * | 1995-08-30 | 1998-02-10 | Motorola, Inc. | Method of forming a semiconductor device |
US6127700A (en) * | 1995-09-12 | 2000-10-03 | National Semiconductor Corporation | Field-effect transistor having local threshold-adjust doping |
US5573961A (en) * | 1995-11-09 | 1996-11-12 | Taiwan Semiconductor Manufacturing Company Ltd. | Method of making a body contact for a MOSFET device fabricated in an SOI layer |
US5681761A (en) * | 1995-12-28 | 1997-10-28 | Philips Electronics North America Corporation | Microwave power SOI-MOSFET with high conductivity metal gate |
US6096610A (en) * | 1996-03-29 | 2000-08-01 | Intel Corporation | Transistor suitable for high voltage circuit |
US5748025A (en) * | 1996-03-29 | 1998-05-05 | Intel Corporation | Method and apparatus for providing high voltage with a low voltage CMOS integrated circuit |
JP3356629B2 (ja) * | 1996-07-15 | 2002-12-16 | 日本電気株式会社 | 横型mosトランジスタの製造方法 |
US5770880A (en) * | 1996-09-03 | 1998-06-23 | Harris Corporation | P-collector H.V. PMOS switch VT adjusted source/drain |
US5895955A (en) * | 1997-01-10 | 1999-04-20 | Advanced Micro Devices, Inc. | MOS transistor employing a removable, dual layer etch stop to protect implant regions from sidewall spacer overetch |
US5793089A (en) * | 1997-01-10 | 1998-08-11 | Advanced Micro Devices, Inc. | Graded MOS transistor junction formed by aligning a sequence of implants to a selectively removable polysilicon sidewall space and oxide thermally grown thereon |
US5837572A (en) * | 1997-01-10 | 1998-11-17 | Advanced Micro Devices, Inc. | CMOS integrated circuit formed by using removable spacers to produce asymmetrical NMOS junctions before asymmetrical PMOS junctions for optimizing thermal diffusivity of dopants implanted therein |
US6080614A (en) * | 1997-06-30 | 2000-06-27 | Intersil Corp | Method of making a MOS-gated semiconductor device with a single diffusion |
US6127233A (en) * | 1997-12-05 | 2000-10-03 | Texas Instruments Incorporated | Lateral MOSFET having a barrier between the source/drain regions and the channel region |
US6153487A (en) * | 1998-03-17 | 2000-11-28 | Advanced Micro Devices, Inc. | Approach for the formation of semiconductor devices which reduces band-to-band tunneling current and short-channel effects |
US6048772A (en) * | 1998-05-04 | 2000-04-11 | Xemod, Inc. | Method for fabricating a lateral RF MOS device with an non-diffusion source-backside connection |
US6020611A (en) * | 1998-06-10 | 2000-02-01 | Motorola, Inc. | Semiconductor component and method of manufacture |
US6124610A (en) * | 1998-06-26 | 2000-09-26 | Advanced Micro Devices, Inc. | Isotropically etching sidewall spacers to be used for both an NMOS source/drain implant and a PMOS LDD implant |
FR2794898B1 (fr) | 1999-06-11 | 2001-09-14 | France Telecom | Dispositif semi-conducteur a tension de seuil compensee et procede de fabrication |
US6551946B1 (en) | 1999-06-24 | 2003-04-22 | Agere Systems Inc. | Two-step oxidation process for oxidizing a silicon substrate wherein the first step is carried out at a temperature below the viscoelastic temperature of silicon dioxide and the second step is carried out at a temperature above the viscoelastic temperature |
US6670242B1 (en) | 1999-06-24 | 2003-12-30 | Agere Systems Inc. | Method for making an integrated circuit device including a graded, grown, high quality gate oxide layer and a nitride layer |
US6521496B1 (en) | 1999-06-24 | 2003-02-18 | Lucent Technologies Inc. | Non-volatile memory semiconductor device including a graded, grown, high quality control gate oxide layer and associated methods |
US6395610B1 (en) | 1999-06-24 | 2002-05-28 | Lucent Technologies Inc. | Method of making bipolar transistor semiconductor device including graded, grown, high quality oxide layer |
US6509230B1 (en) | 1999-06-24 | 2003-01-21 | Lucent Technologies Inc. | Non-volatile memory semiconductor device including a graded, grown, high quality oxide layer and associated methods |
FR2796204B1 (fr) * | 1999-07-07 | 2003-08-08 | St Microelectronics Sa | Transistor mosfet a canal court |
TW564557B (en) * | 1999-12-22 | 2003-12-01 | Matsushita Electric Works Ltd | Semiconductor device and process for producing the same |
US20030235957A1 (en) * | 2002-06-25 | 2003-12-25 | Samir Chaudhry | Method and structure for graded gate oxides on vertical and non-planar surfaces |
US6825543B2 (en) * | 2000-12-28 | 2004-11-30 | Canon Kabushiki Kaisha | Semiconductor device, method for manufacturing the same, and liquid jet apparatus |
US6822297B2 (en) * | 2001-06-07 | 2004-11-23 | Texas Instruments Incorporated | Additional n-type LDD/pocket implant for improving short-channel NMOS ESD robustness |
US20030062571A1 (en) * | 2001-10-03 | 2003-04-03 | Franca-Neto Luiz M. | Low noise microwave transistor based on low carrier velocity dispersion control |
US6686627B2 (en) * | 2001-12-26 | 2004-02-03 | Sirenza Microdevices, Inc. | Multiple conductive plug structure for lateral RF MOS devices |
KR100549949B1 (ko) * | 2003-12-23 | 2006-02-07 | 삼성전자주식회사 | 리세스 타입 모오스 트랜지스터의 제조방법 및 그의 구조 |
DE102005060521A1 (de) * | 2005-12-09 | 2007-06-14 | Atmel Germany Gmbh | DMOS-Transistor mit optimierter Randstruktur |
CN101577224B (zh) * | 2008-05-05 | 2011-07-06 | 中芯国际集成电路制造(北京)有限公司 | 栅氧化层形成方法 |
JP5239548B2 (ja) * | 2008-06-25 | 2013-07-17 | 富士通セミコンダクター株式会社 | 半導体装置及び半導体装置の製造方法 |
DE102009006885B4 (de) * | 2009-01-30 | 2011-09-22 | Advanced Micro Devices, Inc. | Verfahren zum Erzeugen einer abgestuften Wannenimplantation für asymmetrische Transistoren mit kleinen Gateelektrodenabständen und Halbleiterbauelemente |
WO2010086153A1 (en) * | 2009-01-30 | 2010-08-05 | Advanced Micro Devices, Inc | Graded well implantation for asymmetric transistors having reduced gate electrode pitches |
US8163619B2 (en) * | 2009-03-27 | 2012-04-24 | National Semiconductor Corporation | Fabrication of semiconductor structure having asymmetric field-effect transistor with tailored pocket portion along source/drain zone |
US9653459B2 (en) * | 2012-07-03 | 2017-05-16 | Taiwan Semiconductor Manufacturing Company, Ltd. | MOSFET having source region formed in a double wells region |
JP6651957B2 (ja) * | 2016-04-06 | 2020-02-19 | 株式会社デンソー | 半導体装置およびその製造方法 |
Family Cites Families (6)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
IT1214615B (it) * | 1985-06-19 | 1990-01-18 | Ates Componenti Elettron | Transistore mos a canale n con limitazione dell'effetto di perforazione (punch-through) erelativo processo di formazione. |
JPS62269362A (ja) * | 1986-05-19 | 1987-11-21 | Fujitsu Ltd | Misトランジスタおよびその製造方法 |
JP2698645B2 (ja) * | 1988-05-25 | 1998-01-19 | 株式会社東芝 | Mosfet |
USH986H (en) * | 1989-06-09 | 1991-11-05 | International Business Machines Corporation | Field effect-transistor with asymmetrical structure |
US5536957A (en) * | 1990-01-16 | 1996-07-16 | Mitsubishi Denki Kabushiki Kaisha | MOS field effect transistor having source/drain regions surrounded by impurity wells |
JPH05211328A (ja) * | 1992-01-20 | 1993-08-20 | Nec Corp | Mosトランジスタおよびその製造方法 |
-
1993
- 1993-11-15 US US08/153,503 patent/US5371394A/en not_active Expired - Lifetime
-
1994
- 1994-11-07 SG SG1996002125A patent/SG50467A1/en unknown
- 1994-11-07 DE DE69419871T patent/DE69419871T2/de not_active Expired - Lifetime
- 1994-11-07 EP EP94117497A patent/EP0653795B1/en not_active Expired - Lifetime
- 1994-11-09 KR KR1019940029237A patent/KR950015828A/ko not_active Application Discontinuation
- 1994-11-10 CN CN94117619A patent/CN1036816C/zh not_active Expired - Lifetime
- 1994-11-11 JP JP6301678A patent/JPH07183501A/ja active Pending
Cited By (2)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
KR100709069B1 (ko) * | 2005-08-19 | 2007-04-18 | 전북대학교산학협력단 | 과잉운반자의 드레인 효율을 높인 이종접합 반도체소자구조 및 이의 제조방법 |
JP2012019221A (ja) * | 2011-08-01 | 2012-01-26 | Renesas Electronics Corp | 半導体装置 |
Also Published As
Publication number | Publication date |
---|---|
SG50467A1 (en) | 1998-07-20 |
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KR950015828A (ko) | 1995-06-17 |
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EP0653795A2 (en) | 1995-05-17 |
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