JP2698645B2 - Ｍｏｓｆｅｔ - Google Patents

Ｍｏｓｆｅｔ

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JP2698645B2 JP1034404A JP3440489A JP2698645B2 JP 2698645 B2 JP2698645 B2 JP 2698645B2 JP 1034404 A JP1034404 A JP 1034404A JP 3440489 A JP3440489 A JP 3440489A JP 2698645 B2 JP2698645 B2 JP 2698645B2
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Description

【発明の詳細な説明】 ［発明の目的］ （産業上の利用分野） 本発明は，過電流検出機能を備えたMOSFETに関する。
（従来の技術） 従来より，集積回路の出力段にMOSFETを用いる場合，
その電流を検出して素子を過電流から保護する保護回路
が集積回路内に内蔵される。出力段MOSFETの電流を検出
する手段として，ソース電極の一部を分割して電流検出
端子とする方法が知られている。その具体的構成は次の
通りである。例えばｎチャネルのMOSFETを例にとると,p
型ベース層が複数の島状に分割され，その各ｐ型ベース
層にｎ型ソース層が形成され，これら複数のソース層と
ベース層が共通にソース電極に接続される。この様な構
造において，一つのｐ型ベース層のソース電極部分を他
のｐ型ベース層部分から分離してこれを検出電極とする
ものである。この様にすると，ソース電極と検出電極と
は短絡状態にないから，ソース電極が接地された状態で
も検出電極はソース電極とは独立にドレイン電圧の上昇
に伴って上昇する。従ってこの検出電極と接地電位間に
例えば抵抗を挿入し，ここでの電圧降下を検出すること
により素子の電流を検出することができるのである。
ところが特に導電変調型MOSFETの場合,p型ベース層を
島状に分割すると，ラッチアップ耐量が低下してターン
オフできる電流値が低下するので,p型ベース層は連続的
に形成し，その中に連続的にソース層を形成することが
望ましい。この構造においては，単にソース電極を分割
して検出電極とする前述の方式は使えない。検出電極の
電位がソース電極と独立にはならないからである。
（発明が解決しようとする課題） 以上のように従来の出力段MOSFETにおける，ソース電
極を分割して電流検出電極とする過電流検出方式は，連
続するｐ型ベース層をもつ素子には適用できない，とい
う問題があった。
本発明は，この様な問題を解決し，連続したｐ型ベー
ス層を持つ場合にも簡単な構造でドレイン電流を検出す
ることを可能とした過電流検出手段をもつMOSFETを提供
することを特徴とする。
［発明の構成］ （課題を解決するための手段） 本発明は，第１に，第１導電型ベース層表面に第２導
電型ソース層をもつMOSFETにおいて，第２導電型ベース
層内に第２導電型ソース層とは独立した第２導電型の電
圧検出端子層を設け，ここに電圧検出電極を設けたこと
を特徴とする。
第２に，第１導電型ベース層表面に第２導電型ソース
層をもつ導電変調型MOSFETにおいて，やはり第１導電型
ベース層内に第２導電型ソース層とは独立に第２導電型
の電圧検出端子層を設け，ここに電圧検出電極を設けた
ことを特徴とする。
第３に，高抵抗半導体層内の第１導電型ベース層表面
に第２導電型ソース層をもつ導電変調型MOSFETにおい
て，前記高抵抗半導体層内に第１導電型ベース層とは独
立にソース層を持たない第１導電型の電圧検出端子層を
設け，ここに電圧検出電極を設けたことを特徴とする。
本発明は更に，保護されるべき主MOSFETとこれを過電
流から保護するための過電流検出用MOSFETとを，少なく
ともドレインを独立にしてオンチップに構成し，あるい
は全く別のチップに構成して両者のソース，ゲートおよ
びドレイン電極を共通接続するように構成することを特
徴とする。この場合、過電流検出用MOSFETのソース層を
主MOSFETのそれとは別に形成してこれを電圧検出端子層
とする。またその場合、過電流保護用MOSFETのドレイン
またはソース側にpn接合ダイオードを内蔵することによ
り、その降服電圧を利用し電圧検出を行なうことができ
る。
以上挙げた本発明のMOSFET或いは導電変調型MOSFET
は，横型，縦型を問わない。
（作用） 第１導電型ベース層内に第２導電型ソース層とは別に
第２導電型の電圧検出端子層を設け，ここに電圧検出電
極を設けると,MOSFETがオンしたとき，ソース電極が接
地され第１導電型ベース層が接地されていても電圧検出
端子層はチャネルを介してドレイン電圧に追随して上昇
できる。従って電圧検出電極により，ドレイン電圧を検
出することができ，これにより間接的にドレイン電流を
モニタすることができる。電圧検出電極と接地電極間に
抵抗を接続すれば，ドレイン電流の大きさを検出するこ
とができる。以上は，通常のMOSFET,導電変調型MOSFET
いずれにも当はまる。特に，ラッチアップを防ぐために
第１導電型ベース層が分割されず連続的に形成される導
電変調型MOSFETによく用いられる構造では，本発明のよ
うにソース層とは別に電圧検出端子層を設けないと，単
に従来のようにソース電極を分割するだけではドレイン
電流のモニタができず，この点で本発明は有効である。
一方，導電変調型MOSFETにおいては，通常のMOSFETと
異なり,nチャネルであっても電子電流と同時に正孔電流
が流れる。そこで第１導電型ベース層とは独立に，ソー
ス層を設けない第１導電型の電圧検出端子層を設け，こ
こに電圧検出電極を設けることによって，ドレイン電流
のモニタができる。
（実施例） 本発明の実施例を説明する。実施例では，第１導電型
としてｐ型，第２導電型としてｎ型を用い，全てｎチャ
ネルの場合を説明する。
第１図（ａ）（ｂ）（ｃ）は，本発明の一実施例のMO
SFETの要部構造を示す平面図とそのＡ−Ａ′およびＢ−
Ｂ′断面図である。高抵抗のp-型Si層１の表面に選択的
にｐ型ベース層２が形成され，このｐ型ベース層２の表
面にn+型ソース層３が形成されている。ｐ型ベース層２
のチャネル領域から離れた部分には低抵抗ｐ型層４が形
成され，その表面にp+型コンタクト層５が形成されてい
る。ｐ型ベース層２から所定距離離れたp-型Si層１の表
面にｎ型バッファ層６が形成され，その表面にn+型ドレ
イン層８が形成されている。ｎ型バッファ層６から更に
チャネル側に伸びるように,n-型ドリフト層７が形成さ
れている。ｐ型ベース層２からn-型ドリフト層７上にま
たがってゲート絶縁膜９を介してゲート電極10が形成さ
れている。ソース電極11は,n+型ソース層３およびp+型
コンタクト層５にコンタクトして形成され，ドレイン電
極12は,n+型ドレイン層８にコンタクトし，一部ゲート
電極10に重なるように配設されている。p-型Si層１の裏
面に全面にはp+型層13が形成されている。そしてｐ型ベ
ース層２内には,n+型ソース層３とは独立にn+型の電圧
検出端子層14が形成され，これに電圧検出電極15がコン
タクトしている。
このように構成されたMOSFETでのドレイン電流検出の
動作は次の通りである。ソース電極11は例えば接地電位
とし，ゲート電極10およびドレイン電極12にそれぞれに
正の所定電圧を印加すると，ゲート電極10の下のp-型Si
層１およびｐ型ベース層２の表面が反転してチャネルが
形成され，ドレイン電流が流れる。このとき，電圧検出
端子層14はソース層３とは独立であるからチャネルを通
してドレイン電圧に引かれて正電位になる。従って電圧
検出電極15によりドレイン電圧を検出することができ，
間接的にドレイン電流を検出することができる。電圧検
出端子層３の電位は，ゲート電圧から素子のしきい値を
引いた値以上になるとチャネルが消失するから，それ以
上に上昇することはなく，例えばこのMOSFETと共に同じ
基板に集積形成された論理回路に入力して，過電流検出
を行なうことができる。また，電圧検出電極15と接地端
子（例えばソース電極11）との間に抵抗を挿入すれば，
ドレイン電流に応じた出力電圧を得ることができる。
こうしてこの実施例によれば,p型ベース層内にn+型ソ
ース層とは独立にn+型電圧検出端子層を設けることによ
り,MOSFETの過電流検出を簡単に行なうことができる。
第２図（ａ）（ｂ）（ｃ）は，本発明を導電変調型MO
SFETに適用した実施例の要部構造を示す平面図とそのＡ
−Ａ′およびＢ−Ｂ′断面図である。第１図と対応する
部分には第１図と同一符号を付して詳細な説明は省略す
る。第１図と異なる点は，ドレイン層21がｐ型層211とp
+型層212により構成されていることである。よく知られ
ているように導電変調型MOSFETでは，オン時，ソース層
から電子電流が流れるると同時にドレイン層から正孔の
注入があり，導電変調の効果により，低いオン電圧が得
られる。この実施例でも，先の実施例と同様にｐ型ベー
ス層２内にn+型ソース層３とは別にn+型の電圧検出端子
層14を設け，ここに電圧検出電極15を形成している。導
電変調型MOSFETでは，若し電圧検出端子層14の電位がソ
ース層３の電位より低いと，この電圧検出端子層部分が
ラッチアップしてしまう。従って例えば，電圧検出電極
15とソース電極11は抵抗を介して結合し，ソース電位が
最下位電位になるように設計することが重要である。
この実施例によっても，先の実施例と同様にしてドレ
イン電流の検出ができる。
第１図の通常のMOSFETの実施例，第２図の導電変調型
MOSFETの実施例共に，ソース，ドレインおよびゲートを
ウェーハの一方の面に形成した横型としたが，ドレイン
とソースをウェーハの対向する面に形成する縦型の場合
にも，同様にソース層側にソース層とは独立に同じｐ型
ベース層にn+型電圧検出端子層を設けることにより，ド
レイン電流の検出ができる。
第３図（ａ）（ｂ）（ｃ）は，縦型の導電変調型MOSF
ETに適用した実施例の要部構造を示す平面図とそのＡ−
Ａ′およびＢ−Ｂ′断面図である。第２図と対応する部
分には，第２図と同一符号を付して詳細な説明は省略す
る。第２図の実施例でのn-型ドリフト層７に対応するn-
型ベース層７がウェーハとなり，この表面にｐ型ベース
層２が選択的に形成され,p型ベース層２の表面にn+型ソ
ース層３が形成されている。n-型層７の下にｎ型バッフ
ァ層６があり，その下にp+型ドレイン層21が形成されて
いる。n+型ソース層３が形成されたｐ型ベース層２内に
ソース層３とは独立にn+型電圧検出端子層14を設け，こ
こに電圧検出電極17をコンタクトさせていることは，先
の実施例と同じである。
この実施例によっても，先の実施例と同様にしてドレ
イン電流の検出が可能である。ラッチアップ耐量を十分
大きいものとするため，表面のｐ型ベース層２は連続的
に形成してこれも連続的に形成されるソース層と共通に
ソース電位に設定することが望ましいが，この様な場合
でも本発明は有効である。即ちn+型電圧検出端子層14
は,n+型ソース層３とは独立に設けられ，電圧検出電極1
5はこの電圧検出端子層14にのみコンタクトするため，
ソース電位と独立にドレイン電圧に追随して上昇できる
からである。
第４図は，更に他の実施例の導電変調型MOSFETの断面
図である。第３図と対応する部分には第３図と同一符号
を付して詳細な説明は省略する。導電変調型MOSFETでは
前述のように電子電流と正孔電流が存在する。従って通
常のMOSFETと異なり,n+型ソース層を設けないｐ型ベー
ス層を設けて，ドレイン電流検出が可能である。第４図
はその様な実施例であり,n-型ベース層７の表面にｐ型
ベース層２とは独立に，ソース層のないｐ型の電圧検出
端子層23を設け，ここに電圧検出電極15を設けている。
ｐ型ベース層２は，ラッチアップ防止のため連続的につ
ながっているが，電圧検出端子層23をこれとは分離して
形成している。
素子がオンのとき，ドレイン層21から正孔電流が流れ
るため,p型電圧検出端子層23によりこれを検出すること
ができ，従ってドレイン電流を知ることができる。ｐ型
電圧検出端子層23はｐ型ベース層２とは独立であるが，
内部にn+型層がないためここでラッチアップが生じる虞
れはない。こうしてこの実施例によっても，先の各実施
例と同様に過電流検出が可能である。
以上においては、MOSFETの一部に電圧検出端子層を設
けた実施例を説明したが、本発明は過電流から保護され
るべき主MOSFETとその過電流を検出するための検出用MO
SFETとを少なくともドレイン層を別々にして独立に形成
することもできる。その様な実施例を以下に説明する。
第５図（ａ）（ｂ）はその様な実施例の要部構造と等
価回路である。保護されるべき主MOSFET−T1と過電流検
出用MOSFET−T2とを、同じp-型高抵抗シリコン層１内に
第５図（ｂ）に示すように別々に形成したものである。
主MOSFET−T1はここでは導電変調型MOSFETであり、その
構造は例えば第２図（ｂ）に示すものとする。主MOSFET
−T1が通常のMOSFETであってもよい。過電流検出用MOSF
ET−T2は、主MOSFET−T1とはｐ型ベース層４を共用して
第５図（ａ）に示すように構成される。即ち、ｐ型ベー
ス層２表面にn+型ソース層14が主MOSFET−T1のそれとは
別に形成され、このn+型ソース層14を電圧検出端子層と
してここに電圧検出電極15が設けられる。また主MOSFET
−T1のドレインとは別にｎ型ドレイン層31,n-型ドリフ
ト層32が形成されている。ｎ型ドレイン層31の表面に
は,p型層33,更にその表面にn+型層34が形成されてpn接
合ダイオードDiが構成されている。ソース電極11,ゲー
ト電極10およびドレイン電極12は，主MOSFET−T1と過電
流検出用MOSFET−T2とで共通であり，過電流検出用MOSF
ET−T2のドレイン層31とドレイン電極12の間にpn接合ダ
イオードDiが内蔵された形になる。なお、ゲート電極11
は過電流検出用MOSFET−T2ではｐ型ベース層４に対して
p+型層５を介してオーミック・コンタクトさせている。
また過電流検出用MOSFET−T2は，主MOSFET−T1に比べて
電流容量が十分に小さいもの即ちゲート幅の小さいもの
でよい。
このように構成された素子に過電流が流れると，ドレ
イン（Ｄ），ソース（Ｓ）間の電圧が上昇する。この電
圧がダイオードDiのブレークダウン電圧を超えると，こ
のダイオードDiを介し，過電流検出用MOSFET−T2の電圧
検出電極15に電圧が出力され，過電流が検出される。従
ってこの実施例では、過電流検出を行なっている主たる
要素はpn接合ダイオードDiということになる。このダイ
オードDiに直列接続されたMOSFET−T2は，電圧検出電極
15に得られるレベルが上昇するのを抑制する働きをして
いる。
過電流検出を例えば，抵抗による電圧降下をモニタす
ることにより行なった場合，得られる出力電圧は電流に
比例したものとなる。この場合第11図に示すように予め
過電流値を設定してその値を超えた時に過電流が流れた
という判定を行なう。この方法では，抵抗が温度変動に
よって第11図に直線a,bで示したように変化するため，
実際に検出する電流値は変化することになる。例えば，
直線ａに従って過電流値Ａを設定してこれに対応する出
力電圧Voutで保護回路を作動させるようにした場合を考
える。この場合，実際の抵抗値が直線ｂで示される状態
になると、設定した過電流Ａより大きい電流Ｂになって
始めて保護回路が作動することになり，素子を有効に保
護することができなくなる。第５図に示す実施例では,p
n接合ダイオードの降服電圧を用いているため，この様
な問題がない。pn接合ダイオードの降服電圧は温度によ
る変動が小さいからである。
またこの実施例は，検出出力電圧がMOSFETの働きでレ
ベルが抑えられるため，保護回路を構成するロジックに
入力する場合に有利である。
第６図（ａ）（ｂ）は，上記実施例を僅かに変形した
実施例である。従って第５図と対応する部分には第５図
と同一符号を付して詳細な説明は省く。等価回路的に
は，第５図（ｂ）と第６図（ｂ）を比較して明らかなよ
うに同じである。この実施例では,n型ドレイン層311と
別にこれから所定距離離れてｎ型バッファ層312が設け
られる。ｎ型ドレイン層311とｎ型バッファ層312の間は
配線35により接続される。配線35のドレイン層311との
コンタクト部にはp+型拡散層33が設けられ，バッファ層
312とのコンタクト部にはn+型拡散層36が設けられてい
る。即ち,n型ドレイン層311内でこれとp+型層33との間
でpn接合ダイオードDiが構成されている。p+型拡散層33
とn+型拡散層36の配置を逆にしてもよく，このようにす
ればｎ型バッファ層312内にpn接合ダイオードDiが構成
されることになる。
この実施例によっても，先の実施例と同様の効果が得
られる。
第７図（ａ）（ｂ）（ｃ）は，第１図（ａ）（ｂ）
（ｃ）の実施例を変形した実施例である。この実施例で
は,p型ベース層２とは独立にこれとn-型ドリフト層７と
の間にｐ型層36が形成され，このｐ型層36の表面にn+型
の電圧検出端子層14が形成され，この電圧検出端子層14
に電圧検出電極15が形成される。そして電圧検出端子層
14の周囲のｎ型ソース層３およびn-型ドリフト層７のと
の間の領域をチャネル領域としてここにゲート絶縁膜９
を介してゲート電極10が配設されている。
この実施例においては，電圧検出端子層14は，ゲート
電極10に電圧を印加した時チャネル抵抗を介してソース
電極11につながる。過電流が流れた時はそのチャネル抵
抗によって電圧検出電極15に電圧が出力され，これによ
り過電流検出が行われる。
この実施例の構成は、通常のMOSFETだけでなく、導電
変調型MOSFETにも適用できる。
第８図（ａ）（ｂ）（ｃ）は，同様に第１図（ａ）
（ｂ）（ｃ）を変形した実施例である。この実施例で
は，第１図の実施例での検出電極15に相当するものを一
次検出電極151とし、多結晶シリコン膜により構成したp
n接合ダイオードを間に挟んで二次検出電極152が設けら
れている。多結晶シリコン膜によるダイオードは、絶縁
膜上に形成された多結晶シリコン膜にｎ型層37とｐ型層
38を形成することにより得られる。
この実施例は，第１図の実施例での電圧検出電極に直
列にpn接合ダイオードを接続して端子を取出したものと
いうことができる。このpn接合ダイオードは，第５図お
よび第６図の実施例での過電流検出用MOSFETのドレイン
側に入れたpn接合ダイオードと同じ働きをする。即ち過
電流が流れた時のドレイン・ソース間電圧がこのpn接合
ダイオードの降服電圧を超えた時に始めて，電圧検出電
極152に出力電圧が現われる。
従ってこの実施例によれば，第５図あるいは第６図の
実施例と同様の効果が得られる。多結晶シリコン膜によ
るpn接合ダイオードは，ゲート電極形成工程と同時に形
成できるので，特に工程が複雑になることもない。
この実施例の構成も通常のMOSFETの他、導電変調型MO
SFETにも適用できる。
第９図（ａ）（ｂ）（ｃ）は，第２図（ａ）（ｂ）
（ｃ）の構成を僅かに変形した実施例である。この実施
例では,p型ベース層2,4の中の高抵抗ベース層２部分にp
+型の電圧検出端子層40が形成され，これに電圧検出電
極15が設けられる。
この実施例は，ソース層３の前のｐ型ベース層２の電
位を検出することにより，過電流検出を行なうものであ
る。従ってこの実施例が対象とする素子は，導電変調型
MOSFETに限られる。導電変調型MOSFETにおいては，オン
時電子電流と同時に正孔電流が流れ，過電流が流れた時
にはｐ型ベース層２に大きい正孔電流が流れる結果，こ
のｐ型ベース層２の電位が上昇する。従ってこのｐ型ベ
ース層２の電位上昇によって過電流検出ができることに
なる。
第10図は，第７図の構成をより簡単にした他の実施例
のMOSFETである。この実施例では、n-型ドリフト層７の
一部を分断した形でｐ型ベース層２とn-型ドリフト層７
の間にn-型層からなる電圧検出端子層41が形成され，こ
こに電圧検出電極15が設けられる。n-型電圧検出端子層
41はチャネルによりn+型ソース層３およびn-型ドリフト
層７につながるように，周囲にゲート絶縁膜を介してゲ
ート電極10が配設されている。
この実施例では，第７図の実施例におけると同様に，
過電流が流れるとチャネル内の電位が上昇し，これが電
圧検出電極15により検出される。この実施例の構成も、
通常のMOSFETの他、導電変調型MOSFETに適用できる。
第５図および第６図の実施例では，主MOSFETとしての
導電変調型MOSFET−T1と過電流検出用のMOSFET−T2を,p
型ベース層を共用して同一ウェハに形成する場合を説明
したが，これらを異なるウェハに形成して後に配線で接
続してもよい。また，電圧検出のためのpn接合ダイオー
ドを内蔵しない構成の場合にも，第12図に示すように主
MOSFETとしての導電変調型MOSFET−T1と過電流検出用の
MOSFET−T2とを，ドレイン層を分離して同じウェハ上に
形成することができるし，あるいはこれらを別々のウェ
ハに形成して，後に配線で接続するようにしてもよい。
主MOSFETが通常のMOSFETである場合も同様である。
第13図は，保護回路を含めた実施例を示す。この実施
例では，過電流検出用の電圧検出端子DETを有する導電
変調型MOSFET−Ｔの例を示している。このMOSFET−Ｔが
図示のように負荷55と電源54の回路に挿入される。導電
変調型MOSFETのゲート端子Ｇには、波形整形回路53を介
して制御信号が入力される。ゲート端子Ｇとソース端子
Ｓ間には，この間を短絡するためのMOSFET−Ｑが設けら
れている。導電変調型MOSFET−Ｔの電圧検出端子DETに
はレベル検出回路51が設けられ，その出力が波形整形回
路52を介してMOSFET−Ｑのゲートに入力される。
この回路の動作を第14図を用いて説明する。第14図に
示すように制御信号が入力されると，これが波形整形回
路53を介して導電変調型MOSFET−Ｔに入力され，導電変
調型MOSFET−Ｔはターンオン，ターンオフする。このと
き導電変調型MOSFET−Ｔの電圧検出端子DETには，素子
に流れる電流に対応した電圧が出力されるが，その値が
レベル検出回路51により設定された値を超えない限り，
レベル検出回路51には出力として出ない。これが正常動
作である。
負荷55の短絡事故等が発生して導電変調型MOSFET−Ｔ
に過電流が流れたとする。このとき，電圧検出端子DET
には高い電圧が出力され，これがレベル検出回路51で設
定された値を超えるとレベル検出回路51に出力が得ら
れ，これか波形整形回路52を介してMOSFET−Ｑのゲート
端子に供給される。この結果,MOSFET−Ｑがオンすると
導電変調型MOSFET−Ｔのゲート・ソース間が強制的に短
絡され，導電変調型MOSFET−Ｔはターンオフする。導電
変調型MOSFET−Ｔがターンオフすると電圧検出端子DET
の出力電圧は低下するから,MOSFET−Ｑはオフになる。
そして再び制御信号が入って導電変調型MOSFET−Ｔがタ
ーンオンしても，同様に過電流が検出されてターンオフ
する。こうして導電変調型MOSFET−Ｔは，過電流による
破壊から守られる。
第15図は，別の実施例の保護回路である。この実施例
では，過電流により保護すべき素子をターンオフするの
みならず，制御信号の入力も禁止するようなゲート手段
を設けている。なお第13図と対応する部分には第13図と
同一符号を付して詳細な説明は省く。この実施例では，
保護されるべき主MOSFETである導電変調型MOSFET−T1と
過電流検出用MOSFET−T2が同じウェハ上に別々に，ある
いは別のウェハに形成されている。制御信号は２入力AN
Dゲート56を介した後，波形整形回路53を介して素子の
共通接続されたゲート端子Ｇ（G1,G2）に入力される。A
NDゲート56の出力はまた，遅延回路58を介してレベル検
出回路51の出力と共に２入力ANDゲート57に入力され
る。このANDゲート57の出力は素子のターンオフ制御と
同時に制御信号の入力を禁止するために用いられるもの
である。即ちANDゲート57の出力は，波形整形回路を介
して保護すべき素子のゲート・ソース間に設けられたMO
SFET−Ｑのゲートに供給される。またANDゲート57の出
力はラッチ回路59に入り，このラッチ回路59の出力がイ
ンバータ60を介してANDゲートの一方の入力端子に入
る。
このように構成された保護回路の動作を次に第16図を
参照して説明する。正常動作時は，ラッチ回路59がリセ
ットされていてその出力が“L"レベル，従ってインバー
タ60により“H"レベルがANDゲート56の一方に入ってい
る。この状態で制御信号の“H"レベルはANDゲート56を
通り，波形整形回路53を介して素子のゲート端子Ｇに供
給される。これにより導電変調型MOSFET−T1とMOSFET−
T1はターンオンする。ここで，導電変調型MOSFET−T1が
ターンオンするには遅れ時間があり，その間ドレイン・
ソース間の電圧はほぼ電源電圧に等しい値になる。この
結果，電流検出用MOSFET−T2の検出端子DETには，その
ドレイン・ソース間電圧に比例した高い電圧が得られ，
これがレベル検出回路51のしきい値を超えて，レベル検
出回路51から出力が出る可能性がある。しかしこの出力
は，遅延回路58の働きによって保護回路を動作させな
い。即ち,ANDゲート56の出力は遅延回路58によって一定
の遅れをもってANDゲート57に入力されるため、この遅
延時間を導電変調型MOSFET−T1のターンオンの遅れより
も大きくしておけば，レベル検出回路51に“H"レベル出
力が得られても,ANDゲート57の２入力が同時に“H"レベ
ルになることはない。従ってANDゲート57からは素子を
ターンオフし，また制御信号の入力を禁止するための
“H"レベル出力は得られない。これにより，制御信号に
応じて導電変調型MOSFET−T1のターンオン，ターンオフ
が制御される。
負荷55の短絡事故等により過電流が流れると，過電流
検出端子DETに高い出力電圧が得られ，これがANDゲート
57に入る。このときは，ターンオン初期と異なり制御信
号は既に“H"レベルになっていて,ANDゲート57のもう一
方の入力も“H"レベルであるから,ANDが成立してこのAN
Dゲート57の出力に“H"レベルが得られる。この“H"レ
ベル出力が波形整形回路52を介してMOSFET−Ｑのゲート
端子に供給される。これによりMOSFET−Ｑがオンして導
電変調型MOSFET−T1のゲート・ソース間が短絡され，導
電変調型MOSFET−T1はターンオフする。一方,ANDゲート
57の“H"レベル出力はラッチ回路59に保持されてその出
力が“H"レベルに固定される。これにより，インバータ
60を介してANDゲート56の一方の入力に“L"レベルが入
り，その後の制御信号の“H"レベルの通過が禁止され
る。この状態は，ラッチ回路59にリセット信号が入力さ
れるまで、保持される。
こうしてこの実施例によれば、過電流を検出して一旦
導電変調型MOSFETがターンオフすれば，その後の制御信
号の入力も禁止され，回路がリセットされない限り再び
導電変調型MOSFETがターンオンすることはない。従って
先に実施例に比べてより確実に素子の破壊が防止され
る。
［発明の効果］ 以上述べたように本発明によれば，簡単な構造で過電
流検出機能を備えた通常のMOSFETおよび導電変調型MOSF
ETを得ることができる。
【図面の簡単な説明】
第１図（ａ）（ｂ）（ｃ）は，本発明のMOSFETの実施例
の要部構造を示す平面図とそのＡ−Ａ′およびＢ−Ｂ′
断面図，第２図（ａ）（ｂ）（ｃ）は横型の導電変調型
MOSFETの実施例の要部構造を示す平面図とそのＡ−Ａ′
およびＢ−Ｂ′断面図，第３図（ａ）（ｂ）（ｃ）は縦
型の導電変調型MOSFETの実施例の要部構造を示す平面図
とそのＡ−Ａ′およびＢ−Ｂ′断面図，第４図は導電変
調型MOSFETの他の実施例の要部構造を示す断面図，第５
図（ａ）（ｂ）は，ダイオード内蔵の過電流検出用MOSF
ETを有する導電変調型MOSFETの実施例の要部構造と等価
回路を示す図，第６図（ａ）（ｂ）はそれを変形した実
施例の要部構造と等価回路を示す図，第７図（ａ）
（ｂ）（ｃ）は，第１図（ａ）（ｂ）（ｃ）の実施例を
変形した実施例の構造を示す平面図とそのＡ−Ａ′およ
びＢ−Ｂ′断面図，第８図（ａ）（ｂ）（ｃ）および第
９図（ａ）（ｂ）（ｃ）はは同じく第１図（ａ）（ｂ）
（ｃ）の実施例を変形した実施例の構造を示す平面図と
そのＡ−Ａ′およびＢ−Ｂ′断面図，第10図は更に他の
実施例のMOSFETを示す断面図，第11図は，抵抗により電
流検出を行なう場合の問題を説明するための図，第12図
は，主MOSFETと過電流検出用MOSFETを別に構成した場合
の等価回路図，第13図は具体的な保護回路の実施例を示
す図，第14図はその動作を説明するたのタイミング図，
第15図は他の保護回路の実施例を示す図，第16図はその
動作を説明するためのタイミング図である。 １……p-型Si層（高抵抗半導体層）,2……ｐ型ベース
層,3……n+型ソース層,4……低抵抗ｐ型ベース層,5……
コンタクト層,6……ｎ型バッファ層,7……n-型ドリフト
層（ベース層）,8……n+型ドレイン層,9……ゲート絶縁
膜,10……ゲート電極,11……ソース電極,12……ドレイ
ン電極,13……p+型層,14……n+型電圧検出端子層,15…
…電圧検出電極,21……ｐ型ドレイン層,23……ｐ型電圧
検出端子層,T1……導電変調型MOSFET（主MOSFET）,T2…
…過電流検出用MOSFET,Di……pn接合ダイオード。

Claims (13)

    (57)【特許請求の範囲】
  1. 【請求項１】高抵抗半導体層の表面に選択的に形成され
    た第１導電型ベース層，その表面に選択的に形成された
    第２導電型ソース層を有し，前記ベース層から所定距離
    離れて前記高抵抗半導体層の表面または裏面に形成され
    た第２導電型ドレイン層を有し，前記ベース層上にゲー
    ト絶縁膜を介してゲート電極が形成されたMOSFETにおい
    て，前記ベース層内に前記ソース層とは独立した第２導
    電型ベース層内に前記ソース層とは独立した第２導電型
    の電圧検出端子層を有し，この電圧検出端子層に電圧検
    出電極が設けられていることを特徴とするMOSFET。
  2. 【請求項２】高抵抗半導体層の表面に選択的に第１導電
    型ベース層が形成され，その表面に第２導電型ソース層
    が選択的に形成され，前記ベース層から所定距離離れて
    前記高抵抗半導体層表面に高抵抗ドリフト層を持つ第２
    導電型ドレイン層が形成され，前記ベース層から高抵抗
    ドリフト層上にまたがってゲート絶縁膜を介してゲート
    電極が形成されたMOSFETにおいて，前記ベース層内に前
    記ソース層とは独立した第２導電型の電圧検出端子層を
    有し，この電圧検出端子層に電圧検出電極が設けられて
    いることを特徴とするMOSFET。
  3. 【請求項３】高抵抗半導体層の表面に選択的に形成され
    た第１導電型ベース層，その表面に選択的に形成された
    第２導電型ソース層を有し，前記第１導電型ベース層に
    所定距離離れて前記高抵抗半導体層表面に形成された高
    抵抗ドリフト層をもつ第２導電型ベース層，その表面に
    選択的に形成された第１導電型ドレイン層を有し，前記
    第１導電型ベース層から高抵抗ドリフト層上にまたがっ
    てゲート絶縁膜を介してゲート電極が形成された横型の
    導電変調型MOSFETにおいて，前記第１導電型の電圧検出
    端子層を有し，この電圧検出端子層に電圧検出電極が設
    けられていることを特徴とする導電変調型MOSFET。
  4. 【請求項４】第１導電型ドレイン層上に高抵抗の第２導
    電型ベース層を有し，この第２導電型ベース層の表面に
    選択的に第１導電型ベース層が形成され，この第１導電
    型ベース層表面に選択的に第２導電型ソース層が形成さ
    れ，この第２導電型ソース層と前記第２導電型ベース層
    間の第１導電型ベース層上にゲート絶縁膜を介してゲー
    ト電極が形成された縦型の導電変調型MOSFETにおいて，
    前記第１導電型ベース層内に前記ソース層とは独立した
    第２導電型の電圧検出端子層を有し，この電圧検出端子
    層に電圧検出電極が設けられていることを特徴とする導
    電変調型MOSFET。
  5. 【請求項５】第１導電型ドレイン層上に高抵抗の第２導
    電型ベース層を有し，この第２導電型ベース層の表面に
    選択的に第１導電型ベース層が形成され，この第１導電
    型ベース層表面に選択的に第２導電型ソース層が形成さ
    れ，この第２導電型ソース層と前記第２導電型ベース層
    間の第１導電型ベース層上にゲート絶縁膜を介してゲー
    ト電極が形成された縦型の導電変調型MOSFETにおいて，
    前記第２導電型ベース層表面に前記第１導電型ベース層
    とは独立した第１導電型の電圧検出端子層を有し，この
    電圧検出端子層に電圧検出電極が設けられていることを
    特徴とする導電変調型MOSFET。
  6. 【請求項６】高抵抗半導体層表面に選択的に形成された
    第１導電型ベース層，その表面に選択的に形成された第
    ２導電型ソース層，前記ベース層から所定距離離れて前
    記高抵抗半導体層表面または裏面に形成されたドレイン
    層，および前記ベース層上にゲート絶縁膜を介して形成
    されたゲート電極を有する主MOSFETと， 主MOSFETとは少なくともドレイン層が分離されて形成さ
    れ，ソース，ドレインおよびゲート電極がそれぞれ主MO
    SFETのソース，ドレインおよびゲート電極と共通接続さ
    れた過電流検出用MOSFETとを備え， 前記過電流検出用MOSFETは，前記ソース電極が第１導電
    型ベース層に接続され，第２導電型ソース層に前記ソー
    ス電極とは独立した電圧検出電極が設けられ，第２導電
    型ドレイン層と前記ドレイン電極間にドレイン電極側が
    第２導電型層となるpn接合ダイオードを内蔵する， ことを特徴とするMOSFET。
  7. 【請求項７】高抵抗半導体層表面に選択的に形成された
    第１導電型ベース層，その表面に選択的に形成された第
    ２導電型ソース層，前記ベース層から所定距離離れて前
    記高抵抗半導体層表面または裏面に形成されたドレイン
    層，および前記ベース層上にゲート絶縁膜を介して形成
    されたゲート電極を有する主MOSFETと， 主MOSFETとは少なくともドレイン層が分離されて形成さ
    れ，ソース，ドレインおよびゲート電極がそれぞれ主MO
    SFETのソース，ドレインおよびゲート電極と共通接続さ
    れた過電流検出用MOSFETとを備え， 前記過電流検出用MOSFETは，前記ソース電極が第１導電
    型ベース層に接続され，第２導電型ソース層に前記ソー
    ス電極とは独立した電圧検出電極が設けられ，第２導電
    型ドレイン層と所定距離離れて第２導電型バッファ層が
    設けられ，前記第２導電型ドレイン層と第２導電型バッ
    ファ層間を接続する配線を有し、かつ前記第２導電型ド
    レイン層または第２導電型バッファ層の前記配線と接す
    る部分に第１導電型層を介在させて構成されたpn接合ダ
    イオードを内蔵する， ことを特徴とするMOSFET。
  8. 【請求項８】前記主MOSFETおよび過電流検出用MOSFETの
    ドレイン層に接して高抵抗の第２導電型ドリフト層を有
    することを特徴とする請求項６または７に記載のMOSFE
    T。
  9. 【請求項９】前記主MOSFETが第２導電型バッファ層で囲
    まれた第１導電型ドレイン層を有する導電変調型MOSFET
    であることを特徴とする請求項１記載6,7または８のい
    ずれかに記載のMOSFET。
  10. 【請求項１０】高抵抗半導体層の表面に選択的に形成さ
    れた第１導電型ベース層，その表面に選択的に形成され
    た第２導電型ソース層を有し，前記ベース層から所定距
    離離れて前記高抵抗半導体層の表面または裏面に形成さ
    れたドレイン層を有し，前記ベース層上にゲート絶縁膜
    を介してゲート電極が形成されたMOSFETにおいて，前記
    第１導電型ベース層と独立にこれに隣接して第１導電型
    拡散層を有し，この拡散層表面に第２導電型の電圧検出
    端子層が形成され，この電圧検出端子層に電圧検出電極
    が設けられ、かつ前記電圧検出端子層とソース層間に挟
    まれた領域表面にゲート絶縁膜を介して前記ゲート電極
    を延在させていることを特徴とするMOSFET。
  11. 【請求項１１】高抵抗半導体層の表面に選択的に形成さ
    れた第１導電型ベース層，その表面に選択的に形成され
    た第２導電型ソース層を有し，前記ベース層から所定距
    離離れて前記高抵抗半導体層の表面または裏面に形成さ
    れたドレイン層を有し，前記ベース層上にゲート絶縁膜
    を介してゲート電極が形成されたMOSFETにおいて，前記
    第１導電型ベース層内に前記ソース層とは独立に第２導
    電型の電圧検出端子層を有し，この電圧検出端子層に一
    次電圧検出電極が設けられ、かつ一次電圧検出電極が絶
    縁膜上に形成された多結晶シリコン膜を用いて構成され
    たpn接合ダイオードを介して二次電圧検出電極に接続さ
    れていることを特徴とするMOSFET。
  12. 【請求項１２】高抵抗半導体層の表面に選択的に形成さ
    れた第１導電型ベース層，その表面に選択的に形成され
    た第２導電型ソース層を有し，前記ベース層から所定距
    離離れて前記高抵抗半導体層の表面または裏面に形成さ
    れたドレイン層を有し，前記ベース層上にゲート絶縁膜
    を介してゲート電極が形成されたMOSFETにおいて，前記
    第２導電型ソース層とゲート電極に挟まれた領域の第１
    導電型ベース層の高抵抗層部の表面に電圧検出電極が設
    けられていることを特徴とするMOSFET。
  13. 【請求項１３】高抵抗半導体層の表面に選択的に第１導
    電型ベース層が形成され，その表面に選択的に第２導電
    型ソース層が形成され，前記ベース層から所定距離離れ
    て前記高抵抗半導体層表面に高抵抗ドリフト層を持つ第
    ２導電型ドレイン層が形成され，前記ベース層から高抵
    抗ドリフト層にまたがってゲート絶縁膜を介してゲート
    電極が形成されたMOSFETにおいて，前記第１導電型ベー
    ス層と高抵抗ドリフト層の間に第２導電型の高抵抗層か
    らなる電圧検出端子層が設けられ，この電圧検出端子層
    に電圧検出電極が設けられ、かつ電圧検出端子層と前記
    第１導電型ベース層に挟まれた領域表面にゲート絶縁膜
    を介して前記ゲート電極を延在させたことを特徴とする
    MOSFET。
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