JPS60254764A - Ｃｍｏｓ回路装置 - Google Patents
Ｃｍｏｓ回路装置Info
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- JPS60254764A JPS60254764A JP59111807A JP11180784A JPS60254764A JP S60254764 A JPS60254764 A JP S60254764A JP 59111807 A JP59111807 A JP 59111807A JP 11180784 A JP11180784 A JP 11180784A JP S60254764 A JPS60254764 A JP S60254764A
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- 238000009792 diffusion process Methods 0.000 abstract description 4
- 238000005468 ion implantation Methods 0.000 abstract description 4
- 238000010586 diagram Methods 0.000 description 7
- 238000012544 monitoring process Methods 0.000 description 6
- 239000000758 substrate Substances 0.000 description 4
- 230000007423 decrease Effects 0.000 description 2
- 230000015572 biosynthetic process Effects 0.000 description 1
- 239000003795 chemical substances by application Substances 0.000 description 1
- 230000000694 effects Effects 0.000 description 1
- 238000004519 manufacturing process Methods 0.000 description 1
- 230000001681 protective effect Effects 0.000 description 1
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-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
- H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
- H01L27/04—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body
- H01L27/06—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including a plurality of individual components in a non-repetitive configuration
- H01L27/07—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including a plurality of individual components in a non-repetitive configuration the components having an active region in common
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- H01L27/0727—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including a plurality of individual components in a non-repetitive configuration the components having an active region in common comprising components of the field effect type in combination with diodes, or capacitors or resistors
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
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- H01L27/04—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body
- H01L27/08—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including only semiconductor components of a single kind
- H01L27/085—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including only semiconductor components of a single kind including field-effect components only
- H01L27/088—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including only semiconductor components of a single kind including field-effect components only the components being field-effect transistors with insulated gate
- H01L27/092—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including only semiconductor components of a single kind including field-effect components only the components being field-effect transistors with insulated gate complementary MIS field-effect transistors
- H01L27/0921—Means for preventing a bipolar, e.g. thyristor, action between the different transistor regions, e.g. Latchup prevention
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は０ＭＯ８のウェル構造を利用してダイオードを
形成し、 ０Ｍ０８回路にダイオードを組込んだ集積回
路に関する。
形成し、 ０Ｍ０８回路にダイオードを組込んだ集積回
路に関する。
第８図に一般的なＣＭＯＳインバータの断面図を示す。
図において、ｎ型基板１にｐウェル２が形成され、その
内にｎチャネルＭＯ８？ランジスタが形成され、３がソ
ース、４がドレインの各領域、７がゲートである。他方
、基板１のｎ型領域には、ｐチャネルＭＯＳトランジス
タが形成され、５がドレイン、６がソースの各領域、８
がゲートである。
内にｎチャネルＭＯ８？ランジスタが形成され、３がソ
ース、４がドレインの各領域、７がゲートである。他方
、基板１のｎ型領域には、ｐチャネルＭＯＳトランジス
タが形成され、５がドレイン、６がソースの各領域、８
がゲートである。
そして、ｐウェル２は通常バックゲート対策のためコン
タクト領域１４をグランドに落し、Ｖ１ｇレベルとする
。図において、Ａｔ電極１０はｖａ１１レベルに接続し
てｎチャネルＭＯ８）ランジスタのソース６とコンタク
ト１４はＶｌｌａレベルとなされ、またｈｔ＠、極１１
はＣＭＯＳインバータの出力であり、Ａｔ電極１２はｐ
チャネルＭＯ８）ランジスタのソース６＋Ｌｌ−高電位
ｖｅｃに接続する。なお図において、９はＰ８Ｇ保護膜
、１３はフィールド酸化膜である。
タクト領域１４をグランドに落し、Ｖ１ｇレベルとする
。図において、Ａｔ電極１０はｖａ１１レベルに接続し
てｎチャネルＭＯ８）ランジスタのソース６とコンタク
ト１４はＶｌｌａレベルとなされ、またｈｔ＠、極１１
はＣＭＯＳインバータの出力であり、Ａｔ電極１２はｐ
チャネルＭＯ８）ランジスタのソース６＋Ｌｌ−高電位
ｖｅｃに接続する。なお図において、９はＰ８Ｇ保護膜
、１３はフィールド酸化膜である。
従来、この種ＣＭＯ８集積回路にダイオード構造を組込
むことは困難であり、ダイオードが必要な場合には、外
付けする他なかった。従来、０ＭＯ８基板に独自にダイ
オード形成領域を設ける事も考えられたが、ＣＭＯＳイ
ンバータとダイオードとを接続した回路構造を形成する
ような場合、配線構造が複雑になったり、またダイオー
ドの形成のために付加的プロセスが必要となることが大
きな問題であった。
むことは困難であり、ダイオードが必要な場合には、外
付けする他なかった。従来、０ＭＯ８基板に独自にダイ
オード形成領域を設ける事も考えられたが、ＣＭＯＳイ
ンバータとダイオードとを接続した回路構造を形成する
ような場合、配線構造が複雑になったり、またダイオー
ドの形成のために付加的プロセスが必要となることが大
きな問題であった。
例えば従来ＣＭＯＳプロセスにより、電源電圧Ｖｏｃを
監視し、ＶａＣが所定の電圧以下になると電源な瞬断す
る電源瞬断回路な構成する場合、第６図に示すごとくす
べてＭＯＳトランジスタで構成しなければならなかった
。図において、ｐチャネルＭＯＳトランジスタＱｐのソ
ースはＶｃｅ電位（Ｄに接続され、そのゲートとドレイ
ンを接続し、さらにｎチャネルＭＯ８）ランジスタＱｎ
のドレインに接続し、ＱｎのソースはＶＢｓ （低位の
電源）に接続されている。
監視し、ＶａＣが所定の電圧以下になると電源な瞬断す
る電源瞬断回路な構成する場合、第６図に示すごとくす
べてＭＯＳトランジスタで構成しなければならなかった
。図において、ｐチャネルＭＯＳトランジスタＱｐのソ
ースはＶｃｅ電位（Ｄに接続され、そのゲートとドレイ
ンを接続し、さらにｎチャネルＭＯ８）ランジスタＱｎ
のドレインに接続し、ＱｎのソースはＶＢｓ （低位の
電源）に接続されている。
セしてＱｐのドレインとＱｎのドレインの接続点■は第
１のインバータ（ＩＮＶｌ）の入力に接続し、その出力
■は第２のインバータ（ＩＮＶ２）の入力に接続し、出
力■を得る。第７図によって回路動作を説明すると、始
め■の電源電圧ｖｃｃが０から上り始める時、Ｑｐの閾
値ｖｔｈより下では■の電圧は０であり、ｖｔｈ ｖ越
えると上り始め、■のＶＣａよりｖｔｈだけ下がったカ
ーブで（りは上昇する。第１のインバータ（ＩＮＶｌ）
は始め入力が＠Ｌ”であるから出力は”Ｈ”、第２のイ
ンバータ（ＩＮＶ２）は入力が１Ｈ＃、出力が１Ｌ＃で
ある。したがって、第１のインバータ（ＩＮＶｌ）は、
■の出力が上り始めるまでは、そノ出力■は、■のＶｃ
ｃと共に上り、■゛の電圧が上り始めるとＩ８７図■の
ごとく下り始め、■の出力、したがって■の入力が約■
の電圧のＡａＣ （Ｔ）になると第２のインバータ（ＩＮＶ２）が″Ｌ″
→１Ｈ＃となりＶＯＯが出力■に現われる。この時のＭ
ａｃの値Ｖｍが監視電圧である。逆にＶｅＯが高い方か
ら下がってくると、監視電圧Ｖｍ以下になると■の出力
は瞬断され０になる。以上のように、監視電圧Ｖｍ ７
に設定するのはｐチャネルＭＯ８）ランジスタＱｐの閾
値ｖｔｈであるが、このｖｔｈは製造条件でかなり大き
く変化し、バラツキが避けられない。従来、このＶｔｈ
のバラツキは１■程度でることが避けられない。従って
、従来の第６図の回路では正確に監視電圧ｖｍヲ設定す
るのは困難であった。
１のインバータ（ＩＮＶｌ）の入力に接続し、その出力
■は第２のインバータ（ＩＮＶ２）の入力に接続し、出
力■を得る。第７図によって回路動作を説明すると、始
め■の電源電圧ｖｃｃが０から上り始める時、Ｑｐの閾
値ｖｔｈより下では■の電圧は０であり、ｖｔｈ ｖ越
えると上り始め、■のＶＣａよりｖｔｈだけ下がったカ
ーブで（りは上昇する。第１のインバータ（ＩＮＶｌ）
は始め入力が＠Ｌ”であるから出力は”Ｈ”、第２のイ
ンバータ（ＩＮＶ２）は入力が１Ｈ＃、出力が１Ｌ＃で
ある。したがって、第１のインバータ（ＩＮＶｌ）は、
■の出力が上り始めるまでは、そノ出力■は、■のＶｃ
ｃと共に上り、■゛の電圧が上り始めるとＩ８７図■の
ごとく下り始め、■の出力、したがって■の入力が約■
の電圧のＡａＣ （Ｔ）になると第２のインバータ（ＩＮＶ２）が″Ｌ″
→１Ｈ＃となりＶＯＯが出力■に現われる。この時のＭ
ａｃの値Ｖｍが監視電圧である。逆にＶｅＯが高い方か
ら下がってくると、監視電圧Ｖｍ以下になると■の出力
は瞬断され０になる。以上のように、監視電圧Ｖｍ ７
に設定するのはｐチャネルＭＯ８）ランジスタＱｐの閾
値ｖｔｈであるが、このｖｔｈは製造条件でかなり大き
く変化し、バラツキが避けられない。従来、このＶｔｈ
のバラツキは１■程度でることが避けられない。従って
、従来の第６図の回路では正確に監視電圧ｖｍヲ設定す
るのは困難であった。
本発明は、上記従来０Ｍ０８回路にダイオードを取入れ
ることが困難であった問題を解決し、 ＣＭＯＳプロセ
スで安定なダイオードを形成するものである。またこの
ダイオードの閾値で正確な電圧設定を可能とする。
ることが困難であった問題を解決し、 ＣＭＯＳプロセ
スで安定なダイオードを形成するものである。またこの
ダイオードの閾値で正確な電圧設定を可能とする。
ｃ問題点を解決するための手段〕
本発明では、２つのｐウェルの一方にｎチャネルＭＯ８
）ランジスタを形成し、他方のｐウェルに互に分離した
ｎ型領域とｐ型コンタクト領域を形成することによりダ
イオード構造を形成し、該ダイオード構造のｎ型領域を
ＣＭＯＳインバータ回路に接続する。本発明のダイオー
ド構造の構成において、ｐ型コンタク１１域に入力電極
を接続する発明によるダイオード構造とｎチャネルＭＯ
８）ランジスタの回路要素の断面構造を、また第１図Ｂ
にその等価回路を示す。図Ａと図Ｂの■〜■の記号は互
の対応箇所を示すものである。第１図Ａにおいて、Ｖｌ
ｌｌｌレベル（低位の電圧）に接続されるｐウェル２に
はｎチャネルＭＯ８）ランジスタが形成され、他のｐウ
ェル２′にはｎ 領域（ダイオードツカソード）１５と
、これと分離してｐ＋コンタクト領域１６が形成される
。そしてｐ＋領域１６にはＡｔ配線１７が接続され、ｎ
＋領域１５とｎチャネルＭＯＢ ）ランジスタのドレイ
ン領域（ｎ＋ｆＵａ） ４ トはＡ／配線１１で接続さ
れ、ｎチャネルＭＯＳトランジスタのソース領域（ｎ＋
領域３）とｐウェル２のコンタクト領域（Ｐ）１４はＡ
ｔ’ｌｌｌ極１Ｑｆ介シテＶｓ＋ｓ（低位の電源）レベ
ルに接続される。以上の構成において、ダイオード構成
の？領域１５はＣＭＯＳプロセスのれチャネルＭＯ８ト
ランジスタのソース・ドレイン拡散またはイオン注入と
同時に形成でき、＋ ｐ コンタクト領域１６はｐチャネルＭＯＳトランジス
タのソース・ドレイン領域の拡散またはイオン注入と同
時に形成でき、ＣＭＯＳプロセスを利用してダイオード
を形成することができる。なお、第１図Ａにおいて、上
記第８図と対応箇所に同一番号を付したので、特にこれ
らは説明しない。
）ランジスタを形成し、他方のｐウェルに互に分離した
ｎ型領域とｐ型コンタクト領域を形成することによりダ
イオード構造を形成し、該ダイオード構造のｎ型領域を
ＣＭＯＳインバータ回路に接続する。本発明のダイオー
ド構造の構成において、ｐ型コンタク１１域に入力電極
を接続する発明によるダイオード構造とｎチャネルＭＯ
８）ランジスタの回路要素の断面構造を、また第１図Ｂ
にその等価回路を示す。図Ａと図Ｂの■〜■の記号は互
の対応箇所を示すものである。第１図Ａにおいて、Ｖｌ
ｌｌｌレベル（低位の電圧）に接続されるｐウェル２に
はｎチャネルＭＯ８）ランジスタが形成され、他のｐウ
ェル２′にはｎ 領域（ダイオードツカソード）１５と
、これと分離してｐ＋コンタクト領域１６が形成される
。そしてｐ＋領域１６にはＡｔ配線１７が接続され、ｎ
＋領域１５とｎチャネルＭＯＢ ）ランジスタのドレイ
ン領域（ｎ＋ｆＵａ） ４ トはＡ／配線１１で接続さ
れ、ｎチャネルＭＯＳトランジスタのソース領域（ｎ＋
領域３）とｐウェル２のコンタクト領域（Ｐ）１４はＡ
ｔ’ｌｌｌ極１Ｑｆ介シテＶｓ＋ｓ（低位の電源）レベ
ルに接続される。以上の構成において、ダイオード構成
の？領域１５はＣＭＯＳプロセスのれチャネルＭＯ８ト
ランジスタのソース・ドレイン拡散またはイオン注入と
同時に形成でき、＋ ｐ コンタクト領域１６はｐチャネルＭＯＳトランジス
タのソース・ドレイン領域の拡散またはイオン注入と同
時に形成でき、ＣＭＯＳプロセスを利用してダイオード
を形成することができる。なお、第１図Ａにおいて、上
記第８図と対応箇所に同一番号を付したので、特にこれ
らは説明しない。
第２図〜第５図に本発明を電源瞬断回路に適用した実施
例を示す。第２図は本発明奴により形成されるダイオー
ドＤ、とｎチャネルＭＯ８）ランジスタとの接続点■を
２段のインバータＩＮＶ１ 、 ＩＮＶ２を介して出力
■するものである。また第３図はダイオードを２段に、
すなわちダイオードＤＩ 、０２を直列に接続し、トラ
ンジスタＱ、との接続点（りからインバータに出力する
ものである。各図の回路はいずれもＶａｃ （高位の電
源電圧）（りを監視し、ＶｅＯが所定の電圧以下になっ
た時に、出力（Φを＠Ｈ”→′Ｌ＃に反転する。第５図
により動作全説明すると、第２図に示した回路のノード
■の電位はＶｅａの電位■が０から上り始めるときダイ
オードＤ、の閾値ＶＴ以下では０であり、ＶＴ ’ｌ越
えるとノードのの電位は上り始める。このときインバー
タ（１１ｆｆ１）は始め入力”Ｌ＃だから出力は＠Ｈ”
であり、■は■のＶｃａに沿って上っていくが、ノード
■の電位が上り始めると下がり始め、■が約Ｖｅｃ／２
（Ｖａａ＝Ｖｍ１ ）になるとインバータ（ＩＮＶ２）
の出力が′″Ｌ”→″″Ｈ＃に反転し、出力■にＶｃａ
が出力する。
例を示す。第２図は本発明奴により形成されるダイオー
ドＤ、とｎチャネルＭＯ８）ランジスタとの接続点■を
２段のインバータＩＮＶ１ 、 ＩＮＶ２を介して出力
■するものである。また第３図はダイオードを２段に、
すなわちダイオードＤＩ 、０２を直列に接続し、トラ
ンジスタＱ、との接続点（りからインバータに出力する
ものである。各図の回路はいずれもＶａｃ （高位の電
源電圧）（りを監視し、ＶｅＯが所定の電圧以下になっ
た時に、出力（Φを＠Ｈ”→′Ｌ＃に反転する。第５図
により動作全説明すると、第２図に示した回路のノード
■の電位はＶｅａの電位■が０から上り始めるときダイ
オードＤ、の閾値ＶＴ以下では０であり、ＶＴ ’ｌ越
えるとノードのの電位は上り始める。このときインバー
タ（１１ｆｆ１）は始め入力”Ｌ＃だから出力は＠Ｈ”
であり、■は■のＶｃａに沿って上っていくが、ノード
■の電位が上り始めると下がり始め、■が約Ｖｅｃ／２
（Ｖａａ＝Ｖｍ１ ）になるとインバータ（ＩＮＶ２）
の出力が′″Ｌ”→″″Ｈ＃に反転し、出力■にＶｃａ
が出力する。
逆に、電源電圧ＶａＣ■が高い方から下がってくると、
ｖａｅがＶｍｌ以下になると出力■が０に落ち電源が瞬
断される。次に、第５図に示したダイオードが２個ＤＩ
＋ Ｄ！の場盆、ノード■の電位は同様に変化し、ノ
ードＯの電位はノード■の電位よりさらにダイオードＤ
！のｖＴだけ下がった電位となる。
ｖａｅがＶｍｌ以下になると出力■が０に落ち電源が瞬
断される。次に、第５図に示したダイオードが２個ＤＩ
＋ Ｄ！の場盆、ノード■の電位は同様に変化し、ノ
ードＯの電位はノード■の電位よりさらにダイオードＤ
！のｖＴだけ下がった電位となる。
そして、ノードＢの電位が約ｖｃＣ／２になるとインバ
ータ（ＩＮＶ２）が反転し、”Ｌ”−＋’ｌ”またはＨ
＃→”Ｌ″に切替わる。その結果、電源電圧Ｖｃｃが図
示のＮ’ｍ２より下がると瞬断され、それより上がると
Ｖａｃが出力する回路が得られることになる。ところで
、これらの電源電圧瞬断回路の監視電圧を設定するダイ
オードＤＩマたはＤ！は、本発明によりきわめて安定に
形成され、その閾値ｖＴがバラツキ少なく（ΔＶ、〜α
５ｖ程度）形成できるので、本発明によれば、正確に監
視電圧全設定できる。なお、第４図のようにトランジス
タＱＩにイ覆えて抵抗Ｒ１を用いても同様に電源瞬断回
路ができる。
ータ（ＩＮＶ２）が反転し、”Ｌ”−＋’ｌ”またはＨ
＃→”Ｌ″に切替わる。その結果、電源電圧Ｖｃｃが図
示のＮ’ｍ２より下がると瞬断され、それより上がると
Ｖａｃが出力する回路が得られることになる。ところで
、これらの電源電圧瞬断回路の監視電圧を設定するダイ
オードＤＩマたはＤ！は、本発明によりきわめて安定に
形成され、その閾値ｖＴがバラツキ少なく（ΔＶ、〜α
５ｖ程度）形成できるので、本発明によれば、正確に監
視電圧全設定できる。なお、第４図のようにトランジス
タＱＩにイ覆えて抵抗Ｒ１を用いても同様に電源瞬断回
路ができる。
本発明によれば、ＣＭＯＳプロセスを利用して、ＣＭＯ
８回路に安定なダイオードを組込むことが可能となる利
点がある。
８回路に安定なダイオードを組込むことが可能となる利
点がある。
第１図Ａは本発明のＣＭＯ８回路装置の断面図、第１図
Ｂはその等価回路図、 第２図〜Ｉ８５図はそれぞれ本発明のＣＭＯ８回路装置
を電源瞬断回路に用いた際の第１の回路図、第２の回路
図、第３の回路図、及び動作特性図、第６図、第７図は
それぞれ従来の電源瞬断回路の回路図及び動作を示す図
。 第８図はＣＭＯＳインバータの素子断面を示す図。 （主な符号） １・・・（Ｓｌ）基板 ２．２′・・・ｐウェル ３・・・ソース ４・・・ドレイン ７・・・ゲート １４・・・（ｐウェルの）コンタクト（領域）１５・・
・（ダイオードの）ｎ 領域 １６・・・（ダイオードの）ｐ＋コンタクト領域特許出
願人 富士通株式会社 代 理 人 弁理士玉蟲久五部（外１名）第１図 ％ｓ（■） 第 ２ 図 ■ ｊｌ！３ 図 第４ 図 ■ 第５図 第７図 第８図
Ｂはその等価回路図、 第２図〜Ｉ８５図はそれぞれ本発明のＣＭＯ８回路装置
を電源瞬断回路に用いた際の第１の回路図、第２の回路
図、第３の回路図、及び動作特性図、第６図、第７図は
それぞれ従来の電源瞬断回路の回路図及び動作を示す図
。 第８図はＣＭＯＳインバータの素子断面を示す図。 （主な符号） １・・・（Ｓｌ）基板 ２．２′・・・ｐウェル ３・・・ソース ４・・・ドレイン ７・・・ゲート １４・・・（ｐウェルの）コンタクト（領域）１５・・
・（ダイオードの）ｎ 領域 １６・・・（ダイオードの）ｐ＋コンタクト領域特許出
願人 富士通株式会社 代 理 人 弁理士玉蟲久五部（外１名）第１図 ％ｓ（■） 第 ２ 図 ■ ｊｌ！３ 図 第４ 図 ■ 第５図 第７図 第８図
Claims (1)
- 第１のｐウェルにｎチャネルＭＯ８）ランジスタを形成
し、第２のｐウェルに互に離隔してｎ型領域とｐ型コン
タクト領域とを形成することによりダイオード全形成し
、該ダイオードと前記ｎチャネルＭＯ８）う／ジスタと
を接続したことを特徴とするＣＭＯ８回路装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP59111807A JPS60254764A (ja) | 1984-05-31 | 1984-05-31 | Ｃｍｏｓ回路装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP59111807A JPS60254764A (ja) | 1984-05-31 | 1984-05-31 | Ｃｍｏｓ回路装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS60254764A true JPS60254764A (ja) | 1985-12-16 |
Family
ID=14570646
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP59111807A Pending JPS60254764A (ja) | 1984-05-31 | 1984-05-31 | Ｃｍｏｓ回路装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS60254764A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| EP0343977A2 (en) * | 1988-05-25 | 1989-11-29 | Kabushiki Kaisha Toshiba | Mosfet having drain voltage detection function |
Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5413280A (en) * | 1977-07-01 | 1979-01-31 | Nippon Precision Circuits | Semiconductor |
-
1984
- 1984-05-31 JP JP59111807A patent/JPS60254764A/ja active Pending
Patent Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5413280A (en) * | 1977-07-01 | 1979-01-31 | Nippon Precision Circuits | Semiconductor |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| EP0343977A2 (en) * | 1988-05-25 | 1989-11-29 | Kabushiki Kaisha Toshiba | Mosfet having drain voltage detection function |
| US4994904A (en) * | 1988-05-25 | 1991-02-19 | Kabushiki Kaisha Toshiba | MOSFET having drain voltage detection function |
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