JP2557534B2 - 半導体集積回路装置 - Google Patents
半導体集積回路装置Info
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- JP2557534B2 JP2557534B2 JP1289123A JP28912389A JP2557534B2 JP 2557534 B2 JP2557534 B2 JP 2557534B2 JP 1289123 A JP1289123 A JP 1289123A JP 28912389 A JP28912389 A JP 28912389A JP 2557534 B2 JP2557534 B2 JP 2557534B2
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- Japan
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- mos transistor
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- output terminal
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- semiconductor integrated
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Description
【発明の詳細な説明】 〔概要〕 半導体集積回路装置に関し、 動作電源停止時にI/Oセルの出力端子に電圧が印加さ
れている場合であっても、I/Oセルの内部におけるリー
ク電流を防止することのできる半導体集積回路装置を提
供することを目的とし、 ソースとＰウエルを出力端子に接続すると共にドレイ
ンと基板を高電位電源に接続して使用するＮチャネルMO
Sトランジスタ、または、ソースと基板を高電位電源に
接続すると共にドレインを出力端子に接続して使用する
ＰチャネルMOSトランジスタを有する半導体集積回路装
置において、前記ＮチャネルMOSトランジスタのソース
とＰウェルの間、または、前記ＰチャネルMOSトランジ
スタのソースと基板の間の接続をオンオフするスイッチ
手段を備えることを特徴とする。
れている場合であっても、I/Oセルの内部におけるリー
ク電流を防止することのできる半導体集積回路装置を提
供することを目的とし、 ソースとＰウエルを出力端子に接続すると共にドレイ
ンと基板を高電位電源に接続して使用するＮチャネルMO
Sトランジスタ、または、ソースと基板を高電位電源に
接続すると共にドレインを出力端子に接続して使用する
ＰチャネルMOSトランジスタを有する半導体集積回路装
置において、前記ＮチャネルMOSトランジスタのソース
とＰウェルの間、または、前記ＰチャネルMOSトランジ
スタのソースと基板の間の接続をオンオフするスイッチ
手段を備えることを特徴とする。
本発明は、半導体集積回路装置に係り、詳しくは、出
力端子に常に電圧がかかっているようなインターフェー
スにおけるリーク電流の防止を図った半導体集積回路装
置に関する。
力端子に常に電圧がかかっているようなインターフェー
スにおけるリーク電流の防止を図った半導体集積回路装
置に関する。
一般に、CMOSデバイスは、その構造上から各所にＰ−
Ｎ接合からなるダイオードをもち、ゲート入力電極にキ
ャパシタンスをもつ。さらに、各所に寄生バイポーラト
ランジスタをもつため、使用するうえで種々の注意が必
要である。
Ｎ接合からなるダイオードをもち、ゲート入力電極にキ
ャパシタンスをもつ。さらに、各所に寄生バイポーラト
ランジスタをもつため、使用するうえで種々の注意が必
要である。
半導体集積回路装置は大きく分けて論理演算を行うロ
ジックセルとI/Oセルとに区分されるが、そのうち従来
のＣ−MOSデバイスのI/Oセルとしては、例えば第３図に
示すようなものがある。
ジックセルとI/Oセルとに区分されるが、そのうち従来
のＣ−MOSデバイスのI/Oセルとしては、例えば第３図に
示すようなものがある。
第３図（ａ）はI/Oセルに用いるMOSトランジスタの断
面図、同図（ｂ）は回路図である。これらの図におい
て、１はＮ形の基板、２はＰ形のウエル、３はN+形のド
レイン、４はN+形のソース、５はゲート酸化膜、６はゲ
ート、７はシリコン酸化膜であり、これらの領域により
ＮチャネルのMOSトランジスタ８が構成されている。ゲ
ート６には図示していないロジックセルからの２値レベ
ルの論理信号（“H"、“L"レベル）が供給され、ドレイ
ン３には電源VDD（例えば、＋5V）が印加され、ソース
４から出力が取り出される。なお、出力が取り出される
ライン（これを出力端子９という）はウエル２にも接続
され、したがって、出力端子９はMOSトランジスタ８の
バックゲートに接続される形となっている。また、基板
１はVDDに保たれている。したがって、MOSトランジスタ
８はゲート６に加えられた入力信号によってオン／オフ
し、ソース４を“H"レベルにプルアップしたり、プルア
ップを停止したりして外部のデバイスに信号を出力す
る。
面図、同図（ｂ）は回路図である。これらの図におい
て、１はＮ形の基板、２はＰ形のウエル、３はN+形のド
レイン、４はN+形のソース、５はゲート酸化膜、６はゲ
ート、７はシリコン酸化膜であり、これらの領域により
ＮチャネルのMOSトランジスタ８が構成されている。ゲ
ート６には図示していないロジックセルからの２値レベ
ルの論理信号（“H"、“L"レベル）が供給され、ドレイ
ン３には電源VDD（例えば、＋5V）が印加され、ソース
４から出力が取り出される。なお、出力が取り出される
ライン（これを出力端子９という）はウエル２にも接続
され、したがって、出力端子９はMOSトランジスタ８の
バックゲートに接続される形となっている。また、基板
１はVDDに保たれている。したがって、MOSトランジスタ
８はゲート６に加えられた入力信号によってオン／オフ
し、ソース４を“H"レベルにプルアップしたり、プルア
ップを停止したりして外部のデバイスに信号を出力す
る。
しかしながら、このような従来の半導体集積回路装置
にあっては、Ｃ−MOSデバイスの構造上、MOSトランジス
タ８の電源VDDをオフしたときI/Oセルの出力端子（ソー
ス４に接続されるラインに相当）に電圧がかかっている
場合、例えば出力端子に複数のデバイスが接続され、該
デバイスから“H"レベルの電圧が印加されているような
場合に、第３図（ａ）に示すようにウエル２と基板１の
間でPN接合が形成されて図示矢印で示すような電流パス
が生じてリーク電流が流れるという問題点があった。こ
のようなリーク電流は出力端子に接続される信号線の電
圧降下を引き起こし、信号線に接続された複数のデバイ
スの誤動作等の悪影響があるので防止するのが望まし
い。以上のＮチャネルのMOSトランジスタ８の例である
が、第４図に示すようにＰチャネルのMOSトランジスタ1
1のときもリーク電流が発生する。すなわち、第４図
（ａ）はMOSトランジスタ11の断面図、同図（ｂ）は回
路図であり、図中12はＮ形の基板、13はP+形のソース、
14はP+形のドレイン、15はゲート酸化膜、16はゲート、
17はシリコン酸化膜である。ソース13およびＮ形の基板
12には電源VDDが供給され、したがって、バックゲート
にはVDDが印加される。電源VDDの供給の停止したとき出
力端子18に正側の電圧がかかっていると、ドレイン14と
基板12でPN結合が形成され、図中矢印で示すように、や
はり同様にリーク電流が流れる。
にあっては、Ｃ−MOSデバイスの構造上、MOSトランジス
タ８の電源VDDをオフしたときI/Oセルの出力端子（ソー
ス４に接続されるラインに相当）に電圧がかかっている
場合、例えば出力端子に複数のデバイスが接続され、該
デバイスから“H"レベルの電圧が印加されているような
場合に、第３図（ａ）に示すようにウエル２と基板１の
間でPN接合が形成されて図示矢印で示すような電流パス
が生じてリーク電流が流れるという問題点があった。こ
のようなリーク電流は出力端子に接続される信号線の電
圧降下を引き起こし、信号線に接続された複数のデバイ
スの誤動作等の悪影響があるので防止するのが望まし
い。以上のＮチャネルのMOSトランジスタ８の例である
が、第４図に示すようにＰチャネルのMOSトランジスタ1
1のときもリーク電流が発生する。すなわち、第４図
（ａ）はMOSトランジスタ11の断面図、同図（ｂ）は回
路図であり、図中12はＮ形の基板、13はP+形のソース、
14はP+形のドレイン、15はゲート酸化膜、16はゲート、
17はシリコン酸化膜である。ソース13およびＮ形の基板
12には電源VDDが供給され、したがって、バックゲート
にはVDDが印加される。電源VDDの供給の停止したとき出
力端子18に正側の電圧がかかっていると、ドレイン14と
基板12でPN結合が形成され、図中矢印で示すように、や
はり同様にリーク電流が流れる。
そこで本発明は、動作電源停止時にI/Oセルの出力端
子に電圧が印加されている場合であっても、I/Oセルの
内部におけるリーク電流を防止することのできる半導体
集積回路装置を提供することを目的としている。
子に電圧が印加されている場合であっても、I/Oセルの
内部におけるリーク電流を防止することのできる半導体
集積回路装置を提供することを目的としている。
本発明による半導体集積回路装置は上記目的を達成す
るため、ソースとＰウエルを出力端子に接続すると共に
ドレインと基板を高電位電源に接続して使用するＮチャ
ネルMOSトランジスタ、または、ソースと基板を高電位
電源に接続すると共にドレインを出力端子に接続して使
用するＰチャネルMOSトランジスタを有する半導体集積
回路装置において、前記ＮチャネルMOSトランジスタの
ソースとＰウェルの間、または、前記ＰチャネルMOSト
ランジスタのソースと基板の間の接続をオンオフするス
イッチ手段を備えることを特徴とする。
るため、ソースとＰウエルを出力端子に接続すると共に
ドレインと基板を高電位電源に接続して使用するＮチャ
ネルMOSトランジスタ、または、ソースと基板を高電位
電源に接続すると共にドレインを出力端子に接続して使
用するＰチャネルMOSトランジスタを有する半導体集積
回路装置において、前記ＮチャネルMOSトランジスタの
ソースとＰウェルの間、または、前記ＰチャネルMOSト
ランジスタのソースと基板の間の接続をオンオフするス
イッチ手段を備えることを特徴とする。
本発明では、スイッチ手段がオフになると、Ｎチャネ
ルMOSトランジスタのソースとＰウエルの間、または、
ＰチャネルMOSトランジスタのソースと基板の間に非導
通状態になるため、出力端子にＨレベル相当の電位レベ
ルを与えても上述のリーク電流は流れない。
ルMOSトランジスタのソースとＰウエルの間、または、
ＰチャネルMOSトランジスタのソースと基板の間に非導
通状態になるため、出力端子にＨレベル相当の電位レベ
ルを与えても上述のリーク電流は流れない。
以下、本発明を図面に基づいて説明する。
第１、２図は本発明に係る半導体集積回路装置の一実
施例を示す図である。第１図はI/Oセルの主要部の断面
図、第２図はその回路図であり、これらの図において、
21はＮ形の基板、22はP+形のウエル、23はN+形のドレイ
ン、24はN+形のソース、25はゲート酸化膜、26はゲー
ト、27はシリコン酸化膜、これらの各領域により駆動用
のＮチャネルMOSトランジスタ28が構成される。
施例を示す図である。第１図はI/Oセルの主要部の断面
図、第２図はその回路図であり、これらの図において、
21はＮ形の基板、22はP+形のウエル、23はN+形のドレイ
ン、24はN+形のソース、25はゲート酸化膜、26はゲー
ト、27はシリコン酸化膜、これらの各領域により駆動用
のＮチャネルMOSトランジスタ28が構成される。
一方、29はP+形のウエル、30はN+形のドレイン、31は
N+形のソース、32はゲート酸化膜、33はゲートで、これ
らの各領域によりリークカット用のＮチャネルのMOSト
ランジスタ（スイッチ手段に相当）34が構成される。
N+形のソース、32はゲート酸化膜、33はゲートで、これ
らの各領域によりリークカット用のＮチャネルのMOSト
ランジスタ（スイッチ手段に相当）34が構成される。
35は論理演算を行うロジックセルで、ロジックセル35
の演算結果に対応する信号はMOSトランジスタ28のゲー
ト26に供給される。また、MOSトランジスタ28のドレイ
ン23に正の電源VDD（高電位電源に相当）が供給され、
ソース24は出力端子36に接続される。MOSトランジスタ2
8はゲート26に“H"レベルの信号が加わると、オンして
出力端子36を“H"レベルに引き上げ、ゲート26に“L"レ
ベルの信号が加わるとオフして出力端子36のプルアップ
を停止する。
の演算結果に対応する信号はMOSトランジスタ28のゲー
ト26に供給される。また、MOSトランジスタ28のドレイ
ン23に正の電源VDD（高電位電源に相当）が供給され、
ソース24は出力端子36に接続される。MOSトランジスタ2
8はゲート26に“H"レベルの信号が加わると、オンして
出力端子36を“H"レベルに引き上げ、ゲート26に“L"レ
ベルの信号が加わるとオフして出力端子36のプルアップ
を停止する。
MOSトランジスタ34はMOSトランジスタ28のソース24
（すなわち、出力端子36）とバックゲート間に介挿さて
おり、そのゲート33には電源VDDが印加され、ウエル29
（バックゲートに対応）は接地されている。ドレイン23
およびゲート33に印加されている電源VDDは、ロジック
セル35の動作電源が供給されている間は継続して印加さ
れており、ロジックセル35の動作電源が供給が停止され
ると同一タイミングで印加が停止される。
（すなわち、出力端子36）とバックゲート間に介挿さて
おり、そのゲート33には電源VDDが印加され、ウエル29
（バックゲートに対応）は接地されている。ドレイン23
およびゲート33に印加されている電源VDDは、ロジック
セル35の動作電源が供給されている間は継続して印加さ
れており、ロジックセル35の動作電源が供給が停止され
ると同一タイミングで印加が停止される。
以上の構成において、上記動作電源の供給が停止され
ている場合に、出力端子36に外部から（例えば、後段の
デバイスから）正の電源が印加されてもMOSトランジス
タ34のゲート33に正の電源が加わっていないから該MOS
トランジスタ34がオフして出力端子36とMOSトランジス
タ28のバックゲート（ウエル22に相当）間がカットオフ
状態となって従来のようなリークの電流パスは生じな
い。したがって、リーク電流を防止することができ、リ
ーク電流の発生に起因する誤動作の悪影響を防止するこ
とができる。
ている場合に、出力端子36に外部から（例えば、後段の
デバイスから）正の電源が印加されてもMOSトランジス
タ34のゲート33に正の電源が加わっていないから該MOS
トランジスタ34がオフして出力端子36とMOSトランジス
タ28のバックゲート（ウエル22に相当）間がカットオフ
状態となって従来のようなリークの電流パスは生じな
い。したがって、リーク電流を防止することができ、リ
ーク電流の発生に起因する誤動作の悪影響を防止するこ
とができる。
なお、上記実施例はリークカット用としてＮチャネル
のMOSトランジスタを用いているが、これに限らず、Ｐ
チャネルのMOSトランジスタを用いる例であってもよ
い。その場合はゲートに印加する電源をＮチャネルの場
合と逆にすればよく、そのようにすれば第４図に示した
従来例であっても解決可能となる。
のMOSトランジスタを用いているが、これに限らず、Ｐ
チャネルのMOSトランジスタを用いる例であってもよ
い。その場合はゲートに印加する電源をＮチャネルの場
合と逆にすればよく、そのようにすれば第４図に示した
従来例であっても解決可能となる。
本発明によれば、動作電源停止時にI/Oセルの出力端
子に電圧が印加されているような場合であっても、I/O
セルの内部におけるリーク電流の発生を防止することが
でき、リーク電流の発生に起因する誤動作等の悪影響を
防止することができる。
子に電圧が印加されているような場合であっても、I/O
セルの内部におけるリーク電流の発生を防止することが
でき、リーク電流の発生に起因する誤動作等の悪影響を
防止することができる。
第１、２図は本発明に係る半導体集積回路装置の一実施
例を示す図であり、 第１図はそのI/Oセルの主要部の断面図、 第２図はそのI/Oセルの主要部の回路図、 第３図は従来のI/Oセルの動作を説明する図、 第４図は従来の他のI/Oセルの動作を説明する図であ
る。 11……MOSトランジスタ（ＰチャネルMOSトランジス
タ）、 21……基板、 22、29……ウエル、 23、30……ドレイン、 24、31……ソース、 25、32……ゲート酸化膜、 26、33……ゲート、 27……シリコン酸化膜、 28……MOSトランジスタ（ＮチャネルMOSトランジス
タ）、 34……MOSトランジスタ（スイッチ手段）、 35……ロジックセル、 36……出力端子。
例を示す図であり、 第１図はそのI/Oセルの主要部の断面図、 第２図はそのI/Oセルの主要部の回路図、 第３図は従来のI/Oセルの動作を説明する図、 第４図は従来の他のI/Oセルの動作を説明する図であ
る。 11……MOSトランジスタ（ＰチャネルMOSトランジス
タ）、 21……基板、 22、29……ウエル、 23、30……ドレイン、 24、31……ソース、 25、32……ゲート酸化膜、 26、33……ゲート、 27……シリコン酸化膜、 28……MOSトランジスタ（ＮチャネルMOSトランジス
タ）、 34……MOSトランジスタ（スイッチ手段）、 35……ロジックセル、 36……出力端子。
Claims (1)
- 【請求項１】ソースとＰウエルを出力端子に接続すると
共にドレインと基板を高電位電源に接続して使用するＮ
チャネルMOSトランジスタ、または、ソースと基板を高
電位電源に接続すると共にドレインを出力端子に接続し
て使用するＰチャネルMOSトランジスタを有する半導体
集積回路装置において、 前記ＮチャネルMOSトランジスタのソースとＰウェルの
間、または、前記ＰチャネルMOSトランジスタのソース
と基板の間の接続をオンオフするスイッチ手段を備える
ことを特徴とする半導体集積回路装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1289123A JP2557534B2 (ja) | 1989-11-07 | 1989-11-07 | 半導体集積回路装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1289123A JP2557534B2 (ja) | 1989-11-07 | 1989-11-07 | 半導体集積回路装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH03149873A JPH03149873A (ja) | 1991-06-26 |
| JP2557534B2 true JP2557534B2 (ja) | 1996-11-27 |
Family
ID=17739063
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP1289123A Expired - Fee Related JP2557534B2 (ja) | 1989-11-07 | 1989-11-07 | 半導体集積回路装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2557534B2 (ja) |
Families Citing this family (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5191244A (en) * | 1991-09-16 | 1993-03-02 | Advanced Micro Devices, Inc. | N-channel pull-up transistor with reduced body effect |
| US6094089A (en) * | 1998-03-06 | 2000-07-25 | Hewlett-Packard Company | Current limiting receiver with impedance/load matching for a powered down receiver chip |
| DE112009003803T5 (de) | 2008-12-26 | 2012-08-09 | Omron Healthcare Co., Ltd. | Elektronisches Blutdruckmessgerät und Verfahren zur Blutdruckmessung |
Family Cites Families (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS63152317U (ja) * | 1987-03-27 | 1988-10-06 |
-
1989
- 1989-11-07 JP JP1289123A patent/JP2557534B2/ja not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| JPH03149873A (ja) | 1991-06-26 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| LAPS | Cancellation because of no payment of annual fees |