JPH043974A - 半導体集積回路 - Google Patents
半導体集積回路Info
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- JPH043974A JPH043974A JP2106085A JP10608590A JPH043974A JP H043974 A JPH043974 A JP H043974A JP 2106085 A JP2106085 A JP 2106085A JP 10608590 A JP10608590 A JP 10608590A JP H043974 A JPH043974 A JP H043974A
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- 239000004065 semiconductor Substances 0.000 title claims description 13
- 239000000758 substrate Substances 0.000 abstract description 18
- 238000010586 diagram Methods 0.000 description 9
- 230000000694 effects Effects 0.000 description 4
- 230000007257 malfunction Effects 0.000 description 4
- 230000002265 prevention Effects 0.000 description 3
- 230000002411 adverse Effects 0.000 description 2
- 235000013399 edible fruits Nutrition 0.000 description 1
- 230000001105 regulatory effect Effects 0.000 description 1
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- Semiconductor Integrated Circuits (AREA)
- Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
（概要〕
本発明は、半導体集積回路装置に関し、動作電源停止時
にＩ１０部の出力端子に電圧が印加されたときに、Ｉ１
０部に流れるリーク電流を防止することを目的とし、 入力端子がゲートに接続され、ソース及びドレインのい
ずれか一方が高電位側電源線に接続された駆動用のＭＯ
３Ｉ−ランジスタと、出力端子がソースに接続され、ゲ
ートが前記高電位側電源線に接続され、ドレインが前記
駆動用のＭＯＳトランジスタのソース及びドレインのう
ちの他方に接続され、且つハックゲートが低電位側電源
線に接続されたＮチャネル型トランジスタとからなる。
にＩ１０部の出力端子に電圧が印加されたときに、Ｉ１
０部に流れるリーク電流を防止することを目的とし、 入力端子がゲートに接続され、ソース及びドレインのい
ずれか一方が高電位側電源線に接続された駆動用のＭＯ
３Ｉ−ランジスタと、出力端子がソースに接続され、ゲ
ートが前記高電位側電源線に接続され、ドレインが前記
駆動用のＭＯＳトランジスタのソース及びドレインのう
ちの他方に接続され、且つハックゲートが低電位側電源
線に接続されたＮチャネル型トランジスタとからなる。
本発明は、半導体集積回路装置に係り、詳しくは、出力
端子に常に電圧がかかっているようなインターフェース
におけるリーク電流の防止を図った半導体集積回路装置
に関する。
端子に常に電圧がかかっているようなインターフェース
におけるリーク電流の防止を図った半導体集積回路装置
に関する。
一般に、ＣＭＯＳデバイスは、その構造上から各所にＰ
−Ｎ接合からなるダイオードを持ち、ゲート入力電極に
キャパシタンスを持つ。さらに、各所に規制バイポーラ
トランジスタを持つため、使用のうえで種々の注意が必
要である。
−Ｎ接合からなるダイオードを持ち、ゲート入力電極に
キャパシタンスを持つ。さらに、各所に規制バイポーラ
トランジスタを持つため、使用のうえで種々の注意が必
要である。
半導体集積回路装置は大きく分けて論理演算を行うロジ
ック部と、外部とのインターフェースを行う１１０部と
に区別されるが、そのうち従来のＣ−ＭＯＳデバイスの
１１０部としては、例えば第３図に示すような回路があ
る（なお、以下の説明中では、便宜上第３図に示すよう
な回路を“ＨＩＩレベル駆動用出力と称する）。
ック部と、外部とのインターフェースを行う１１０部と
に区別されるが、そのうち従来のＣ−ＭＯＳデバイスの
１１０部としては、例えば第３図に示すような回路があ
る（なお、以下の説明中では、便宜上第３図に示すよう
な回路を“ＨＩＩレベル駆動用出力と称する）。
第３図（ａ）は“ＨＩＩレベル駆動用出力のＭＯＳトラ
ンジスタの断面図、同図（ｂ）は回路図である。図にお
いて、１はＮ型の基板、２はＰ＋型層のウェル、３はＮ
′″型層のドレイン、４はＮ′″型層のソース、５はゲ
ート酸化膜、６はゲート、７はフィールド酸化膜であり
、これらの領域によりＮチャネルＭＯＳトランジスタ８
が構成されている。ゲート６には図示していないロジッ
ク部からの２値レベルの論理信号（略高電位電源電圧で
ある“Ｈｏ“レベル、略低電位電源電圧である°“Ｌ
ＩＩレベル）が入力端子１９を介して供給され、ドレイ
ン３には高電位電源電圧Ｖｎｎ（例えば＋５■）が印加
され、ソース４（出力端子２０）から出力が取り出され
る。なお、出力端子２０は、出力が取り出されるライン
を介してウェル２に接続され、従って、バックゲートも
接続される形となっている。また、基板１は高電位電源
電圧Ｖ。に保たれている。よって、この“Ｈ＋＋レベル
駆動用出力のＮチャネルＭＯ３Ｉ−ランジスタ８はゲー
ト６に印加された入力信号によりオン／オフし、ソース
４をＨ”レベルにプルアップしたり、プルアンプを停止
たりして外部のデバイスに信号を出力する。
ンジスタの断面図、同図（ｂ）は回路図である。図にお
いて、１はＮ型の基板、２はＰ＋型層のウェル、３はＮ
′″型層のドレイン、４はＮ′″型層のソース、５はゲ
ート酸化膜、６はゲート、７はフィールド酸化膜であり
、これらの領域によりＮチャネルＭＯＳトランジスタ８
が構成されている。ゲート６には図示していないロジッ
ク部からの２値レベルの論理信号（略高電位電源電圧で
ある“Ｈｏ“レベル、略低電位電源電圧である°“Ｌ
ＩＩレベル）が入力端子１９を介して供給され、ドレイ
ン３には高電位電源電圧Ｖｎｎ（例えば＋５■）が印加
され、ソース４（出力端子２０）から出力が取り出され
る。なお、出力端子２０は、出力が取り出されるライン
を介してウェル２に接続され、従って、バックゲートも
接続される形となっている。また、基板１は高電位電源
電圧Ｖ。に保たれている。よって、この“Ｈ＋＋レベル
駆動用出力のＮチャネルＭＯ３Ｉ−ランジスタ８はゲー
ト６に印加された入力信号によりオン／オフし、ソース
４をＨ”レベルにプルアップしたり、プルアンプを停止
たりして外部のデバイスに信号を出力する。
しかしながら、このような従来の半導体集積回路装置に
あっては、Ｃ−ＭＯＳデバイスの構成上、半導体集積回
路装置の電源が切断された状態、つまり、ＮチャネルＭ
ＯＳトランジスタ８の高電位電源電圧■Ｄつに電圧が加
えられていない状態のときに、１１０部の出力端子２０
（ソース４に接続されるラインに相当）に電圧が加えら
れた場合、第３図（ａ）に示すようにウェル２と基板１
との間でＰ−Ｎ接合が形成されて図中矢印で示すような
電流パスが生じてリーク電流が流れるという問題点があ
った。このようなリーク電流は複数のデバイスの出力端
子が接続されたバス等の信号線において、終端抵抗が接
続された信号線の電圧降下を引き起こし、信号線に接続
された複数のデバイスの誤動作等の悪影響があるので防
止するのが望ましい。
あっては、Ｃ−ＭＯＳデバイスの構成上、半導体集積回
路装置の電源が切断された状態、つまり、ＮチャネルＭ
ＯＳトランジスタ８の高電位電源電圧■Ｄつに電圧が加
えられていない状態のときに、１１０部の出力端子２０
（ソース４に接続されるラインに相当）に電圧が加えら
れた場合、第３図（ａ）に示すようにウェル２と基板１
との間でＰ−Ｎ接合が形成されて図中矢印で示すような
電流パスが生じてリーク電流が流れるという問題点があ
った。このようなリーク電流は複数のデバイスの出力端
子が接続されたバス等の信号線において、終端抵抗が接
続された信号線の電圧降下を引き起こし、信号線に接続
された複数のデバイスの誤動作等の悪影響があるので防
止するのが望ましい。
以上は、“Ｈ”レベル駆動用出力がＮチャネルＭＯＳト
ランジスタ８であるときの例であるが、第４図に示すよ
うにＰチャネルＭＯＳトランジスタ１１のときにもリー
ク電流が発生する。すなわち、第４図（ａ）はＰチャネ
ルＭＯＳトランジスタ１１の断面図、第４図（ｂ）はそ
の回路図であり、図中、１２はＮ型の基板、１３はＰ゛
型層ソース、１４はＮ゛型層ドレイン、１５はゲート酸
化膜、１６はゲート、１７はフィールド酸化膜である。
ランジスタ８であるときの例であるが、第４図に示すよ
うにＰチャネルＭＯＳトランジスタ１１のときにもリー
ク電流が発生する。すなわち、第４図（ａ）はＰチャネ
ルＭＯＳトランジスタ１１の断面図、第４図（ｂ）はそ
の回路図であり、図中、１２はＮ型の基板、１３はＰ゛
型層ソース、１４はＮ゛型層ドレイン、１５はゲート酸
化膜、１６はゲート、１７はフィールド酸化膜である。
ソースＩ３及び基板１２には高電位電源電圧■、。が供
給され、従ってハックゲートには高電位電源電圧■。が
印加される。高電位電源電圧ＶＤＤの供給を停止してい
るとき出力端子２０に正側の電圧がかかっていると、ド
レイン１４と基板１２との間でＰＮ接合が形成され、図
中矢印で示すようにリーク電流が流れる。
給され、従ってハックゲートには高電位電源電圧■。が
印加される。高電位電源電圧ＶＤＤの供給を停止してい
るとき出力端子２０に正側の電圧がかかっていると、ド
レイン１４と基板１２との間でＰＮ接合が形成され、図
中矢印で示すようにリーク電流が流れる。
そこで、本発明は、高電位電源電圧Ｖ０の供給を停止し
ている場合、つまり動作電源停止時に１１０部の出力端
子に電圧が印加されている場合であっても、１１０部の
内部におけるリーク電流を防止することのできる半導体
集積回路装置を提供することを目的としている。
ている場合、つまり動作電源停止時に１１０部の出力端
子に電圧が印加されている場合であっても、１１０部の
内部におけるリーク電流を防止することのできる半導体
集積回路装置を提供することを目的としている。
本発明の目的は、入力端子がゲートに接続され、ソース
及びドレインのいずれか一方が高電位側電源線に接続さ
れた駆動用のＭＯＳトランジスタと、出力端子がソース
に接続され、ゲートが前記高電位側電源線に接続され、
トレインが前記駆動用のＭＯＳトランジスタのソース及
びドレインのうちの他方に接続され、且つハックゲート
が低電位側電源線に接続されたＮチャネル型トランジス
タとを有することで達成される。
及びドレインのいずれか一方が高電位側電源線に接続さ
れた駆動用のＭＯＳトランジスタと、出力端子がソース
に接続され、ゲートが前記高電位側電源線に接続され、
トレインが前記駆動用のＭＯＳトランジスタのソース及
びドレインのうちの他方に接続され、且つハックゲート
が低電位側電源線に接続されたＮチャネル型トランジス
タとを有することで達成される。
（作用〕
本発明では、“Ｈ′”レベル駆動用出力のＭＯＳトラン
ジスタからの出力を、Ｎチャネル型トランジスタを介し
て出力するようにしている。このＮチャネル型トランジ
スタは、動作電源電圧の印加が停止された状態において
、出力端子から正の電圧が印加されてもオフしている。
ジスタからの出力を、Ｎチャネル型トランジスタを介し
て出力するようにしている。このＮチャネル型トランジ
スタは、動作電源電圧の印加が停止された状態において
、出力端子から正の電圧が印加されてもオフしている。
よって、出力端子からの正の電圧からＰチャネル型トラ
ンジスタは完全に遮断されているため、リーク電流は流
れなくなる。
ンジスタは完全に遮断されているため、リーク電流は流
れなくなる。
［実施例］
以下、本発明を図面に基づいて説明する。
第１図は本発明に係る半導体集積回路装置の一実施例を
示す図である。第１図（ａ）は１１０部の主要部の断面
図、同図（ｂ）は１１０部の回路図である。これらの図
において、２１はＮ型の基板、２３はＰ゛型層ソース、
２４はＰ゛型層ドレイン、２５はゲート酸化膜、２６は
ゲート、２７はフィールド酸化膜であり、これらにより
スリーステート出力のＰチャネルＭＯ３トランジスタ２
８が構成されている。また、２９はＰ゛型層ウェル、３
０はＮ３型層のドレイン、３１はＮ°型層のソース、３
２はゲート酸化膜、３３はゲートであり、これらにより
リーク防止用のＮチャネルＭＯＳトランジスタ３４が構
成されている。
示す図である。第１図（ａ）は１１０部の主要部の断面
図、同図（ｂ）は１１０部の回路図である。これらの図
において、２１はＮ型の基板、２３はＰ゛型層ソース、
２４はＰ゛型層ドレイン、２５はゲート酸化膜、２６は
ゲート、２７はフィールド酸化膜であり、これらにより
スリーステート出力のＰチャネルＭＯ３トランジスタ２
８が構成されている。また、２９はＰ゛型層ウェル、３
０はＮ３型層のドレイン、３１はＮ°型層のソース、３
２はゲート酸化膜、３３はゲートであり、これらにより
リーク防止用のＮチャネルＭＯＳトランジスタ３４が構
成されている。
３５は論理演算を行うロジック部で、ロジ・ツタ部の演
算結果に対応する信号は入力端子１９を介してＰチャネ
ルＭＯ３トランジスタ２８のゲート２６に供給される。
算結果に対応する信号は入力端子１９を介してＰチャネ
ルＭＯ３トランジスタ２８のゲート２６に供給される。
また、ＰチャネルＭＯ３トランジスタ２８のソース２３
には高電位電源線から電圧ＶＤわが供給され、ドレイン
２４はＮチャネルＭＯＳトランジスタ３４のドレイン３
０に接続される。
には高電位電源線から電圧ＶＤわが供給され、ドレイン
２４はＮチャネルＭＯＳトランジスタ３４のドレイン３
０に接続される。
リーク防止用のＮチャネルＭＯＳトランジスタ３４は、
ＰチャネルＭＯ３トランジスタ２８と出力端子２０との
間に接続され、そのゲート３３は高電位電源線に接続さ
れ、ウェル２９（ハックゲート３６に相当）は接地ＶＳ
Ｓに接続されている。
ＰチャネルＭＯ３トランジスタ２８と出力端子２０との
間に接続され、そのゲート３３は高電位電源線に接続さ
れ、ウェル２９（ハックゲート３６に相当）は接地ＶＳ
Ｓに接続されている。
よって、ＮチャネルＭＯＳトランジスタ３４は、高電位
電源線に電源電圧が印加されているときには常にオンし
ているので、ＰチャネルＭＯ３トランジスタ２８のドレ
イン２４の電位を出力端子２０に直接伝える。
電源線に電源電圧が印加されているときには常にオンし
ているので、ＰチャネルＭＯ３トランジスタ２８のドレ
イン２４の電位を出力端子２０に直接伝える。
このような回路において、高電位電源線に電源電圧が印
加されているとき、ＰチャネルＭＯ３トランジスタ２８
はロジック部からゲート２６に“Ｌ“レベルの信号が加
わると、オンして略電源電圧の゛Ｈ゛レベルがＮチャネ
ルＭＯＳトランジスタ３４のドレイン３０に印加され、
ＮチャネルＭＯＳトランジスタ３４のドレイン３０、ソ
ース３工を介して出力端子２０にＨ“レベルを出力する
。入力端子１９に°゛Ｈ°゛Ｈ°゛レヘル加わると、Ｐ
チャネルＭＯ３トランジスタ２８はオフして出力端子２
０に“Ｌ”レベルを出力する。
加されているとき、ＰチャネルＭＯ３トランジスタ２８
はロジック部からゲート２６に“Ｌ“レベルの信号が加
わると、オンして略電源電圧の゛Ｈ゛レベルがＮチャネ
ルＭＯＳトランジスタ３４のドレイン３０に印加され、
ＮチャネルＭＯＳトランジスタ３４のドレイン３０、ソ
ース３工を介して出力端子２０にＨ“レベルを出力する
。入力端子１９に°゛Ｈ°゛Ｈ°゛レヘル加わると、Ｐ
チャネルＭＯ３トランジスタ２８はオフして出力端子２
０に“Ｌ”レベルを出力する。
一方、動作電源の供給が停止されている場合には、出力
端子３６に外部から（例えば、後段のデバイスから）正
の電圧が印加されても、ＮチャネルＭＯＳトランジスタ
３４のゲート３３には電圧が印加されていないからＮチ
ャネルＭＯＳトランジスタ３４がオフして、前記正の電
圧はＰチャネルＭＯ３トランジスタ２８のドレイン２４
には伝わらない。よって、” Ｈ”レベル駆動用出力の
ＰチャネルＭＯ３トランジスタ２８は出力端子２０から
分離されたこととなり、ドレイン２４と基板２１間のＰ
−Ｎ接合にはリーク電流は流れない。
端子３６に外部から（例えば、後段のデバイスから）正
の電圧が印加されても、ＮチャネルＭＯＳトランジスタ
３４のゲート３３には電圧が印加されていないからＮチ
ャネルＭＯＳトランジスタ３４がオフして、前記正の電
圧はＰチャネルＭＯ３トランジスタ２８のドレイン２４
には伝わらない。よって、” Ｈ”レベル駆動用出力の
ＰチャネルＭＯ３トランジスタ２８は出力端子２０から
分離されたこととなり、ドレイン２４と基板２１間のＰ
−Ｎ接合にはリーク電流は流れない。
また、ＮチャネルＭＯＳトランジスタ３４においても、
ハックゲート３６が接地ＶＳＳされているから、ソース
３１とウェル２９間のＰ−Ｎ接合、及びウェル２９と基
板２１間のＰ−Ｎ接合は共に逆方向にバイアスされるた
め、これらのＰ−Ｎ接合を介してもリーク電流は流れな
い。
ハックゲート３６が接地ＶＳＳされているから、ソース
３１とウェル２９間のＰ−Ｎ接合、及びウェル２９と基
板２１間のＰ−Ｎ接合は共に逆方向にバイアスされるた
め、これらのＰ−Ｎ接合を介してもリーク電流は流れな
い。
従って、１１０部におけるリーク電流を防止することが
でき、リーク電流に起因する誤動作の悪影響を防止する
ことができる。
でき、リーク電流に起因する誤動作の悪影響を防止する
ことができる。
次に、第２図にその他の実施例を示す。図中、４１はＰ
型の基板、４２はＮ３型層のウェル、４８はＰチャネル
ＭＯ３トランジスタ、４４はＮチャネルＭＯＳトランジ
スタである。なお、第１図（ａ）と同じ構成については
同じ符号を付けである。
型の基板、４２はＮ３型層のウェル、４８はＰチャネル
ＭＯ３トランジスタ、４４はＮチャネルＭＯＳトランジ
スタである。なお、第１図（ａ）と同じ構成については
同じ符号を付けである。
上述の第１回の半導体集積回路装置と第２図の半導体集
積回路装置との構成が相違している点は、“°Ｈ゛ルベ
ル駆動用出力のＰチャネルＭＯ３トランジスタ４８とリ
ーク防止用のＮチャネルＭＯＳトランジスタ４４がＰ型
の基板４１上に形成されている点、基板４１が低電位電
圧（接地ｖ、８）によってバイアスされてる点、Ｐチャ
ネルＭＯＳトランジスタ４８がウェル４２内に形成され
ている点、ＮチャネルＭＯ３トランジスタ４４にＰ′″
型層のウェルが形成されていない点である。
積回路装置との構成が相違している点は、“°Ｈ゛ルベ
ル駆動用出力のＰチャネルＭＯ３トランジスタ４８とリ
ーク防止用のＮチャネルＭＯＳトランジスタ４４がＰ型
の基板４１上に形成されている点、基板４１が低電位電
圧（接地ｖ、８）によってバイアスされてる点、Ｐチャ
ネルＭＯＳトランジスタ４８がウェル４２内に形成され
ている点、ＮチャネルＭＯ３トランジスタ４４にＰ′″
型層のウェルが形成されていない点である。
このような第２図の１１０部の回路において、高電位電
源線に高電位の電源電圧ＶＤＤが加わっているとき、リ
ーク防止用のＮチャネルＭＯ３トランジスタ４４は常に
オンしているから、ＰチャネルＭＯ３トランジスタ４８
はロジック部３５からの出力信号に応答して動作し、Ｎ
チャネルＭＯＳトランジスタ４４を介してその出力を出
力端子２０に出力する。
源線に高電位の電源電圧ＶＤＤが加わっているとき、リ
ーク防止用のＮチャネルＭＯ３トランジスタ４４は常に
オンしているから、ＰチャネルＭＯ３トランジスタ４８
はロジック部３５からの出力信号に応答して動作し、Ｎ
チャネルＭＯＳトランジスタ４４を介してその出力を出
力端子２０に出力する。
一方、動作電源の供給が停止されている場合、出力端子
２０に外部から正の電圧が印加されたとしても、Ｎチャ
ネルＭＯ３トランジスタ４４は第１図（ａ）の実施例と
同様に機能してオフとなっているため、ＰチャネルＭＯ
３トランジスタ４８は出力端子２０との接続から分離さ
れた形となる。
２０に外部から正の電圧が印加されたとしても、Ｎチャ
ネルＭＯ３トランジスタ４４は第１図（ａ）の実施例と
同様に機能してオフとなっているため、ＰチャネルＭＯ
３トランジスタ４８は出力端子２０との接続から分離さ
れた形となる。
よって、本発明が問題としている“Ｈ゛レベル駆動用出
力のＰチャネルＭＯ３トランジスタのドレイン２４と基
板４１間のＰ−Ｎ接合にはリーク電流は流れない。また
、ＮチャネルＭＯＳトランジスタ３４のソース３１と基
板２１間のＰ−Ｎ接合が逆方向にバイアスされるため、
リーク防止用のＮチャネルＭＯ３トランジスタ４４にも
リーク電流は流れない。
力のＰチャネルＭＯ３トランジスタのドレイン２４と基
板４１間のＰ−Ｎ接合にはリーク電流は流れない。また
、ＮチャネルＭＯＳトランジスタ３４のソース３１と基
板２１間のＰ−Ｎ接合が逆方向にバイアスされるため、
リーク防止用のＮチャネルＭＯ３トランジスタ４４にも
リーク電流は流れない。
このように、Ｐ型の基板４１上に第１図（ｂ）の回路を
形成しても、１１０部におけるリーク電流を防止するこ
とができ、リーク電流に起因する誤動作の悪影響を防止
することができる。
形成しても、１１０部におけるリーク電流を防止するこ
とができ、リーク電流に起因する誤動作の悪影響を防止
することができる。
なお、上述の実施例では、“Ｈ゛レベル駆動用出力のＭ
ＯＳトランジスタがＰチャネルＭＯ３トランジスタであ
る例を示して説明してきたが、これはＮチャネルＭＯ３
トランジスタであってもよい。この場合はゲートに印加
する電源をＰチャネルの場合と逆に設定する。
ＯＳトランジスタがＰチャネルＭＯ３トランジスタであ
る例を示して説明してきたが、これはＮチャネルＭＯ３
トランジスタであってもよい。この場合はゲートに印加
する電源をＰチャネルの場合と逆に設定する。
以上のように、本発明によれば、動作電源停止時に１１
０部の出力端子に電圧が印加されている様な場合であっ
ても、Ｉ１０部内部におけるリーク電流の発生に起因す
る誤動作等の影響を防止することができる。
０部の出力端子に電圧が印加されている様な場合であっ
ても、Ｉ１０部内部におけるリーク電流の発生に起因す
る誤動作等の影響を防止することができる。
第１図は本発明に係る半導体集積回路装置の一実施例を
示す図であり、 第１図（ａ）は１１０部の主要部の断面図、第１図（ｂ
）は１１０部の回路図、 第２図は本発明に係るその他の一実施例を示す図 第３図、第４図は従来の１１０部を示す図である。 図において、ｌ、１２．２１はＮ型の基板、４１はＰ型
の基板、４２はＮ゛型層ウェル、２゜２９はＰ゛型層ウ
ェル、４，３１はＮ゛型層ソース、３，１４．３０はＮ
°型層のドレイン、１３．２３はＰ゛型層ソース、２４
はＰ゛型層ドレイン、６，１６，２６．３３はゲート、
８゜３４．４４はＮチャネルＭＯ３トランジスタ、１１
．２８．４８はＰチャネルＭＯ３Ｉ−ランジスタ、５．
１５，２５．３２はゲート酸化膜、７，１７゜２７はフ
ィールド酸化膜、３５はロジック部、３６．３７はハッ
クゲート、１９は入力端子、２０は出力端子である。 ＶＤＤ 木釣明の一大猜例図 ＶＤＤ ＶＤＤ 従来のＩ１０部Σ余’１１３ 躬３図 本合明の寸の４大の実グト１図 第２図 Ｖｌ）Ｄ 従来の１１！−のＩ１０Σ示Ｔ図 第４図
示す図であり、 第１図（ａ）は１１０部の主要部の断面図、第１図（ｂ
）は１１０部の回路図、 第２図は本発明に係るその他の一実施例を示す図 第３図、第４図は従来の１１０部を示す図である。 図において、ｌ、１２．２１はＮ型の基板、４１はＰ型
の基板、４２はＮ゛型層ウェル、２゜２９はＰ゛型層ウ
ェル、４，３１はＮ゛型層ソース、３，１４．３０はＮ
°型層のドレイン、１３．２３はＰ゛型層ソース、２４
はＰ゛型層ドレイン、６，１６，２６．３３はゲート、
８゜３４．４４はＮチャネルＭＯ３トランジスタ、１１
．２８．４８はＰチャネルＭＯ３Ｉ−ランジスタ、５．
１５，２５．３２はゲート酸化膜、７，１７゜２７はフ
ィールド酸化膜、３５はロジック部、３６．３７はハッ
クゲート、１９は入力端子、２０は出力端子である。 ＶＤＤ 木釣明の一大猜例図 ＶＤＤ ＶＤＤ 従来のＩ１０部Σ余’１１３ 躬３図 本合明の寸の４大の実グト１図 第２図 Ｖｌ）Ｄ 従来の１１！−のＩ１０Σ示Ｔ図 第４図
Claims (1)
- 【特許請求の範囲】 入力端子（１９）がゲート（２６）に接続され、ソー
ス（２３）及びドレイン（２４）のいずれか一方が高電
位側電源線（Ｖ＿Ｄ＿Ｄ）に接続された駆動用のＭＯＳ
トランジスタ（２８）と、 出力端子（２０）がソース（３１）に接続され、ゲート
（３３）が前記高電位側電源線（Ｖ＿Ｄ＿Ｄ）に接続さ
れ、ドレイン（３０）が前記駆動用のＭＯＳトランジス
タ（２８）のソース（２３）及びドレイン（２４）のう
ちの他方に接続され、且つバックゲート（３６）が低電
位側電源線（Ｖ＿ｓ＿ｓ）に接続されたＮチャネル型ト
ランジスタ（３４）とを有することを特徴とする半導体
集積回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2106085A JPH043974A (ja) | 1990-04-20 | 1990-04-20 | 半導体集積回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2106085A JPH043974A (ja) | 1990-04-20 | 1990-04-20 | 半導体集積回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH043974A true JPH043974A (ja) | 1992-01-08 |
Family
ID=14424720
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2106085A Pending JPH043974A (ja) | 1990-04-20 | 1990-04-20 | 半導体集積回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH043974A (ja) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5514431A (en) * | 1993-12-30 | 1996-05-07 | Dai Nippon Printing Co., Ltd. | Air bag and method for making the air bag |
| US5730310A (en) * | 1993-10-01 | 1998-03-24 | Yoshihara; Hiroshi | Lid opening mechanism system |
| CN113674694A (zh) * | 2021-08-23 | 2021-11-19 | 京东方科技集团股份有限公司 | 显示基板及显示装置 |
-
1990
- 1990-04-20 JP JP2106085A patent/JPH043974A/ja active Pending
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5730310A (en) * | 1993-10-01 | 1998-03-24 | Yoshihara; Hiroshi | Lid opening mechanism system |
| US5514431A (en) * | 1993-12-30 | 1996-05-07 | Dai Nippon Printing Co., Ltd. | Air bag and method for making the air bag |
| CN113674694A (zh) * | 2021-08-23 | 2021-11-19 | 京东方科技集团股份有限公司 | 显示基板及显示装置 |
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