JPH10173499A - 出力ドライバ回路及び半導体装置 - Google Patents
出力ドライバ回路及び半導体装置Info
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- JPH10173499A JPH10173499A JP8329453A JP32945396A JPH10173499A JP H10173499 A JPH10173499 A JP H10173499A JP 8329453 A JP8329453 A JP 8329453A JP 32945396 A JP32945396 A JP 32945396A JP H10173499 A JPH10173499 A JP H10173499A
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- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03K—PULSE TECHNIQUE
- H03K17/00—Electronic switching or gating, i.e. not by contact-making and –breaking
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03K—PULSE TECHNIQUE
- H03K19/00—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits
- H03K19/003—Modifications for increasing the reliability for protection
- H03K19/00315—Modifications for increasing the reliability for protection in field-effect transistor circuits
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- Logic Circuits (AREA)
- Electronic Switches (AREA)
- Semiconductor Integrated Circuits (AREA)
Abstract
(57)【要約】
【課題】出力ドライバ回路用の電源電圧を外部から供給
したり、出力ドライバ回路用の昇圧回路を設けたり、出
力ドライバ回路の出力端に接続されたＭＯＳトランジス
タのゲート酸化膜を厚くしたりする必要をなくする。 【解決手段】電源回路１２１は、電源電位ＶＤＤと出力
端子の電位Ｖｏとのうち高い方の電位に略等しい電位Ｖ
ｗを生成することにより、ｐＭＯＳトランジスタＱｕの
ｎウエルの電位ＶｗをｐＭＯＳトランジスタＱｕのソー
スＳ及びドレインＤの電位以上にする。電源回路１２２
は、Ｖｏ＜ＶＤＤのとき、ＶＤＤ−Ｖthに略等しい電位
Ｖｓを生成し、Ｖｏ＞ＶＤＤのとき、オフになって出力
端子ＯＵＴからｐＭＯＳトランジスタＱｕを通り電源電
位ＶＤＤへ電流が流れるのを防止している。ここにＶth
は、ＭＯＳトランジスタの敷居電圧である。
したり、出力ドライバ回路用の昇圧回路を設けたり、出
力ドライバ回路の出力端に接続されたＭＯＳトランジス
タのゲート酸化膜を厚くしたりする必要をなくする。 【解決手段】電源回路１２１は、電源電位ＶＤＤと出力
端子の電位Ｖｏとのうち高い方の電位に略等しい電位Ｖ
ｗを生成することにより、ｐＭＯＳトランジスタＱｕの
ｎウエルの電位ＶｗをｐＭＯＳトランジスタＱｕのソー
スＳ及びドレインＤの電位以上にする。電源回路１２２
は、Ｖｏ＜ＶＤＤのとき、ＶＤＤ−Ｖthに略等しい電位
Ｖｓを生成し、Ｖｏ＞ＶＤＤのとき、オフになって出力
端子ＯＵＴからｐＭＯＳトランジスタＱｕを通り電源電
位ＶＤＤへ電流が流れるのを防止している。ここにＶth
は、ＭＯＳトランジスタの敷居電圧である。
Description
【０００１】
【発明の属する技術分野】本発明は、出力ドライバ回路
及びこれを備えた半導体装置に関する。
及びこれを備えた半導体装置に関する。
【０００２】
【従来の技術】半導体集積回路の大規模化及び回路素子
の微細化に伴い、電源電圧の低圧化及び多ピン化が行わ
れ、複数の半導体装置間が接続された装置では複数の電
源電圧が必要になっている。図４は、従来の出力ドライ
バ回路及びその周辺部を示す。
の微細化に伴い、電源電圧の低圧化及び多ピン化が行わ
れ、複数の半導体装置間が接続された装置では複数の電
源電圧が必要になっている。図４は、従来の出力ドライ
バ回路及びその周辺部を示す。
【０００３】半導体装置１０と半導体装置２０との間
は、双方向バスライン３０で接続されている。半導体装
置１０内では、その出力段に、プリドライバ回路１１の
出力信号Ｓ１及びＳ２で動作する出力ドライバ回路１２
が形成されている。出力ドライバ回路１２は、ｐＭＯＳ
トランジスタＱｕのソースＳ及びドレインＤがそれぞれ
電源電位ＶＤＤの配線及び出力端子ＯＵＴに接続され、
ｎＭＯＳトランジスタＱｄのソースＳ及びドレインＤが
それぞれ基準電位ＶＳＳの配線及び出力端子ＯＵＴに接
続されている。例えば、半導体装置１０は３．３Ｖで動
作し、半導体装置２０は５．０Ｖで動作し、ＶＤＤ＝
３．３Ｖ、ＶＳＳ＝０Ｖである。
は、双方向バスライン３０で接続されている。半導体装
置１０内では、その出力段に、プリドライバ回路１１の
出力信号Ｓ１及びＳ２で動作する出力ドライバ回路１２
が形成されている。出力ドライバ回路１２は、ｐＭＯＳ
トランジスタＱｕのソースＳ及びドレインＤがそれぞれ
電源電位ＶＤＤの配線及び出力端子ＯＵＴに接続され、
ｎＭＯＳトランジスタＱｄのソースＳ及びドレインＤが
それぞれ基準電位ＶＳＳの配線及び出力端子ＯＵＴに接
続されている。例えば、半導体装置１０は３．３Ｖで動
作し、半導体装置２０は５．０Ｖで動作し、ＶＤＤ＝
３．３Ｖ、ＶＳＳ＝０Ｖである。
【０００４】半導体装置２０から双方向バスライン３０
に信号が出力されているとき、出力ドライバ回路１２の
出力をハイインピーダンス状態にするために信号Ｓ１及
びＳ２がそれぞれ高レベル及び低レベルにされる。
に信号が出力されているとき、出力ドライバ回路１２の
出力をハイインピーダンス状態にするために信号Ｓ１及
びＳ２がそれぞれ高レベル及び低レベルにされる。
【０００５】
【発明が解決しようとする課題】しかし、出力端子ＯＵ
Ｔが５Ｖのとき、ｐＭＯＳトランジスタＱｕのドレイン
Ｄとｎウエルとのｐｎ接合ダイオードに順方向電流が流
れ、ｐＭＯＳトランジスタＱｕを通って電源電位ＶＤＤ
へ電流が流れ、電源電位ＶＤＤの電位が５Ｖ近くまで上
昇する。これにより、電源電位ＶＤＤに接続された回
路、特に不図示の入力バッファ回路が誤動作する原因と
なったり、高い電圧ストレスにより劣化が速く進んで信
頼性が低下したりする。
Ｔが５Ｖのとき、ｐＭＯＳトランジスタＱｕのドレイン
Ｄとｎウエルとのｐｎ接合ダイオードに順方向電流が流
れ、ｐＭＯＳトランジスタＱｕを通って電源電位ＶＤＤ
へ電流が流れ、電源電位ＶＤＤの電位が５Ｖ近くまで上
昇する。これにより、電源電位ＶＤＤに接続された回
路、特に不図示の入力バッファ回路が誤動作する原因と
なったり、高い電圧ストレスにより劣化が速く進んで信
頼性が低下したりする。
【０００６】この劣化を防止するために、半導体装置１
０内の双方向バスライン３０に接続されるＭＯＳトラン
ジスタのゲート酸化膜を他のそれよりも厚くすると、製
造工程数が増加してコスト高になる。ｐＭＯＳトランジ
スタＱｕに電流が逆流するのを防止するため、電源電位
ＶＤＤとして５Ｖを用いると、プリドライバ回路１１と
出力ドライバ回路１２との間にインターフェイス回路が
必要になる。さらに、５Ｖ電源電圧を半導体装置１０の
外部から供給するように構成した場合には、半導体装置
１０の信号入出力のピン数が制限されて多ピン化の要求
に反する。この要求を満たすために半導体装置１０内に
出力ドライバ回路１２用の昇圧回路を備えた場合には、
回路１２の駆動能力が比較的大きいので昇圧回路の占有
面積が比較的広くなり、半導体装置１０の回路の高集積
化が妨げられる。
０内の双方向バスライン３０に接続されるＭＯＳトラン
ジスタのゲート酸化膜を他のそれよりも厚くすると、製
造工程数が増加してコスト高になる。ｐＭＯＳトランジ
スタＱｕに電流が逆流するのを防止するため、電源電位
ＶＤＤとして５Ｖを用いると、プリドライバ回路１１と
出力ドライバ回路１２との間にインターフェイス回路が
必要になる。さらに、５Ｖ電源電圧を半導体装置１０の
外部から供給するように構成した場合には、半導体装置
１０の信号入出力のピン数が制限されて多ピン化の要求
に反する。この要求を満たすために半導体装置１０内に
出力ドライバ回路１２用の昇圧回路を備えた場合には、
回路１２の駆動能力が比較的大きいので昇圧回路の占有
面積が比較的広くなり、半導体装置１０の回路の高集積
化が妨げられる。
【０００７】本発明の目的は、このような問題点に鑑
み、出力ドライバ回路用の電源電圧を外部から供給した
り、出力ドライバ回路用の昇圧回路を設けたり、出力ド
ライバ回路の出力端に接続されたＭＯＳトランジスタの
ゲート酸化膜を厚くしたりする必要がない出力ドライバ
回路及び半導体装置を提供することにある。
み、出力ドライバ回路用の電源電圧を外部から供給した
り、出力ドライバ回路用の昇圧回路を設けたり、出力ド
ライバ回路の出力端に接続されたＭＯＳトランジスタの
ゲート酸化膜を厚くしたりする必要がない出力ドライバ
回路及び半導体装置を提供することにある。
【０００８】
【課題を解決するための手段及びその作用効果】第１発
明では、第１電源電位ＶＤＤが供給される第１配線と該
第１電源電位ＶＤＤより低い第２電源電位ＶＳＳが供給
される第２配線との間に、ｎウエル内に形成されたプル
アップ用ｐＭＯＳトランジスタと、プルダウン用ｎＭＯ
Ｓトランジスタとが、両ＭＯＳトランジスタのドレイン
を共通にして直列接続され、該ドレインが出力端子に接
続された出力ドライバ回路において、該第１電源電位Ｖ
ＤＤと該出力端子の電位Ｖｏとに基づいて、該第１電源
電位ＶＤＤと該出力端子の電位Ｖｏのうち高い方の電位
に略等しい電位をｎウエル電位Ｖｗとして生成し、該ｎ
ウエル電位Ｖｗを該ｎウエルに供給する第１電源回路
と、該第１配線と該プルアップ用ｐＭＯＳトランジスタ
のソースとの間に接続された高圧カット用スイッチ素子
と、Ｖｏ＞ＶＤＤの場合に該高圧カット用スイッチ素子
をオフにし、Ｖｏ＜ＶＤＤの場合に該高圧カット用スイ
ッチ素子をオンにするスイッチ制御回路とを備えた第２
電源回路と、を有する。
明では、第１電源電位ＶＤＤが供給される第１配線と該
第１電源電位ＶＤＤより低い第２電源電位ＶＳＳが供給
される第２配線との間に、ｎウエル内に形成されたプル
アップ用ｐＭＯＳトランジスタと、プルダウン用ｎＭＯ
Ｓトランジスタとが、両ＭＯＳトランジスタのドレイン
を共通にして直列接続され、該ドレインが出力端子に接
続された出力ドライバ回路において、該第１電源電位Ｖ
ＤＤと該出力端子の電位Ｖｏとに基づいて、該第１電源
電位ＶＤＤと該出力端子の電位Ｖｏのうち高い方の電位
に略等しい電位をｎウエル電位Ｖｗとして生成し、該ｎ
ウエル電位Ｖｗを該ｎウエルに供給する第１電源回路
と、該第１配線と該プルアップ用ｐＭＯＳトランジスタ
のソースとの間に接続された高圧カット用スイッチ素子
と、Ｖｏ＞ＶＤＤの場合に該高圧カット用スイッチ素子
をオフにし、Ｖｏ＜ＶＤＤの場合に該高圧カット用スイ
ッチ素子をオンにするスイッチ制御回路とを備えた第２
電源回路と、を有する。
【０００９】この第１発明によれば、第１電源回路によ
り、プルアップ用ｐＭＯＳトランジスタのｎウエル電位
Ｖｗがプルアップ用ｐＭＯＳトランジスタのソースＳ及
びドレインＤの電位以上になるので、出力端子に第１電
源電位ＶＤＤより高い電位Ｖｏが印加されても、このｎ
ウエルとプルアップ用ｐＭＯＳトランジスタのソースＳ
及びドレインＤとの間の両ｐｎ接合のいずれにも順方向
電圧が印加されない。また、第２電源回路により、Ｖｏ
＞ＶＤＤのときに出力端子ＯＵＴからプルアップ用ｐＭ
ＯＳトランジスタを通って第１電源電位ＶＤＤへ電流が
流れるのが防止される。
り、プルアップ用ｐＭＯＳトランジスタのｎウエル電位
Ｖｗがプルアップ用ｐＭＯＳトランジスタのソースＳ及
びドレインＤの電位以上になるので、出力端子に第１電
源電位ＶＤＤより高い電位Ｖｏが印加されても、このｎ
ウエルとプルアップ用ｐＭＯＳトランジスタのソースＳ
及びドレインＤとの間の両ｐｎ接合のいずれにも順方向
電圧が印加されない。また、第２電源回路により、Ｖｏ
＞ＶＤＤのときに出力端子ＯＵＴからプルアップ用ｐＭ
ＯＳトランジスタを通って第１電源電位ＶＤＤへ電流が
流れるのが防止される。
【００１０】したがって、出力ドライバ回路用の電源電
圧を外部から供給したり、出力ドライバ回路用の昇圧回
路を設けたり、出力ドライバ回路の出力端に接続された
ＭＯＳトランジスタのゲート酸化膜を厚くしたりする必
要がないという効果を奏する。第１発明の第１態様で
は、上記第１電源回路は、上記第１配線と上記ｎウエル
との間に接続され、制御入力端に上記出力端の電位Ｖｏ
が供給され、Ｖｏ＞ＶＤＤのときにオフになりＶｏ＜Ｖ
ＤＤのときにオンになる第１スイッチ素子と、該出力端
と該ｎウエルとの間に接続され、制御入力端に上記第１
第１電源電位ＶＤＤが供給され、Ｖｏ＞ＶＤＤのときに
オンになりＶｏ＜ＶＤＤのときにオフになる第２スイッ
チ素子と、を有する。
圧を外部から供給したり、出力ドライバ回路用の昇圧回
路を設けたり、出力ドライバ回路の出力端に接続された
ＭＯＳトランジスタのゲート酸化膜を厚くしたりする必
要がないという効果を奏する。第１発明の第１態様で
は、上記第１電源回路は、上記第１配線と上記ｎウエル
との間に接続され、制御入力端に上記出力端の電位Ｖｏ
が供給され、Ｖｏ＞ＶＤＤのときにオフになりＶｏ＜Ｖ
ＤＤのときにオンになる第１スイッチ素子と、該出力端
と該ｎウエルとの間に接続され、制御入力端に上記第１
第１電源電位ＶＤＤが供給され、Ｖｏ＞ＶＤＤのときに
オンになりＶｏ＜ＶＤＤのときにオフになる第２スイッ
チ素子と、を有する。
【００１１】この第１態様によれば、第１電源電位ＶＤ
Ｄと出力端子の電位Ｖｏとのうち高い方の電位に略等し
い電位がｎウエル電位Ｖｗとして該ｎウエルに供給され
る。第１発明の第２態様では、上記第１スイッチ素子
は、そのｎウエルに上記ウエル電位Ｖｗが供給される第
１ｐＭＯＳトランジスタであり、上記第２スイッチ素子
は、そのｎウエルに該ウエル電位Ｖｗが供給される第２
ｐＭＯＳトランジスタである。
Ｄと出力端子の電位Ｖｏとのうち高い方の電位に略等し
い電位がｎウエル電位Ｖｗとして該ｎウエルに供給され
る。第１発明の第２態様では、上記第１スイッチ素子
は、そのｎウエルに上記ウエル電位Ｖｗが供給される第
１ｐＭＯＳトランジスタであり、上記第２スイッチ素子
は、そのｎウエルに該ウエル電位Ｖｗが供給される第２
ｐＭＯＳトランジスタである。
【００１２】この第２態様によれば、Ｖｏ＞ＶＤＤのと
き、第２ｐＭＯＳトランジスタの、ソースＳとｎウエル
とのｐｎ接合に順方向電圧が印加され、電位Ｖｗは電位
Ｖｏより低い略Ｖｏになる。このとき、第１ｐＭＯＳト
ランジスタはオフになる。Ｖｏ＜ＶＤＤのときには、第
１ｐＭＯＳトランジスタの、ソースＳとｎウエルとのｐ
ｎ接合に順方向電圧が印加され、第１ｐＭＯＳトランジ
スタがオンになり、電位Ｖｗは第１電源電位ＶＤＤより
低い略ＶＤＤになる。このとき、第２ｐＭＯＳトランジ
スタはオフになる。
き、第２ｐＭＯＳトランジスタの、ソースＳとｎウエル
とのｐｎ接合に順方向電圧が印加され、電位Ｖｗは電位
Ｖｏより低い略Ｖｏになる。このとき、第１ｐＭＯＳト
ランジスタはオフになる。Ｖｏ＜ＶＤＤのときには、第
１ｐＭＯＳトランジスタの、ソースＳとｎウエルとのｐ
ｎ接合に順方向電圧が印加され、第１ｐＭＯＳトランジ
スタがオンになり、電位Ｖｗは第１電源電位ＶＤＤより
低い略ＶＤＤになる。このとき、第２ｐＭＯＳトランジ
スタはオフになる。
【００１３】第１発明の第３態様では、上記高圧カット
用スイッチ素子は、そのｎウエルに上記ウエル電位Ｖｗ
が供給され、そのゲートの電位が上記スイッチ制御回路
により制御される第３ｐＭＯＳトランジスタである。第
１発明の第４態様では、上記スイッチ制御回路は、上記
出力端と上記第３ｐＭＯＳトランジスタのゲートとの間
に接続され、Ｖｏ＞ＶＤＤのときにオンになりＶｏ＜Ｖ
ＤＤのときにオンになる第３スイッチ素子と、上記第２
配線と該第３ｐＭＯＳトランジスタのゲートとの間に接
続され、制御信号がアクティブのときにオンになり該制
御信号がインアクティブのときにオフになる第４スイッ
チ素子と、を有する。
用スイッチ素子は、そのｎウエルに上記ウエル電位Ｖｗ
が供給され、そのゲートの電位が上記スイッチ制御回路
により制御される第３ｐＭＯＳトランジスタである。第
１発明の第４態様では、上記スイッチ制御回路は、上記
出力端と上記第３ｐＭＯＳトランジスタのゲートとの間
に接続され、Ｖｏ＞ＶＤＤのときにオンになりＶｏ＜Ｖ
ＤＤのときにオンになる第３スイッチ素子と、上記第２
配線と該第３ｐＭＯＳトランジスタのゲートとの間に接
続され、制御信号がアクティブのときにオンになり該制
御信号がインアクティブのときにオフになる第４スイッ
チ素子と、を有する。
【００１４】この第４態様では、出力ドライバ回路の出
力端から信号を出力する場合に制御信号をアクティブに
して第４スイッチ素子をオンにする。第３スイッチ素子
はオフになっている。したがって、高圧カット用スイッ
チ素子がオンになる。第１発明の第５態様では、上記第
３スイッチ素子は、そのｎウエルに上記ウエル電位Ｖｗ
が供給され、そのゲートに上記第１電源電位が供給され
る第４ＭＯＳトランジスタである。
力端から信号を出力する場合に制御信号をアクティブに
して第４スイッチ素子をオンにする。第３スイッチ素子
はオフになっている。したがって、高圧カット用スイッ
チ素子がオンになる。第１発明の第５態様では、上記第
３スイッチ素子は、そのｎウエルに上記ウエル電位Ｖｗ
が供給され、そのゲートに上記第１電源電位が供給され
る第４ＭＯＳトランジスタである。
【００１５】ｐＭＯＳトランジスタの敷居電圧をＶthp
で表すと、Ｖｏ＞ＶＤＤ＋Ｖthpのときには、第４ｐＭ
ＯＳトランジスタがオンになり、電位Ｖｏが、第４ｐＭ
ＯＳトランジスタを通り第３ｐＭＯＳトランジスタのゲ
ートに、電位Ｖｇとして供給される。電位Ｖｗは、上記
のように略Ｖｏになる。他方、プルアップ用ｐＭＯＳト
ランジスタのゲートに印加される電位は最大でも第１電
源電位ＶＤＤであるので、出力端子ＯＵＴにＶｏ＞ＶＤ
Ｄ＋Ｖthpなる電位Ｖｏが加わると、プルアップ用ｐＭ
ＯＳトランジスタがオンになり、第３ｐＭＯＳトランジ
スタのドレインＤの電位はＶｇに略等くなる。したがっ
て、第３ｐＭＯＳトランジスタがオフになり、第１電源
電位ＶＤＤへ電流が流れるのが防止される。
で表すと、Ｖｏ＞ＶＤＤ＋Ｖthpのときには、第４ｐＭ
ＯＳトランジスタがオンになり、電位Ｖｏが、第４ｐＭ
ＯＳトランジスタを通り第３ｐＭＯＳトランジスタのゲ
ートに、電位Ｖｇとして供給される。電位Ｖｗは、上記
のように略Ｖｏになる。他方、プルアップ用ｐＭＯＳト
ランジスタのゲートに印加される電位は最大でも第１電
源電位ＶＤＤであるので、出力端子ＯＵＴにＶｏ＞ＶＤ
Ｄ＋Ｖthpなる電位Ｖｏが加わると、プルアップ用ｐＭ
ＯＳトランジスタがオンになり、第３ｐＭＯＳトランジ
スタのドレインＤの電位はＶｇに略等くなる。したがっ
て、第３ｐＭＯＳトランジスタがオフになり、第１電源
電位ＶＤＤへ電流が流れるのが防止される。
【００１６】第１発明の第６態様では、上記第４スイッ
チ素子は、そのゲートに上記制御信号が供給される第１
ｎＭＯＳトランジスタを有する。第１発明の第７態様で
は、上記第４スイッチ素子は、そのゲートに、上記第１
ｎＭＯＳトランジスタがオンのときにオンになる第３電
源電位ＶＧＧ、例えば第１電源電位に等しい電位が供給
され、上記第３ｐＭＯＳトランジスタの上記ゲートと上
記第１ｎＭＯＳトランジスタとの間に接続された第２ｎ
ＭＯＳトランジスタ、を有する。
チ素子は、そのゲートに上記制御信号が供給される第１
ｎＭＯＳトランジスタを有する。第１発明の第７態様で
は、上記第４スイッチ素子は、そのゲートに、上記第１
ｎＭＯＳトランジスタがオンのときにオンになる第３電
源電位ＶＧＧ、例えば第１電源電位に等しい電位が供給
され、上記第３ｐＭＯＳトランジスタの上記ゲートと上
記第１ｎＭＯＳトランジスタとの間に接続された第２ｎ
ＭＯＳトランジスタ、を有する。
【００１７】この第７態様によれば、第２ｎＭＯＳトラ
ンジスタのソース電位が略ＶＧＧ−Ｖthnとなるので、
第２ｎＭＯＳトランジスタがない場合に第１ｎＭＯＳト
ランジスタのドレイン・ソース間に高圧が加わって第１
ｎＭＯＳトランジスタの劣化が速められるのが防止され
るという効果を奏する。ここにＶthnは、ｎＭＯＳトラ
ンジスタの敷居電圧である。
ンジスタのソース電位が略ＶＧＧ−Ｖthnとなるので、
第２ｎＭＯＳトランジスタがない場合に第１ｎＭＯＳト
ランジスタのドレイン・ソース間に高圧が加わって第１
ｎＭＯＳトランジスタの劣化が速められるのが防止され
るという効果を奏する。ここにＶthnは、ｎＭＯＳトラ
ンジスタの敷居電圧である。
【００１８】第１発明の第８態様では、ゲートに、上記
プルダウン用ｎＭＯＳトランジスタがオンのときにオン
になる第４電源電位が供給され、該プルダウン用ｎＭＯ
Ｓトランジスタと上記第２配線との間に接続された第３
ｎＭＯＳトランジスタ、を有する。この第８態様によれ
ば、第３ｎＭＯＳトランジスタが上記第２ｎＭＯＳトラ
ンジスタと同様に機能するので、プルダウン用ｎＭＯＳ
トランジスタの劣化が速められるのが防止されるという
効果を奏する。
プルダウン用ｎＭＯＳトランジスタがオンのときにオン
になる第４電源電位が供給され、該プルダウン用ｎＭＯ
Ｓトランジスタと上記第２配線との間に接続された第３
ｎＭＯＳトランジスタ、を有する。この第８態様によれ
ば、第３ｎＭＯＳトランジスタが上記第２ｎＭＯＳトラ
ンジスタと同様に機能するので、プルダウン用ｎＭＯＳ
トランジスタの劣化が速められるのが防止されるという
効果を奏する。
【００１９】第２発明の半導体装置では、上記いずれか
１つの出力ドライバ回路が半導体チップに形成されてい
る。
１つの出力ドライバ回路が半導体チップに形成されてい
る。
【００２０】
【発明の実施の形態】以下、図面に基づいて本発明の実
施形態を説明する。 ［第１実施形態］図１は、図４の出力ドライバ回路１２
を改良した出力ドライバ回路１２Ａ及びその周辺部を示
す。この周辺部は、図４のそれと同一である。
施形態を説明する。 ［第１実施形態］図１は、図４の出力ドライバ回路１２
を改良した出力ドライバ回路１２Ａ及びその周辺部を示
す。この周辺部は、図４のそれと同一である。
【００２１】半導体装置１０Ａと半導体装置２０との間
は、双方向バスライン３０で接続されている。半導体装
置１０Ａ内では、その出力段に、プリドライバ回路１１
の信号Ｓ１及びＳ２で動作する出力ドライバ回路１２Ａ
が形成されている。例えば、半導体装置１０Ａは３．３
Ｖで動作し、半導体装置２０は５．０Ｖで動作し、ＶＤ
Ｄ＝３．３Ｖ、ＶＳＳ＝０Ｖである。プリドライバ回路
１１は、第１電源電位としての電源電位ＶＤＤと第２電
源電位としての基準電位ＶＳＳとの間の電圧で動作し、
また、制御信号としてのイネーブル信号ＥＮの電位は、
高レベル及び低レベルのときそれぞれ略ＶＤＤ及び略Ｖ
ＳＳである。
は、双方向バスライン３０で接続されている。半導体装
置１０Ａ内では、その出力段に、プリドライバ回路１１
の信号Ｓ１及びＳ２で動作する出力ドライバ回路１２Ａ
が形成されている。例えば、半導体装置１０Ａは３．３
Ｖで動作し、半導体装置２０は５．０Ｖで動作し、ＶＤ
Ｄ＝３．３Ｖ、ＶＳＳ＝０Ｖである。プリドライバ回路
１１は、第１電源電位としての電源電位ＶＤＤと第２電
源電位としての基準電位ＶＳＳとの間の電圧で動作し、
また、制御信号としてのイネーブル信号ＥＮの電位は、
高レベル及び低レベルのときそれぞれ略ＶＤＤ及び略Ｖ
ＳＳである。
【００２２】出力ドライバ回路１２Ａでは、プルアップ
用ｐＭＯＳトランジスタＱｕ及びプルダウン用ｎＭＯＳ
トランジスタＱｄの両ドレインＤが半導体装置１０Ａの
出力端子ＯＵＴに接続されている。ｐＭＯＳトランジス
タＱｕは、ｐ形のソースＳとｐ形のドレインＤとがｎウ
エル内に形成されている。ｐＭＯＳトランジスタＱｕの
ｎウエルには、電源回路１２１から電位Ｖｗが供給され
る。電源回路１２１は、電源電位ＶＤＤと出力端子ＯＵ
Ｔの電位Ｖｏとに基づいて、電源電位ＶＤＤ及び電位Ｖ
ｏのうち高い方の電位に略等しい電位Ｖｗを生成する。
これにより、ｐＭＯＳトランジスタＱｕのｎウエルの電
位ＶｗがｐＭＯＳトランジスタＱｕのソースＳ及びドレ
インＤの電位以上になり、ｐＭＯＳトランジスタＱｕの
ウエルとｐＭＯＳトランジスタＱｕのソースＳ及びドレ
インＤとの間の両ｐｎ接合のいずれにも順方向電圧が印
加されない。
用ｐＭＯＳトランジスタＱｕ及びプルダウン用ｎＭＯＳ
トランジスタＱｄの両ドレインＤが半導体装置１０Ａの
出力端子ＯＵＴに接続されている。ｐＭＯＳトランジス
タＱｕは、ｐ形のソースＳとｐ形のドレインＤとがｎウ
エル内に形成されている。ｐＭＯＳトランジスタＱｕの
ｎウエルには、電源回路１２１から電位Ｖｗが供給され
る。電源回路１２１は、電源電位ＶＤＤと出力端子ＯＵ
Ｔの電位Ｖｏとに基づいて、電源電位ＶＤＤ及び電位Ｖ
ｏのうち高い方の電位に略等しい電位Ｖｗを生成する。
これにより、ｐＭＯＳトランジスタＱｕのｎウエルの電
位ＶｗがｐＭＯＳトランジスタＱｕのソースＳ及びドレ
インＤの電位以上になり、ｐＭＯＳトランジスタＱｕの
ウエルとｐＭＯＳトランジスタＱｕのソースＳ及びドレ
インＤとの間の両ｐｎ接合のいずれにも順方向電圧が印
加されない。
【００２３】ｐＭＯＳトランジスタＱｕのソースＳに
は、電源回路１２２から電位Ｖｓが供給される。電源回
路１２２は、電源電位ＶＤＤ、電位Ｖｏ及びイネーブル
信号ＥＮに基づき、イネーブル信号ＥＮが高レベルでＶ
ｏ＜ＶＤＤのとき、ＶＤＤ−Ｖthに略等しい電位Ｖｓを
生成し、イネーブル信号ＥＮが低レベルかつＶｏ＞ＶＤ
Ｄのときオフになる。ここにＶthは、ＭＯＳトランジス
タの敷居電圧であり、０．５〜１Ｖ程度である。後者の
とき、出力端子ＯＵＴからｐＭＯＳトランジスタＱｕを
通って電源電位ＶＤＤへ電流が流れるのが防止される。
は、電源回路１２２から電位Ｖｓが供給される。電源回
路１２２は、電源電位ＶＤＤ、電位Ｖｏ及びイネーブル
信号ＥＮに基づき、イネーブル信号ＥＮが高レベルでＶ
ｏ＜ＶＤＤのとき、ＶＤＤ−Ｖthに略等しい電位Ｖｓを
生成し、イネーブル信号ＥＮが低レベルかつＶｏ＞ＶＤ
Ｄのときオフになる。ここにＶthは、ＭＯＳトランジス
タの敷居電圧であり、０．５〜１Ｖ程度である。後者の
とき、出力端子ＯＵＴからｐＭＯＳトランジスタＱｕを
通って電源電位ＶＤＤへ電流が流れるのが防止される。
【００２４】ｎＭＯＳトランジスタＱｄのソースＳは、
基準電位ＶＳＳに接続されている。電源回路１２１及び
１２２の構成例をそれぞれ図２（Ａ）及び（Ｂ）に示
す。この電源回路１２１は、第１スイッチ素子としての
ｐＭＯＳトランジスタＱｐ１と第２スイッチ素子として
のｐＭＯＳトランジスタＱｐ２とが直列に接続され、ｐ
ＭＯＳトランジスタＱｐ１のソースＳ及びｐＭＯＳトラ
ンジスタＱｐ２のゲートに電源電位ＶＤＤが供給され、
ｐＭＯＳトランジスタＱｐ１のゲート及びｐＭＯＳトラ
ンジスタＱｐ２のソースＳに電位Ｖｏが供給される。共
通に接続されたｐＭＯＳトランジスタＱｐ１とｐＭＯＳ
トランジスタＱｐ２の両ドレインＤの電位Ｖｗは、ｐＭ
ＯＳトランジスタＱｐ１及びＱｐ２のｎウエルに供給さ
れる。
基準電位ＶＳＳに接続されている。電源回路１２１及び
１２２の構成例をそれぞれ図２（Ａ）及び（Ｂ）に示
す。この電源回路１２１は、第１スイッチ素子としての
ｐＭＯＳトランジスタＱｐ１と第２スイッチ素子として
のｐＭＯＳトランジスタＱｐ２とが直列に接続され、ｐ
ＭＯＳトランジスタＱｐ１のソースＳ及びｐＭＯＳトラ
ンジスタＱｐ２のゲートに電源電位ＶＤＤが供給され、
ｐＭＯＳトランジスタＱｐ１のゲート及びｐＭＯＳトラ
ンジスタＱｐ２のソースＳに電位Ｖｏが供給される。共
通に接続されたｐＭＯＳトランジスタＱｐ１とｐＭＯＳ
トランジスタＱｐ２の両ドレインＤの電位Ｖｗは、ｐＭ
ＯＳトランジスタＱｐ１及びＱｐ２のｎウエルに供給さ
れる。
【００２５】Ｖｏ＞ＶＤＤのとき、ｐＭＯＳトランジス
タＱｐ２の、ソースＳとｎウエルとのｐｎ接合に順方向
電圧が印加され、電位Ｖｗは電位Ｖｏより低い略Ｖｏに
なる。このとき、ｐＭＯＳトランジスタＱｐ１はオフに
なる。Ｖｏ＜ＶＤＤのときには、ｐＭＯＳトランジスタ
Ｑｐ１の、ソースＳとｎウエルとのｐｎ接合に順方向電
圧が印加され、ｐＭＯＳトランジスタＱｐ１がオンにな
り、電位Ｖｗは電源電位ＶＤＤより低い略ＶＤＤにな
る。このとき、ｐＭＯＳトランジスタＱｐ２はオフにな
る。
タＱｐ２の、ソースＳとｎウエルとのｐｎ接合に順方向
電圧が印加され、電位Ｖｗは電位Ｖｏより低い略Ｖｏに
なる。このとき、ｐＭＯＳトランジスタＱｐ１はオフに
なる。Ｖｏ＜ＶＤＤのときには、ｐＭＯＳトランジスタ
Ｑｐ１の、ソースＳとｎウエルとのｐｎ接合に順方向電
圧が印加され、ｐＭＯＳトランジスタＱｐ１がオンにな
り、電位Ｖｗは電源電位ＶＤＤより低い略ＶＤＤにな
る。このとき、ｐＭＯＳトランジスタＱｐ２はオフにな
る。
【００２６】図２（Ｂ）の電源回路１２２では、高圧カ
ットオフ用スイッチ素子としてのｐＭＯＳトランジスタ
Ｑｐ３のソースＳ及びゲートにそれぞれ電源電位ＶＤＤ
及び電位Ｖｇが供給され、ｐＭＯＳトランジスタＱｐ３
のドレインＤから電位Ｖｓが取り出される。電位Ｖｏの
配線と基準電位ＶＳＳの配線との間には、ｐＭＯＳトラ
ンジスタＱｐ３に対するスイッチ制御回路が接続されて
いる。
ットオフ用スイッチ素子としてのｐＭＯＳトランジスタ
Ｑｐ３のソースＳ及びゲートにそれぞれ電源電位ＶＤＤ
及び電位Ｖｇが供給され、ｐＭＯＳトランジスタＱｐ３
のドレインＤから電位Ｖｓが取り出される。電位Ｖｏの
配線と基準電位ＶＳＳの配線との間には、ｐＭＯＳトラ
ンジスタＱｐ３に対するスイッチ制御回路が接続されて
いる。
【００２７】このスイッチ制御回路は、第３スイッチ素
子としてのｐＭＯＳトランジスタＱｐ４と、第４スイッ
チ素子としてのｎＭＯＳトランジスタＱｎ２及びｎＭＯ
ＳトランジスタＱｎ１とが直列接続されている。ｐＭＯ
ＳトランジスタＱｐ４、ｎＭＯＳトランジスタＱｎ２及
びＱｎ１のゲートにはそれぞれ、電源電位ＶＤＤ、電源
電位ＶＧＧ及びイネーブル信号ＥＮが供給され、ｐＭＯ
ＳトランジスタＱｐ４及びｎＭＯＳトランジスタＱｎ２
の両ドレインの電位が電位ＶｇとしてｐＭＯＳトランジ
スタＱｐ３のゲートに供給される。ｐＭＯＳトランジス
タＱｐ３及びＱｐ４の各ｎウエルには、電源回路１２１
から出力される電位Ｖｗが供給され、ｎＭＯＳトランジ
スタＱｎ１及びＱｎ２の各ｐウエルには基準電位ＶＳＳ
が供給される。電源電位ＶＧＧは、例えば電源電位ＶＤ
Ｄに等しい。
子としてのｐＭＯＳトランジスタＱｐ４と、第４スイッ
チ素子としてのｎＭＯＳトランジスタＱｎ２及びｎＭＯ
ＳトランジスタＱｎ１とが直列接続されている。ｐＭＯ
ＳトランジスタＱｐ４、ｎＭＯＳトランジスタＱｎ２及
びＱｎ１のゲートにはそれぞれ、電源電位ＶＤＤ、電源
電位ＶＧＧ及びイネーブル信号ＥＮが供給され、ｐＭＯ
ＳトランジスタＱｐ４及びｎＭＯＳトランジスタＱｎ２
の両ドレインの電位が電位ＶｇとしてｐＭＯＳトランジ
スタＱｐ３のゲートに供給される。ｐＭＯＳトランジス
タＱｐ３及びＱｐ４の各ｎウエルには、電源回路１２１
から出力される電位Ｖｗが供給され、ｎＭＯＳトランジ
スタＱｎ１及びＱｎ２の各ｐウエルには基準電位ＶＳＳ
が供給される。電源電位ＶＧＧは、例えば電源電位ＶＤ
Ｄに等しい。
【００２８】（１）半導体装置２０から双方向バスライ
ン３０に信号を出力する場合 この場合、半導体装置１０Ａではイネーブル信号ＥＮが
低レベルにされ、ｎＭＯＳトランジスタＱｎ１がオフに
なる。ｐＭＯＳトランジスタの敷居電圧をＶthpで表す
と、Ｖｏ＞ＶＤＤ＋Ｖthpのときには、ｐＭＯＳトラン
ジスタＱｐ４がオンになり、電位Ｖｏが、ｐＭＯＳトラ
ンジスタＱｐ４を通りｐＭＯＳトランジスタＱｐ３のゲ
ートに、電位Ｖｇとして供給される。電位Ｖｗは、上記
のように略Ｖｏになる。他方、信号Ｓ１の電位は最大で
も電源電位ＶＤＤであるので、出力端子ＯＵＴにＶｏ＞
ＶＤＤ＋Ｖthpなる電位Ｖｏが加わると、ｐＭＯＳトラ
ンジスタＱｕがオンになり、ｐＭＯＳトランジスタＱｐ
３のドレインＤの電位はＶｇに略等くなる。したがっ
て、ｐＭＯＳトランジスタＱｐ３がオフになり、電源電
位ＶＤＤへ電流が流れるのが防止される。
ン３０に信号を出力する場合 この場合、半導体装置１０Ａではイネーブル信号ＥＮが
低レベルにされ、ｎＭＯＳトランジスタＱｎ１がオフに
なる。ｐＭＯＳトランジスタの敷居電圧をＶthpで表す
と、Ｖｏ＞ＶＤＤ＋Ｖthpのときには、ｐＭＯＳトラン
ジスタＱｐ４がオンになり、電位Ｖｏが、ｐＭＯＳトラ
ンジスタＱｐ４を通りｐＭＯＳトランジスタＱｐ３のゲ
ートに、電位Ｖｇとして供給される。電位Ｖｗは、上記
のように略Ｖｏになる。他方、信号Ｓ１の電位は最大で
も電源電位ＶＤＤであるので、出力端子ＯＵＴにＶｏ＞
ＶＤＤ＋Ｖthpなる電位Ｖｏが加わると、ｐＭＯＳトラ
ンジスタＱｕがオンになり、ｐＭＯＳトランジスタＱｐ
３のドレインＤの電位はＶｇに略等くなる。したがっ
て、ｐＭＯＳトランジスタＱｐ３がオフになり、電源電
位ＶＤＤへ電流が流れるのが防止される。
【００２９】ＶＧＧは、例えば電源電位ＶＤＤに等し
く、ｎＭＯＳトランジスタＱｎ２はオンになるが、ｎＭ
ＯＳトランジスタＱｎ２のソースＳの電位は略ＶＧＧ−
Ｖthnとなるので、ｎＭＯＳトランジスタＱｎ２がない
場合にｎＭＯＳトランジスタＱｎ１のドレイン・ソース
間に高圧が加わってｎＭＯＳトランジスタＱｎ１の劣化
が速められるのが防止される。ここにＶthnは、ｎＭＯ
Ｓトランジスタの敷居電圧である。
く、ｎＭＯＳトランジスタＱｎ２はオンになるが、ｎＭ
ＯＳトランジスタＱｎ２のソースＳの電位は略ＶＧＧ−
Ｖthnとなるので、ｎＭＯＳトランジスタＱｎ２がない
場合にｎＭＯＳトランジスタＱｎ１のドレイン・ソース
間に高圧が加わってｎＭＯＳトランジスタＱｎ１の劣化
が速められるのが防止される。ここにＶthnは、ｎＭＯ
Ｓトランジスタの敷居電圧である。
【００３０】Ｖｏ＜ＶＤＤ＋Ｖthpのときには、ｐＭＯ
ＳトランジスタＱｐ４がオフになり、ゲート及び配線の
容量に電位Ｖｇが保持されるが、ｐＭＯＳトランジスタ
Ｑｐ３がオンになっても電位Ｖｓは電源電位ＶＤＤより
低い。イネーブル信号ＥＮが低レベルのときには、信号
Ｓ１及びＳ２がそれぞれ高レベル及び低レベルにされ
て、ｐＭＯＳトランジスタＱｕ及びｎＭＯＳトランジス
タＱｄがオフになり、出力ドライバ回路１２Ｂの出力は
ハイインピーダンス状態になる。
ＳトランジスタＱｐ４がオフになり、ゲート及び配線の
容量に電位Ｖｇが保持されるが、ｐＭＯＳトランジスタ
Ｑｐ３がオンになっても電位Ｖｓは電源電位ＶＤＤより
低い。イネーブル信号ＥＮが低レベルのときには、信号
Ｓ１及びＳ２がそれぞれ高レベル及び低レベルにされ
て、ｐＭＯＳトランジスタＱｕ及びｎＭＯＳトランジス
タＱｄがオフになり、出力ドライバ回路１２Ｂの出力は
ハイインピーダンス状態になる。
【００３１】（２）半導体装置１０Ａから双方向バスラ
イン３０に信号を出力する場合 この場合、半導体装置２０の出力端がハイインピーダン
ス状態にされ、半導体装置１０Ａではイネーブル信号Ｅ
Ｎが高レベルにされてｎＭＯＳトランジスタＱｎ１及び
ｎＭＯＳトランジスタＱｎ２がオンになる。このとき、
電位Ｖｏが電源電位ＶＤＤ以下であるので、ｐＭＯＳト
ランジスタＱｐ４はオフになっている。これにより、ｐ
ＭＯＳトランジスタＱｐ３がオンになり、電源電位ＶＤ
ＤがｐＭＯＳトランジスタＱｐ３を通り電位Ｖｓとして
ｐＭＯＳトランジスタＱｕのソースＳに供給される。し
たがって、ｐＭＯＳトランジスタＱｕ及びｎＭＯＳトラ
ンジスタＱｄはそれぞれ信号Ｓ１及びＳ２に応じた通常
の動作をする。
イン３０に信号を出力する場合 この場合、半導体装置２０の出力端がハイインピーダン
ス状態にされ、半導体装置１０Ａではイネーブル信号Ｅ
Ｎが高レベルにされてｎＭＯＳトランジスタＱｎ１及び
ｎＭＯＳトランジスタＱｎ２がオンになる。このとき、
電位Ｖｏが電源電位ＶＤＤ以下であるので、ｐＭＯＳト
ランジスタＱｐ４はオフになっている。これにより、ｐ
ＭＯＳトランジスタＱｐ３がオンになり、電源電位ＶＤ
ＤがｐＭＯＳトランジスタＱｐ３を通り電位Ｖｓとして
ｐＭＯＳトランジスタＱｕのソースＳに供給される。し
たがって、ｐＭＯＳトランジスタＱｕ及びｎＭＯＳトラ
ンジスタＱｄはそれぞれ信号Ｓ１及びＳ２に応じた通常
の動作をする。
【００３２】［第２実施形態］図１の回路では、半導体
装置２０から双方向バスライン３０へ電源電位ＶＤＤよ
り高い電位の信号、例えば５Ｖの信号が出力されている
場合、ｎＭＯＳトランジスタＱｄのドレイン・ソース間
にこの電圧が加わるので、ｎＭＯＳトランジスタＱｄの
劣化が速められる。
装置２０から双方向バスライン３０へ電源電位ＶＤＤよ
り高い電位の信号、例えば５Ｖの信号が出力されている
場合、ｎＭＯＳトランジスタＱｄのドレイン・ソース間
にこの電圧が加わるので、ｎＭＯＳトランジスタＱｄの
劣化が速められる。
【００３３】そこで、第２実施形態の回路では、図３に
示す如く、半導体装置１０Ｂの出力ドライバ回路１２Ｂ
において、ｎＭＯＳトランジスタＱｄと出力端子ＯＵＴ
との間にｎＭＯＳトランジスタＱｎ３が接続されてい
る。ｎＭＯＳトランジスタＱｎ３のゲートには電源電位
ＶＧＧが供給される。このｎＭＯＳトランジスタＱｎ３
は、図２（Ｂ）のｎＭＯＳトランジスタＱｎ２と同様に
機能するので、ｎＭＯＳトランジスタＱｄの劣化が速め
られるのが防止される。
示す如く、半導体装置１０Ｂの出力ドライバ回路１２Ｂ
において、ｎＭＯＳトランジスタＱｄと出力端子ＯＵＴ
との間にｎＭＯＳトランジスタＱｎ３が接続されてい
る。ｎＭＯＳトランジスタＱｎ３のゲートには電源電位
ＶＧＧが供給される。このｎＭＯＳトランジスタＱｎ３
は、図２（Ｂ）のｎＭＯＳトランジスタＱｎ２と同様に
機能するので、ｎＭＯＳトランジスタＱｄの劣化が速め
られるのが防止される。
【００３４】他の点は図１と同一である。本第２実施形
態によれば、出力ドライバ回路１２Ｂの全てのＭＯＳト
ランジスタについてゲート酸化膜を厚くすることなく、
出力端子ＯＵＴの許容電圧が該ＭＯＳトランジスタの耐
圧の１．５〜２．０倍になる。
態によれば、出力ドライバ回路１２Ｂの全てのＭＯＳト
ランジスタについてゲート酸化膜を厚くすることなく、
出力端子ＯＵＴの許容電圧が該ＭＯＳトランジスタの耐
圧の１．５〜２．０倍になる。
【図面の簡単な説明】
【図１】本発明の第１実施形態の出力ドライバ回路及び
その周辺部を示す図である。
その周辺部を示す図である。
【図２】（Ａ）及び（Ｂ）はそれぞれ図１中の電源回路
１２１及び１２２の構成例を示す図である。
１２１及び１２２の構成例を示す図である。
【図３】本発明の第２実施形態の出力ドライバ回路及び
その周辺部を示す図である。
その周辺部を示す図である。
【図４】従来の出力ドライバ回路及びその周辺部を示す
図である。
図である。
１０、１０Ａ、１０Ｂ、２０ 半導体装置 ３０ 双方向バスライン １１ プリドライバ回路 １２、１２Ａ、１２Ｂ 出力ドライバ回路 １２１、１２２ 電源回路 Ｑｕ、Ｑｐ１〜Ｑｐ４ ｐＭＯＳトランジスタ Ｑｄ、Ｑｎ１〜Ｑｎ３ ｎＭＯＳトランジスタ
Claims (10)
- 【請求項１】 第１電源電位ＶＤＤが供給される第１配
線と該第１電源電位ＶＤＤより低い第２電源電位ＶＳＳ
が供給される第２配線との間に、ｎウエル内に形成され
たプルアップ用ｐＭＯＳトランジスタと、プルダウン用
ｎＭＯＳトランジスタとが、両ＭＯＳトランジスタのド
レインを共通にして直列接続され、該ドレインが出力端
子に接続された出力ドライバ回路において、 該第１電源電位ＶＤＤと該出力端子の電位Ｖｏとに基づ
いて、該第１電源電位ＶＤＤと該出力端子の電位Ｖｏの
うち高い方の電位に略等しい電位をｎウエル電位Ｖｗと
して生成し、該ｎウエル電位Ｖｗを該ｎウエルに供給す
る第１電源回路と、 該第１配線と該プルアップ用ｐＭＯＳトランジスタのソ
ースとの間に接続された高圧カット用スイッチ素子と、
Ｖｏ＞ＶＤＤの場合に該高圧カット用スイッチ素子をオ
フにし、Ｖｏ＜ＶＤＤの場合に該高圧カット用スイッチ
素子をオンにするスイッチ制御回路とを備えた第２電源
回路と、 を有することを特徴とする出力ドライバ回路。 - 【請求項２】 上記第１電源回路は、 上記第１配線と上記ｎウエルとの間に接続され、制御入
力端に上記出力端の電位Ｖｏが供給され、Ｖｏ＞ＶＤＤ
のときにオフになりＶｏ＜ＶＤＤのときにオンになる第
１スイッチ素子と、 該出力端と該ｎウエルとの間に接続され、制御入力端に
上記第１電源電位ＶＤＤが供給され、Ｖｏ＞ＶＤＤのと
きにオンになりＶｏ＜ＶＤＤのときにオフになる第２ス
イッチ素子と、 を有することを特徴とする請求項１記載の出力ドライバ
回路。 - 【請求項３】 上記第１スイッチ素子は、そのｎウエル
に上記ウエル電位Ｖｗが供給される第１ｐＭＯＳトラン
ジスタであり、 上記第２スイッチ素子は、そのｎウエルに該ウエル電位
Ｖｗが供給される第２ｐＭＯＳトランジスタである、 ことを特徴とする請求項２記載の出力ドライバ回路。 - 【請求項４】 上記高圧カット用スイッチ素子は、その
ｎウエルに上記ウエル電位Ｖｗが供給され、そのゲート
の電位が上記スイッチ制御回路により制御される第３ｐ
ＭＯＳトランジスタである、 ことを特徴とする請求項１乃至３のいずれか１つに記載
の出力ドライバ回路。 - 【請求項５】 上記スイッチ制御回路は、 上記出力端と上記第３ｐＭＯＳトランジスタのゲートと
の間に接続され、Ｖｏ＞ＶＤＤのときにオンになりＶｏ
＜ＶＤＤのときにオンになる第３スイッチ素子と、 上記第２配線と該第３ｐＭＯＳトランジスタのゲートと
の間に接続され、制御信号がアクティブのときにオンに
なり該制御信号がインアクティブのときにオフになる第
４スイッチ素子と、 を有することを特徴とする請求項４記載の出力ドライバ
回路。 - 【請求項６】 上記第３スイッチ素子は、そのｎウエル
に上記ウエル電位Ｖｗが供給され、そのゲートに上記第
１電源電位が供給される第４ＭＯＳトランジスタであ
る、 ことを特徴とする請求項５記載の出力ドライバ回路。 - 【請求項７】 上記第４スイッチ素子は、そのゲートに
上記制御信号が供給される第１ｎＭＯＳトランジスタを
有する、 ことを特徴とする請求項５又は６記載の出力ドライバ回
路。 - 【請求項８】 上記第４スイッチ素子は、そのゲート
に、上記第１ｎＭＯＳトランジスタがオンのときにオン
になる第３電源電位が供給され、上記第３ｐＭＯＳトラ
ンジスタの上記ゲートと上記第１ｎＭＯＳトランジスタ
との間に接続された第２ｎＭＯＳトランジスタ、 を有することを特徴とする請求項７記載の出力ドライバ
回路。 - 【請求項９】 ゲートに、上記プルダウン用ｎＭＯＳト
ランジスタがオンのときにオンになる第４電源電位が供
給され、該プルダウン用ｎＭＯＳトランジスタと上記第
２配線との間に接続された第３ｎＭＯＳトランジスタ、 を有することを特徴とする請求項１乃至８のいずれか１
つに記載の出力ドライバ回路。 - 【請求項１０】 請求項１乃至９のいずれか１つに記載
の出力ドライバ回路が半導体チップに形成されている、 ことを特徴とする半導体装置。
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|---|---|---|---|
| JP32945396A JP3266527B2 (ja) | 1996-12-10 | 1996-12-10 | 出力ドライバ回路及び半導体装置 |
| US08/934,510 US5936456A (en) | 1996-12-10 | 1997-09-17 | Output driver circuit in semiconductor device |
| KR1019970051705A KR100257272B1 (ko) | 1996-12-10 | 1997-10-09 | 출력 구동 회로 및 반도체 장치 |
| TW086115690A TW375849B (en) | 1996-12-10 | 1997-10-23 | Output driver circuit in semiconductor device |
| DE69725829T DE69725829T2 (de) | 1996-12-10 | 1997-11-04 | Halbleiterausgangpufferschaltung |
| EP97402624A EP0848498B1 (en) | 1996-12-10 | 1997-11-04 | Output driver circuit in semiconductor device |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP32945396A JP3266527B2 (ja) | 1996-12-10 | 1996-12-10 | 出力ドライバ回路及び半導体装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH10173499A true JPH10173499A (ja) | 1998-06-26 |
| JP3266527B2 JP3266527B2 (ja) | 2002-03-18 |
Family
ID=18221553
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP32945396A Expired - Lifetime JP3266527B2 (ja) | 1996-12-10 | 1996-12-10 | 出力ドライバ回路及び半導体装置 |
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| Country | Link |
|---|---|
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| EP (1) | EP0848498B1 (ja) |
| JP (1) | JP3266527B2 (ja) |
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| DE (1) | DE69725829T2 (ja) |
| TW (1) | TW375849B (ja) |
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|---|---|---|---|---|
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| US6572752B1 (en) * | 1999-09-29 | 2003-06-03 | Hitachi, Ltd. | Capillary electrophoretic instrument and capillary array assembly |
| US6680650B2 (en) | 2001-01-12 | 2004-01-20 | Broadcom Corporation | MOSFET well biasing scheme that migrates body effect |
| US7276954B2 (en) * | 2002-06-26 | 2007-10-02 | Kabushiki Kaisha Toyota Jidoshokki | Driver for switching device |
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| JP4162092B2 (ja) * | 2004-08-31 | 2008-10-08 | シャープ株式会社 | バスドライバ装置および半導体集積回路 |
| KR100714486B1 (ko) * | 2005-11-21 | 2007-05-07 | 삼성전자주식회사 | 출력 드라이버 |
| US7768299B2 (en) * | 2007-08-01 | 2010-08-03 | Qualcomm, Incorporated | Voltage tolerant floating N-well circuit |
| US7589549B2 (en) * | 2007-11-16 | 2009-09-15 | Advantest Corporation | Driver circuit and test apparatus |
| US8344760B2 (en) | 2008-07-17 | 2013-01-01 | Ati Technologies Ulc | Input/output buffer circuit |
| CN102468646A (zh) * | 2010-11-04 | 2012-05-23 | 帝奥微电子有限公司 | 用于usb模拟开关的带电/掉电情况下的过压保护电路 |
| CN102723705B (zh) * | 2011-03-30 | 2014-12-24 | 帝奥微电子有限公司 | 一种用于usb物理层接口芯片的全端口保护电路 |
| JP6421624B2 (ja) * | 2015-01-29 | 2018-11-14 | 株式会社ソシオネクスト | 降圧電源回路および集積回路 |
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