JP2646706B2 - 電源制御回路 - Google Patents

Description

【発明の詳細な説明】 ［産業上の利用分野］ 本発明は、CMOS集積回路の電源部を制御する電源制御
回路に関し、特に、CMOS集積回路のラッチアップに対す
る保護機能を果たす電源制御回路に関する。

［従来の技術］ 一般に、CMOS構造の集積回路においては、高エネルギ
ー粒子や過電圧の印加によってラッチアップが発生す
る。このラッチアップが発生すると、過電流によって集
積回路が破壊されてしまうため、何らかの対策を講ずる
必要がある。

そして、従来の電源制御回路では、この対策として電
源電流に制限を与えることしか行なっていなかった。

［解決すべき課題］ 上述した従来の電源制御回路は、電源電流に制限を与
えてラッチアップ対策としていたが、32ビットMPUなど
の大規模な集積回路では定常動作時の消費電流が大きい
ため、電源電流の制限値を小さくすることができず、ラ
ッチアップの発生した箇所の破壊を妨げないという課題
があった。

本発明は、上記課題にかんがみてなされたもので、32
ビットMPUなどの大規模な集積回路においても有効にラ
ッチアップの発生を防ぐことが可能な電源制御回路の提
供を目的とする。

［課題の解決手段］ 上記目的を達成するため、本発明の電源制御回路は、
CMOS集積回路の電流を測定する電流値測定手段と、CMOS
集積回路の印加クロックにより、CMOS集積回路の動作し
ていないタイミングを検出する非動作タイミング検出手
段と、上記電流値測定手段によって測定された電流を、
上記非動作タイミング検出手段によって検出された非動
作タイミングでサンプリングする比較用電流値サンプリ
ング手段と、この比較用電流値サンプリング手段によっ
てサンプリングされた比較用電流値が基準値を越えてい
ないか判断する比較手段と、この比較手段によって比較
用電流値が基準値を越えていると判断されたときにCMOS
集積回路の電源を遮断する電源遮断手段とを備えた構成
としてある。

［実施例］ 以下、図面にもとづいて本発明の実施例を説明する。

第１図は、本発明の一実施例に係る電源制御回路のブ
ロック図である。

同図において、１はCMOS集積回路、２はCMOS集積回路
１の消費電流を検出する電流検出部、３は電流値をサン
プリングするサンプリング部、４はクロック発生部、５
はクロック発生部４で発生したクロックにもとづいて所
定のタイミングパルスを発生するタイミングパルス発生
部、６は電流値を比較する比較部、７は電源回路を遮断
するスイッチである。

また、第２図は第１図に示す電源制御回路の動作を示
すタイミングチャートであり、同図（ａ）は集積回路の
消費電流を示す図、同図（ｂ）は印加クロックを示す
図、同図（ｃ）はタイミングパルス発生部が発生するパ
ルスを示す図である。

なお、本発明では、CMOS構造による集積回路の消費電
流が印加クロックに同期して変化し、ラッチアップによ
る過電流は印加クロックに関係のないことに着目したこ
とを特徴としている。

ここで、CMOS構造の集積回路における消費電流は、第
２図（ａ）に示すように印加クロック（第２図（ｂ））
の立ち上がり部と立ち下がり部に同期したスパイク状の
動作電流として観測される。

しかし、ラッチアップによる過電流はクロックと無関
係に流れるため、スパイク部以外の部分での電流をモニ
タして集積回路を破壊する限界値を越えないよう制御す
ることにより、ラッチアップ対策が実現できる。

さて、上記構成において、CMOS集積回路１の消費電流
は、電流検出部２において検出される。そして、検出さ
れた電流値はサンプリング部３によって第２図（ａ）の
スパイク部を避けた部分がサンプリングされる。なお、
このサンプリングのタイミングパルスは、クロック発生
部４で発生したクロックにもとづいてタイミングパルス
発生部５において生成される。

サンプリングされた電流値は、比較部５においてラッ
チアップと判断する値以上か否かが判定され、基準値以
上になった場合はCMOS集積回路１の電源部に挿入された
スイッチ７が動作し、CMOS集積回路１への電源を遮断す
る。

次に、第３図は、第１図に示すタイミングパルス発生
部の回路図である。

同図において、8,9はそれぞれ時間t1,t2の遅延回路で
ある。

このt1,t2は、集積回路１の動作時電流波形（第２図
（ａ））におけるスパイク状の電流部を避けるように選
ばれる。

また、第４図は、第１図に示す比較部のブロック図で
ある。

同図において、10は基準電圧発生器、11は比較器であ
り、ラッチアップとするか否かを判断する。

そして、第５図は、第１図に示すスイッチの回路図で
ある。

同図において、12,13はトランジスタである。

スイッチ７としては、第５図に示すように比較器１か
らの出力がハイレベルになるとトランジスタ13がオンと
なり、ローレベルならトランジスタ13がオフとなる回路
を使用することができる。

なお、電流検出部２としては、小さな抵抗を直列に挿
入してその電圧降下を測定しても良いし、また、コイル
を用いてその励起電流を測定しても良い。

また、集積回路１の電源を遮断した後の処置として
は、次に示す方法などがある。

一定時間たった後、スイッチ７が自動的に復帰するよ
うに構成する。ラッチアップの場合には、電源を切れば
ラッチアップ現象は解消するため、この処置で集積回路
は正常になる。

電源を断にしたことを示すアラームを出し、保守要員
による処置を行なう。

［発明の効果］ 以上説明したように本発明は、CMOS集積回路の印加ク
ロックに同期した動作電流と、動作していないときの電
流値を区別するとともに、動作していないときの電流値
をモニタすることによってラッチアップの検出を行な
い、必要時に電源を遮断して集積回路の破壊を防止する
ことが可能な電源制御回路を提供できるという効果があ
る。

【図面の簡単な説明】

第１図は本発明の一実施例に係る電源制御回路のブロッ
ク図、第２図（ａ）は集積回路の消費電流を示す図、第
２図（ｂ）は印加クロックを示す図、第２図（ｃ）はタ
イミングパルス発生部が発生するパルスを示す図、第３
図は第１図に示すタイミングパルス発生部の回路図、第
４図は第１図に示す比較部のブロック図、第５図は第１
図に示すスイッチの回路図である。 1:集積回路 2:電流検出部 3:サンプリング部 4:クロック発生部 5:タイミングパルス発生部 6:比較部 7:スイッチ

Claims (1)

(57)【特許請求の範囲】
1. 【請求項１】CMOS集積回路の電流を測定する電流値測定
   手段と、CMOS集積回路の印加クロックにより、CMOS集積
   回路の動作していないタイミングを検出する非動作タイ
   ミング検出手段と、上記電流値測定手段によって測定さ
   れた電流を、上記非動作タイミング検出手段によって検
   出された非動作タイミングでサンプリングする比較用電
   流値サンプリング手段と、この比較用電流値サンプリン
   グ手段によってサンプリングされた比較用電流値が基準
   値を越えていないか判断する比較手段と、この比較手段
   によって比較用電流値が基準値を越えていると判断され
   たときにCMOS集積回路の電源を遮断する電源遮断手段と
   を具備することを特徴とする電源制御回路。