JPH02105624A - 電源制御回路 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 ［産業上の利用分野コ 本発明は、ＣＭＯＳ集積回路の電源部を制御する電源制
御回路に間し、特に、ＣＭＯＳ集積回路のラッチアップ
に対する保護機能を果たす電源制御回路に関する。

［従来の技術］ 一般に、ＣＭＯＳ構造の集積回路においては、高エネル
ギー粒子や過電圧の印加によってラッチアップが発生す
る。このラッチアップが発生すると、過電流によって集
積回路が破壊されてしまうため、何らかの対策を構する
必要がある。

そして、従来の電源制御回路では、この対策として電源
電流に制限を与えることしか行なっていなかった。

［解決すべき課題］ 上述した従来の電源制御回路は、電源電流に制限を与え
てラッチアップ対策としていたが、３２ビットＭＰＵな
どの大規模な集積回路では定常動作時の消費電流が大き
いため、電源電流の制限値を小さくすることができず、
ラッチアップの発生した箇所の破壊を防げないという課
題があった。

本発明は、上記課題にかんがみてなされたもので、３２
ビットＭＰＵなどの大規模な集積回路においても有効に
ラッチアップの発生を防ぐことが可能な電源制御回路の
提供を目的とする。

［課題の解決手段］ 上記目的を達成するため、本発明の電源制御回路は、Ｃ
ＭＯ３集積回路の電流を測定する電流値測定手段と、Ｃ
ＭＯ３集積回路の印加クロックにより、ＣＭＯ９集積回
路の動作していないタイミングを検出する非動作タイミ
ング検出手段と、上記電流値測定手段によって測定され
た電流を、上記非動作タイミング検出手段によって検出
された非動作タイミングでサンプリングする比較用電流
値サンプリング手段と、この比較用電流値サンプリング
手段によってサンプリングされた比較用電流値が基準値
を越えていないか判断する比較手段と、この比較手段に
よって比較用電流値が基準値を越えていると判断された
ときにＣＭＯ５集積回路の電源を遮断する電源遮断手段
とを備えた構成としである。

［実施例］ 以下、図面にもとづいて本発明の詳細な説明する。

第１図は、本発明の一実施例に係る電源制御回路のブロ
ック図である。

同国において、ｌはＣＭＯ３集積回路、２はＣＭＯ３集
積回路ｌの消費電流を検出する電流検出部、３は電流値
をサンプリングするサンプリング部、４はクロック発生
部、５はクロック発生部４で発生したクロックにもとづ
いて所定のタイミングパルスを発生するタイミングパル
ス発生部、６は電流値を比較する比較部、７は電源回路
を遮断するスイッチである。

また、第２図は第１図に示す電源制御回路の動作を示す
タイミングチャートであり、同図（ａ）は集積回路の消
費電流を示す図、同図（ｂ）は印加クロックを示す図、
同図（Ｃ）はタイミングパルス発生部が発生するパルス
を示す図である。

なお、本発明では、０ＭＯ５構造による集積回路の消費
電流が印加クロックに同期して変化し、ラッチアップに
よる過電流は印加クロックに関係のないことに着目した
ことを特徴としている。

ここで、０ＭＯ５構造の集積回路における消費電流は、
第２図（ａ）に示すように印加クロック（第２図（ｂ）
）の立ち上がり部と立ち下がり部に同期したスパイク状
の動作電流として観測される。

しかし、ラッチアップによる過電流はクロックと無関係
に流れるため、スパイク部以外の部分での電流をモニタ
して集積回路を破壊する限界値を越えないよう制御する
ことにより、ラッチアップ対策が実現できる。

さて、上記構成において、ＣＭＯＳ集積回路１の消費電
流は、電流検出部２において検出される。

そして、検出された電流値はサンプリング部３によって
第２図（ａ）のスパイク部を避けた部分がサンプリング
される。なお、このサンプリングのタイミングパルスは
、クロック発生部４で発生したクロックにもとづいてタ
イミングパルス発生部５において生成される。

サンプリングされた電流値は、比較部５においてラッチ
アップと判断する値以上か否かが判定され、基準値以上
になった場合はＣＭＯＳＭＯＳ集積回路源部に挿入され
たスイッチ７が動作し、ＣＭＯＳＭＯＳ集積回路源源を
遮断する。

次に、第３図は、第１図に示すタイミングパルス発生部
の回路図である。

同図において、８，９はそれぞれ時間ｔｌ。

ｔ２の遅延回路である。

このｔｌ、ｔ２は、集積回路ｌの動作時電流波形（第２
図（ａ））におけるスパイク状の電流部を避けるように
選ばれる。

また、第４図は、第１図に示す比較部のブロック図であ
る。

同図において、１０は基準電圧発生器、１１は比較器で
あり、ラッチアップとするか否かを判断する。

そして、第５図は、第１図に示すスイッチの回路図であ
る。

同図において、１２．１３はトランジスタである。

スイッチ７としては、第５図に示すように比較器ｌから
の出力がハイレベルになるとトランジスタ１３がオンと
なり、ローレベルならトランジスタ１３がオフとなる回
路を使用することができる。

なお、電流検出部２としては、小さな抵抗を直列に挿入
してその電圧降下を測定しても良いし、また、コイルを
用いてその励起電流を測定しても良い。

また、集積回路ｌの電源を遮断した後の処置としては、
次に示す方法などがある。

■一定時間たった後、スイッチ７が自動的に復帰するよ
うに構成する。ラッチアップの場合には、電源を切れば
ラッチアップ現象は解消するため、この処置で集積回路
は正常になる。

■電源を断にしたことを示すアラームを出し、保守要員
による処置を行なう。

［発明の効果コ 以上説明したように本発明は、ＣＭＯ５集積回路の印加
クロックに同門した動作電流と、動作していないときの
電流値を区別するとともに、動作していないときの電流
値をモニタすることによってラッチアップの検出を行な
い、必要時に電源を遮断して集積回路の破壊を防止する
ことが可能な電源制御回路を提供できるという効果があ
る。

【図面の簡単な説明】

第１図は本発明の一実施例に係る電源制御回路のブロッ
ク図、第２図（ａ）は集積回路の消費電流を示す図、第
２図（ｂ）は印加クロックを示す図、第２図（Ｃ）はタ
イミングパルス発生部が発生するパルスを示す図、第３
図は第１図に示すタイミングパルス発生部の回路図、第
４図は第１図に示す比較部のブロック図、第５図は第１
図に示すスイッチの回路図である。 ７：スイッチ

Claims (1)

【特許請求の範囲】
1. ＣＭＯＳ集積回路の電流を測定する電流値測定手段と、
   ＣＭＯＳ集積回路の印加クロックにより、ＣＭＯＳ集積
   回路の動作していないタイミングを検出する非動作タイ
   ミング検出手段と、上記電流値測定手段によって測定さ
   れた電流を、上記非動作タイミング検出手段によって検
   出された非動作タイミングでサンプリングする比較用電
   流値サンプリング手段と、この比較用電流値サンプリン
   グ手段によってサンプリングされた比較用電流値が基準
   値を越えていないか判断する比較手段と、この比較手段
   によって比較用電流値が基準値を越えていると判断され
   たときにＣＭＯＳ集積回路の電源を遮断する電源遮断手
   段とを具備することを特徴とする電源制御回路。