JPH11277342A - 放電加工装置用スイッチング回路の保護回路 - Google Patents
放電加工装置用スイッチング回路の保護回路Info
- Publication number
- JPH11277342A JPH11277342A JP10098109A JP9810998A JPH11277342A JP H11277342 A JPH11277342 A JP H11277342A JP 10098109 A JP10098109 A JP 10098109A JP 9810998 A JP9810998 A JP 9810998A JP H11277342 A JPH11277342 A JP H11277342A
- Authority
- JP
- Japan
- Prior art keywords
- gate control
- switching element
- circuit
- pulse signal
- gate
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Granted
Links
Classifications
-
- B—PERFORMING OPERATIONS; TRANSPORTING
- B23—MACHINE TOOLS; METAL-WORKING NOT OTHERWISE PROVIDED FOR
- B23H—WORKING OF METAL BY THE ACTION OF A HIGH CONCENTRATION OF ELECTRIC CURRENT ON A WORKPIECE USING AN ELECTRODE WHICH TAKES THE PLACE OF A TOOL; SUCH WORKING COMBINED WITH OTHER FORMS OF WORKING OF METAL
- B23H1/00—Electrical discharge machining, i.e. removing metal with a series of rapidly recurring electrical discharges between an electrode and a workpiece in the presence of a fluid dielectric
- B23H1/02—Electric circuits specially adapted therefor, e.g. power supply, control, preventing short circuits or other abnormal discharges
- B23H1/026—Power supply protection, e.g. detection of power switch breakdown
Landscapes
- Engineering & Computer Science (AREA)
- Mechanical Engineering (AREA)
- Electrical Discharge Machining, Electrochemical Machining, And Combined Machining (AREA)
Abstract
(57)【要約】
【課題】 放電加工間隙に直流電源から加工用パルスエ
ネルギーを供給するためのスイッチング回路の保護を図
ること。 【解決手段】 ゲート制御パルス信号Ｇａｔｅ１ｂによ
りスイッチング素子ＴＲＡをオン制御している期間中、
クロックパルスＣＬＫをカウンタ７３で計数し、この計
数結果がスイッチング回路ＳＷの加工用パルス電流に対
する最大許容時間ＯＮＭＡＸに達したときにカウンタ７
３から出力される信号でイネーブル信号ＧＥｎｂを発生
させ、アンドゲート７６を閉じてゲート制御パルス信号
Ｇａｔｅ１ｂがスイッチング素子ＴＲＡのゲートに印加
されるのを禁止し、これによりスイッチング回路ＳＷが
損傷するのを防止する。
ネルギーを供給するためのスイッチング回路の保護を図
ること。 【解決手段】 ゲート制御パルス信号Ｇａｔｅ１ｂによ
りスイッチング素子ＴＲＡをオン制御している期間中、
クロックパルスＣＬＫをカウンタ７３で計数し、この計
数結果がスイッチング回路ＳＷの加工用パルス電流に対
する最大許容時間ＯＮＭＡＸに達したときにカウンタ７
３から出力される信号でイネーブル信号ＧＥｎｂを発生
させ、アンドゲート７６を閉じてゲート制御パルス信号
Ｇａｔｅ１ｂがスイッチング素子ＴＲＡのゲートに印加
されるのを禁止し、これによりスイッチング回路ＳＷが
損傷するのを防止する。
Description
【０００１】
【発明の属する技術分野】本発明は、放電加工間隙に加
工用パルスエネルギーを供給するためのスイッチング回
路を（過電流による破損から）保護するための保護回路
に関するものである。
工用パルスエネルギーを供給するためのスイッチング回
路を（過電流による破損から）保護するための保護回路
に関するものである。
【０００２】
【従来の技術】被加工物を放電加工するための加工用パ
ルスエネルギーを直流電源から放電加工間隙に繰り返し
供給するため、直流電源を放電加工間隙にスイッチング
回路を介して接続しておき、このスイッチング回路を所
要の繰り返し時間間隔でオン、オフ制御するようにした
構成が従来から採用されてきている。放電加工装置にお
いてこのような目的で用いられている従来のスイッチン
グ回路は、ゲート制御回路からのゲート制御パルス信号
に応答してオン、オフ制御される半導体スイッチング素
子を用いて構成されているため、何らかの理由で半導体
スイッチング素子のオン、オフ制御動作にエラーが生じ
て半導体スイッチング素子に予定よりも長い時間電流が
連続的に流れるとそこでの過度の電力損失により焼損事
故等を生じることになる。
ルスエネルギーを直流電源から放電加工間隙に繰り返し
供給するため、直流電源を放電加工間隙にスイッチング
回路を介して接続しておき、このスイッチング回路を所
要の繰り返し時間間隔でオン、オフ制御するようにした
構成が従来から採用されてきている。放電加工装置にお
いてこのような目的で用いられている従来のスイッチン
グ回路は、ゲート制御回路からのゲート制御パルス信号
に応答してオン、オフ制御される半導体スイッチング素
子を用いて構成されているため、何らかの理由で半導体
スイッチング素子のオン、オフ制御動作にエラーが生じ
て半導体スイッチング素子に予定よりも長い時間電流が
連続的に流れるとそこでの過度の電力損失により焼損事
故等を生じることになる。
【０００３】このような損傷事故が生じるのを防止する
ため、半導体スイッチング素子がオン状態のときにそこ
に流れる電流のレベルを制限するようにした回路構成、
或いは、半導体スイッチング素子に流れる電流のレベル
をモニターしておき、半導体スイッチング素子に過大な
電力損失が生じることのないようゲート制御信号を制御
するようにした回路構成が従来公知である。
ため、半導体スイッチング素子がオン状態のときにそこ
に流れる電流のレベルを制限するようにした回路構成、
或いは、半導体スイッチング素子に流れる電流のレベル
をモニターしておき、半導体スイッチング素子に過大な
電力損失が生じることのないようゲート制御信号を制御
するようにした回路構成が従来公知である。
【０００４】
【発明が解決しようとする課題】しかしながら、前者の
回路構成では、半導体スイッチング素子と直列に抵抗器
を設けることなしに放電加工間隙へ供給される加工用パ
ルスエネルギーをそのオン時間の制御のみで制御するよ
うにした無抵抗方式のスイッチング回路には適用するこ
とができない。一方、後者の回路構成によると、検出し
た電流値によるゲート制御信号への補正にエラーが生じ
たり或いは雑音等が影響する等して、半導体スイッチン
グ素子をオンとするためのゲート制御信号の時間幅が予
定の時間幅よりも長くなってしまった場合には半導体ス
イッチング回路を保護することができない場合が生じ
る。
回路構成では、半導体スイッチング素子と直列に抵抗器
を設けることなしに放電加工間隙へ供給される加工用パ
ルスエネルギーをそのオン時間の制御のみで制御するよ
うにした無抵抗方式のスイッチング回路には適用するこ
とができない。一方、後者の回路構成によると、検出し
た電流値によるゲート制御信号への補正にエラーが生じ
たり或いは雑音等が影響する等して、半導体スイッチン
グ素子をオンとするためのゲート制御信号の時間幅が予
定の時間幅よりも長くなってしまった場合には半導体ス
イッチング回路を保護することができない場合が生じ
る。
【０００５】本発明の目的は、したがって、放電加工間
隙に加工用パルスエネルギーを供給するためのスイッチ
ング回路の構成内容によらずスイッチング回路に流れる
電流によってスイッチング回路が破損するのを確実に護
ることができるようにした、放電加工装置用スイッチン
グ回路の保護回路を提供することにある。
隙に加工用パルスエネルギーを供給するためのスイッチ
ング回路の構成内容によらずスイッチング回路に流れる
電流によってスイッチング回路が破損するのを確実に護
ることができるようにした、放電加工装置用スイッチン
グ回路の保護回路を提供することにある。
【０００６】
【課題を解決するための手段】上記課題を解決するため
の本発明の特徴は、ゲート制御用パルス信号に応答して
オン、オフ制御される半導体スイッチング素子を含んで
成り該半導体スイッチング素子のオン、オフ動作に従っ
て直流電源から放電加工間隙に加工用パルスエネルギー
を供給するためのスイッチング回路を保護するための保
護回路であって、クロックパルスを出力するクロックパ
ルス発生手段と、前記ゲート制御用パルス信号に応答し
前記ゲート制御用パルス信号によって前記半導体スイッ
チング素子が導通状態に制御される期間中だけリセット
状態が解除され前記クロックパルスの発生数を計数する
計数手段と、前記ゲート制御用パルス信号に応答し前記
ゲート制御用パルス信号によって前記半導体スイッチン
グ素子が導通状態に制御される期間中だけリセット状態
が解除され前記計数手段の計数結果が所定値に達したと
きに生じる所定のレベル状態をラッチするラッチ手段
と、該ラッチ手段に応答し該ラッチ手段が前記所定のレ
ベル状態をラッチしている期間中は前記ゲート制御用パ
ルス信号に応答して前記半導体スイッチング素子がオン
状態となるのを禁止する手段とを備えて成っている点に
ある。
の本発明の特徴は、ゲート制御用パルス信号に応答して
オン、オフ制御される半導体スイッチング素子を含んで
成り該半導体スイッチング素子のオン、オフ動作に従っ
て直流電源から放電加工間隙に加工用パルスエネルギー
を供給するためのスイッチング回路を保護するための保
護回路であって、クロックパルスを出力するクロックパ
ルス発生手段と、前記ゲート制御用パルス信号に応答し
前記ゲート制御用パルス信号によって前記半導体スイッ
チング素子が導通状態に制御される期間中だけリセット
状態が解除され前記クロックパルスの発生数を計数する
計数手段と、前記ゲート制御用パルス信号に応答し前記
ゲート制御用パルス信号によって前記半導体スイッチン
グ素子が導通状態に制御される期間中だけリセット状態
が解除され前記計数手段の計数結果が所定値に達したと
きに生じる所定のレベル状態をラッチするラッチ手段
と、該ラッチ手段に応答し該ラッチ手段が前記所定のレ
ベル状態をラッチしている期間中は前記ゲート制御用パ
ルス信号に応答して前記半導体スイッチング素子がオン
状態となるのを禁止する手段とを備えて成っている点に
ある。
【０００７】所定値は、半導体スイッチング素子に予定
した時間を大幅に越えて電流が連続的に流れて自らが破
損し、又はスイッチング回路の他の部分がそのために破
損したりすることがないようにするため、スイッチング
回路に使用されている素子の定格等を考慮したその時の
加工用パルス電流に対する最大許容時間を越えないよう
に適宜に定めることができる。
した時間を大幅に越えて電流が連続的に流れて自らが破
損し、又はスイッチング回路の他の部分がそのために破
損したりすることがないようにするため、スイッチング
回路に使用されている素子の定格等を考慮したその時の
加工用パルス電流に対する最大許容時間を越えないよう
に適宜に定めることができる。
【０００８】
【発明の実施の形態】以下、図面を参照して本発明の実
施の形態の一例につき詳細に説明する。
施の形態の一例につき詳細に説明する。
【０００９】図１は、本発明による保護回路を備えたワ
イヤカット放電加工装置の実施の形態の一例を示す概略
構成図である。Ｗは被加工物、Ｅはワイヤー電極、５ａ
は放電加工用パルスエネルギーを供給するための直流電
源でその負極は一対の通電コマＫ１、Ｋ２によってワイ
ヤー電極Ｅと電気的に接続されている。直流電源５ａの
正極は、ダイオードＤ及びスイッチング素子ＴＲＡから
成るスイッチング回路ＳＷを介して被加工物Ｗに接続さ
れている。
イヤカット放電加工装置の実施の形態の一例を示す概略
構成図である。Ｗは被加工物、Ｅはワイヤー電極、５ａ
は放電加工用パルスエネルギーを供給するための直流電
源でその負極は一対の通電コマＫ１、Ｋ２によってワイ
ヤー電極Ｅと電気的に接続されている。直流電源５ａの
正極は、ダイオードＤ及びスイッチング素子ＴＲＡから
成るスイッチング回路ＳＷを介して被加工物Ｗに接続さ
れている。
【００１０】スイッチング素子ＴＲＡは、所要の電流容
量を確保するために複数のＦＥＴ素子から成っている
が、これらのＦＥＴ素子はゲート制御回路３からの一組
のゲート制御パルス信号Ｇａｔｅ１＋、Ｇａｔｅ１−に
応答して同時にオン、オフ制御されるため、図１では１
つのスイッチング素子として示されている。本実施の形
態では、スイッチング素子ＴＲＡは、ＦＥＴ素子１６個
を１組として２組を用いて構成されている。各ＦＥＴ素
子の耐電圧は５００Ｖ、各定格電流は２０Ａ、パルス電
流で５０Ａである。したがって、スイッチング素子ＴＲ
Ａによって１６００Ａのピーク電流が供給できる。もし
これらのＦＥＴ素子がオンし続けると、スイッチング回
路ＳＷ中に電流制限抵抗が含まれていないので、そこに
流れる電流が増加し続けてこれらのＦＥＴ素子が破損す
る上にスイッチング回路ＳＷが燃えてしまう。このよう
な事故が生じるのを防止するため、保護回路７が設けら
れている。
量を確保するために複数のＦＥＴ素子から成っている
が、これらのＦＥＴ素子はゲート制御回路３からの一組
のゲート制御パルス信号Ｇａｔｅ１＋、Ｇａｔｅ１−に
応答して同時にオン、オフ制御されるため、図１では１
つのスイッチング素子として示されている。本実施の形
態では、スイッチング素子ＴＲＡは、ＦＥＴ素子１６個
を１組として２組を用いて構成されている。各ＦＥＴ素
子の耐電圧は５００Ｖ、各定格電流は２０Ａ、パルス電
流で５０Ａである。したがって、スイッチング素子ＴＲ
Ａによって１６００Ａのピーク電流が供給できる。もし
これらのＦＥＴ素子がオンし続けると、スイッチング回
路ＳＷ中に電流制限抵抗が含まれていないので、そこに
流れる電流が増加し続けてこれらのＦＥＴ素子が破損す
る上にスイッチング回路ＳＷが燃えてしまう。このよう
な事故が生じるのを防止するため、保護回路７が設けら
れている。
【００１１】ゲート制御回路３から出力されるゲート制
御信号Ｇａｔｅ２は、電流制限抵抗器Ｒと共に別のスイ
ッチング回路を構成するスイッチング素子ＴＲＢをオ
ン、オフ制御するための信号であり、スイッチング素子
ＴＲＢがオンとなると直流電源５ｂの電圧が放電加工間
隙Ｇに印加され、これにより放電加工間隙Ｇにおいて放
電が開始せしめられる。放電加工間隙Ｇにおいて放電が
開始されたか否かは、検出回路４において検出され、検
出回路４で放電の開始が検出されるとスイッチング素子
ＴＲＢはオフとされ、ゲート制御パルス信号Ｇａｔｅ１
＋、Ｇａｔｅ１−が出力されてスイッチング素子ＴＲＡ
がオンとなる。
御信号Ｇａｔｅ２は、電流制限抵抗器Ｒと共に別のスイ
ッチング回路を構成するスイッチング素子ＴＲＢをオ
ン、オフ制御するための信号であり、スイッチング素子
ＴＲＢがオンとなると直流電源５ｂの電圧が放電加工間
隙Ｇに印加され、これにより放電加工間隙Ｇにおいて放
電が開始せしめられる。放電加工間隙Ｇにおいて放電が
開始されたか否かは、検出回路４において検出され、検
出回路４で放電の開始が検出されるとスイッチング素子
ＴＲＢはオフとされ、ゲート制御パルス信号Ｇａｔｅ１
＋、Ｇａｔｅ１−が出力されてスイッチング素子ＴＲＡ
がオンとなる。
【００１２】７は本発明により構成された保護回路であ
る。保護回路７は、ゲート制御回路３の誤動作により又
は外部からの雑音の影響等によりゲート制御パルス信号
Ｇａｔｅ１＋、Ｇａｔｅ１−が予定したタイミングで
「Ｌ」レベルにならず、スイッチング素子ＴＲＡが予定
のオン時間を超えて閉状態となり、これにより流れる電
流によってスイッチング回路ＳＷが損傷するという事態
が生じるのを確実に防止する目的で設けられている。
る。保護回路７は、ゲート制御回路３の誤動作により又
は外部からの雑音の影響等によりゲート制御パルス信号
Ｇａｔｅ１＋、Ｇａｔｅ１−が予定したタイミングで
「Ｌ」レベルにならず、スイッチング素子ＴＲＡが予定
のオン時間を超えて閉状態となり、これにより流れる電
流によってスイッチング回路ＳＷが損傷するという事態
が生じるのを確実に防止する目的で設けられている。
【００１３】なお、１は、キーボード等から成る入力装
置とＣＲＴ表示装置（いずれも図示せず）とを具えて成
る公知の構成の数値制御装置であり、放電加工のための
電気的加工条件の設定がここで行われ、電気的加工条件
の設定信号がゲート制御回路３に送られる。
置とＣＲＴ表示装置（いずれも図示せず）とを具えて成
る公知の構成の数値制御装置であり、放電加工のための
電気的加工条件の設定がここで行われ、電気的加工条件
の設定信号がゲート制御回路３に送られる。
【００１４】外部記憶装置（ＨＤＤ）２は、保護回路７
から後述するようにして出力されて数値制御装置１に入
力されるエラー信号ＧＥｒｒの発生を記録しておくため
に用いられている。エラー信号ＧＥｒｒが数値制御装置
１に送られてくると、図示しないＣＲＴ表示装置上に異
常の発生を表示すると共に、その発生回数或いは発生頻
度、その時使用されていた加工条件などが加工の履歴と
して外部記憶装置２に保存される。
から後述するようにして出力されて数値制御装置１に入
力されるエラー信号ＧＥｒｒの発生を記録しておくため
に用いられている。エラー信号ＧＥｒｒが数値制御装置
１に送られてくると、図示しないＣＲＴ表示装置上に異
常の発生を表示すると共に、その発生回数或いは発生頻
度、その時使用されていた加工条件などが加工の履歴と
して外部記憶装置２に保存される。
【００１５】次に、図２及び図３を参照して保護回路７
の構成について説明する。
の構成について説明する。
【００１６】ノイズ等の影響を受け難くする目的で、ゲ
ート制御回路３の１組の出力ライン３Ａ、３Ｂに同時に
出力される１組のゲート制御パルス信号Ｇａｔｅ１＋、
Ｇａｔｅ１−は、ラインレシーバ７１によってスイッチ
ング素子ＴＲＡのオン、オフを制御するための所要のゲ
ート制御パルス信号Ｇａｔｅ１ｂとして取り出され（図
３（Ｂ））、アンドゲート７６の一方の入力端子７６Ａ
に印加される。
ート制御回路３の１組の出力ライン３Ａ、３Ｂに同時に
出力される１組のゲート制御パルス信号Ｇａｔｅ１＋、
Ｇａｔｅ１−は、ラインレシーバ７１によってスイッチ
ング素子ＴＲＡのオン、オフを制御するための所要のゲ
ート制御パルス信号Ｇａｔｅ１ｂとして取り出され（図
３（Ｂ））、アンドゲート７６の一方の入力端子７６Ａ
に印加される。
【００１７】７２は２ＭＨｚのクロックパルスＣＬＫ
（図３（Ａ））を出力するクロック発生器であり、クロ
ックパルスＣＬＫは、ゲート制御パルス信号Ｇａｔｅ１
ｂがリセット信号ＣＬＲ／（図３（Ｃ））としてそのリ
セット端子Ｒに印加されているカウンタ７３のクロック
入力端子ＣＫに与えられている。なお、本実施の形態で
は、クロックパルス信号ＣＬＫは、ゲート制御パルス信
号Ｇａｔｅ１ｂとは同期していない。
（図３（Ａ））を出力するクロック発生器であり、クロ
ックパルスＣＬＫは、ゲート制御パルス信号Ｇａｔｅ１
ｂがリセット信号ＣＬＲ／（図３（Ｃ））としてそのリ
セット端子Ｒに印加されているカウンタ７３のクロック
入力端子ＣＫに与えられている。なお、本実施の形態で
は、クロックパルス信号ＣＬＫは、ゲート制御パルス信
号Ｇａｔｅ１ｂとは同期していない。
【００１８】カウンタ７３は、リセット信号ＣＬＲ／が
「Ｌ」レベルの場合にリセット状態とされ、リセット信
号ＣＬＲ／が「Ｈ」レベルとなったときにそのリセット
状態が解除され、クロック入力端子ＣＫに入力されるク
ロックパルスＣＬＫの個数を計数する。カウンタ７３は
その計数値が所定値ｎに達したときに出力端子Ｑのレベ
ルが「Ｈ」となるように構成されている。この所定値ｎ
の設定方法については後述する。なお、カウンタ７３は
シフトレジスタにて構成することも可能である。
「Ｌ」レベルの場合にリセット状態とされ、リセット信
号ＣＬＲ／が「Ｈ」レベルとなったときにそのリセット
状態が解除され、クロック入力端子ＣＫに入力されるク
ロックパルスＣＬＫの個数を計数する。カウンタ７３は
その計数値が所定値ｎに達したときに出力端子Ｑのレベ
ルが「Ｈ」となるように構成されている。この所定値ｎ
の設定方法については後述する。なお、カウンタ７３は
シフトレジスタにて構成することも可能である。
【００１９】７４は出力端子Ｑの出力に応答して動作す
るラッチ回路で、そのリセット端子Ｒにはリセット信号
ＣＬＲ／が印加されており、カウンタ７３の場合と同様
に、ラッチ回路７４はリセット信号ＣＬＲ／が「Ｌ」レ
ベルとなったときにリセットされる。したがって、リセ
ット信号ＣＬＲ／が「Ｈ」レベルとなっている場合には
ラッチ回路７４のリセット状態は解除されており、出力
端子Ｑのレベルが「Ｈ」となると、ラッチ回路７４はこ
の「Ｈ」レベルの状態をラッチし、この「Ｈ」レベルの
信号をその出力端子ＯＵＴからエラー信号ＧＥｒｒとし
て出力する。
るラッチ回路で、そのリセット端子Ｒにはリセット信号
ＣＬＲ／が印加されており、カウンタ７３の場合と同様
に、ラッチ回路７４はリセット信号ＣＬＲ／が「Ｌ」レ
ベルとなったときにリセットされる。したがって、リセ
ット信号ＣＬＲ／が「Ｈ」レベルとなっている場合には
ラッチ回路７４のリセット状態は解除されており、出力
端子Ｑのレベルが「Ｈ」となると、ラッチ回路７４はこ
の「Ｈ」レベルの状態をラッチし、この「Ｈ」レベルの
信号をその出力端子ＯＵＴからエラー信号ＧＥｒｒとし
て出力する。
【００２０】エラー信号ＧＥｒｒは、先に説明したよう
に数値制御装置１に送られると共に、インバータ７５で
レベル反転してイネーブル信号ＧＥｎｂとされ、イネー
ブル信号ＧＥｎｂはアンドゲート７６の他方の入力端子
７６Ｂに印加される。アンドゲート７６は、イネーブル
信号ＧＥｎｂ及びゲート制御パルス信号Ｇａｔｅ１ｂに
応答し、スイッチング素子ＴＲＡをオン、オフ制御する
ための制御信号Ｇａｔｅ１（図３（Ｆ））がアンドゲー
ト７６から出力され、スイッチング素子ＴＲＡのゲート
電極に印加される。
に数値制御装置１に送られると共に、インバータ７５で
レベル反転してイネーブル信号ＧＥｎｂとされ、イネー
ブル信号ＧＥｎｂはアンドゲート７６の他方の入力端子
７６Ｂに印加される。アンドゲート７６は、イネーブル
信号ＧＥｎｂ及びゲート制御パルス信号Ｇａｔｅ１ｂに
応答し、スイッチング素子ＴＲＡをオン、オフ制御する
ための制御信号Ｇａｔｅ１（図３（Ｆ））がアンドゲー
ト７６から出力され、スイッチング素子ＴＲＡのゲート
電極に印加される。
【００２１】次に、図２に示した保護回路７の動作につ
いて、図３を参照しながら説明する。
いて、図３を参照しながら説明する。
【００２２】ゲート制御回路３では、数値制御装置１か
ら送られてくる電気的加工条件に従ってスイッチング素
子ＴＲＡを繰り返しオン、オフさせるために必要なゲー
ト制御パルス信号Ｇａｔｅ１＋、Ｇａｔｅ１−を出力
し、保護回路７のラインレシーバ７１によってゲート制
御パルス信号Ｇａｔｅ１ｂが得られている。本実施の形
態では、スイッチング素子ＴＲＡのオン制御時間の長さ
はＴＧ（図３（Ｂ）参照）に定められている。
ら送られてくる電気的加工条件に従ってスイッチング素
子ＴＲＡを繰り返しオン、オフさせるために必要なゲー
ト制御パルス信号Ｇａｔｅ１＋、Ｇａｔｅ１−を出力
し、保護回路７のラインレシーバ７１によってゲート制
御パルス信号Ｇａｔｅ１ｂが得られている。本実施の形
態では、スイッチング素子ＴＲＡのオン制御時間の長さ
はＴＧ（図３（Ｂ）参照）に定められている。
【００２３】したがって、時点Ｔ１においてゲート制御
パルス信号Ｇａｔｅ１ｂのレベルが「Ｌ」から「Ｈ」に
なると、アンドゲート７６の一方の入力端子７６Ａのレ
ベルが「Ｈ」となる。これと同時にカウンタ７３及びラ
ッチ回路７４のリセット状態が解除される。このときカ
ウンタ７３の計数値は０であるから、出力端子Ｑのレベ
ルは「Ｌ」であり、ラッチ回路７４の出力端子ＯＵＴの
レベルもまた「Ｌ」である。この結果、イネーブル信号
ＧＥｎｂのレベルは「Ｈ」となってアンドゲート７６の
他方の入力端子７６Ｂのレベルが「Ｈ」となるので、制
御信号Ｇａｔｅ１のレベルが「Ｈ」となって、スイッチ
ング素子ＴＲＡがオンとなり、放電加工間隙Ｇには直流
電源５ａから高レベルの放電加工電流が流れ込む。
パルス信号Ｇａｔｅ１ｂのレベルが「Ｌ」から「Ｈ」に
なると、アンドゲート７６の一方の入力端子７６Ａのレ
ベルが「Ｈ」となる。これと同時にカウンタ７３及びラ
ッチ回路７４のリセット状態が解除される。このときカ
ウンタ７３の計数値は０であるから、出力端子Ｑのレベ
ルは「Ｌ」であり、ラッチ回路７４の出力端子ＯＵＴの
レベルもまた「Ｌ」である。この結果、イネーブル信号
ＧＥｎｂのレベルは「Ｈ」となってアンドゲート７６の
他方の入力端子７６Ｂのレベルが「Ｈ」となるので、制
御信号Ｇａｔｅ１のレベルが「Ｈ」となって、スイッチ
ング素子ＴＲＡがオンとなり、放電加工間隙Ｇには直流
電源５ａから高レベルの放電加工電流が流れ込む。
【００２４】カウンタ７３にセットされる所定値ｎは、
ゲート制御パルス信号Ｇａｔｅ１ｂのパルス幅が、すな
わちスイッチング素子ＴＲＡのオン時間が、スイッチン
グ回路ＳＷに対する最大許容オン時間ＯＮＭＡＸを超え
たか否かを判別するための数として定められるものであ
り、クロックパルスＣＬＫの周期をｔ（図２（Ａ）参
照）としたとき、ＯＮＭＡＸ／ｔカウント目がｎに設定
されている。
ゲート制御パルス信号Ｇａｔｅ１ｂのパルス幅が、すな
わちスイッチング素子ＴＲＡのオン時間が、スイッチン
グ回路ＳＷに対する最大許容オン時間ＯＮＭＡＸを超え
たか否かを判別するための数として定められるものであ
り、クロックパルスＣＬＫの周期をｔ（図２（Ａ）参
照）としたとき、ＯＮＭＡＸ／ｔカウント目がｎに設定
されている。
【００２５】図３に示す例では、ゲート制御パルス信号
Ｇａｔｅ１ｂは時点Ｔ１において「Ｈ」レベルとなった
後、所定のオン時間ＴＧ経過後の時点Ｔ２で「Ｌ」にな
っている。このため、カウンタ７３のカウント値はｎよ
り小さい４であり、したがって、出力端子Ｑが「Ｈ」と
なる前にカウンタ７３がリセットされることになる。こ
の結果、エラー信号ＧＥｒｒは出力されず、アンドゲー
ト７６からはゲート制御パルス信号Ｇａｔｅ１ｂがその
まま制御信号Ｇａｔｅ１として出力される（図３
（Ｂ）、（Ｃ）、（Ｄ））。
Ｇａｔｅ１ｂは時点Ｔ１において「Ｈ」レベルとなった
後、所定のオン時間ＴＧ経過後の時点Ｔ２で「Ｌ」にな
っている。このため、カウンタ７３のカウント値はｎよ
り小さい４であり、したがって、出力端子Ｑが「Ｈ」と
なる前にカウンタ７３がリセットされることになる。こ
の結果、エラー信号ＧＥｒｒは出力されず、アンドゲー
ト７６からはゲート制御パルス信号Ｇａｔｅ１ｂがその
まま制御信号Ｇａｔｅ１として出力される（図３
（Ｂ）、（Ｃ）、（Ｄ））。
【００２６】次に、何らかの理由により、時点Ｔ３で
「Ｈ」レベルとなったときのゲート制御パルス信号Ｇａ
ｔｅ１ｂのパルス幅がＴＧより大きくなりＯＮＭＡＸを
超えるＴＢとなってしまった場合の動作について説明す
る。
「Ｈ」レベルとなったときのゲート制御パルス信号Ｇａ
ｔｅ１ｂのパルス幅がＴＧより大きくなりＯＮＭＡＸを
超えるＴＢとなってしまった場合の動作について説明す
る。
【００２７】カウンタ７３及びラッチ回路７４のリセッ
ト状態は時点Ｔ３において解除され、カウンタ７３にお
いてクロックパルスＣＬＫの計数が０から開始される。
カウンタ７３での計数値が４になってもゲート制御パル
ス信号Ｇａｔｅ１ｂのレベルが「Ｌ」とならないため、
カウンタ７３の計数値がさらに増加し、時点Ｔ４におい
てｎとなるとその出力端子Ｑが「Ｈ」レベルとなり、ラ
ッチ回路７４の出力端子ＯＵＴから出力されるエラー信
号ＧＥｒｒのレベルが「Ｈ」となる（図３（Ｄ））。こ
の結果、イネーブル信号ＧＥｎｂのレベルがＴ４で
「Ｌ」となり、アンドゲート７６が閉じられるので、ゲ
ート制御パルス信号Ｇａｔｅ１ｂのレベルが「Ｈ」状態
のままであっても制御信号Ｇａｔｅ１のレベルは「Ｌ」
となり、スイッチング素子ＴＲＡが強制的にオフとさ
れ、スイッチング回路ＳＷに損傷を生じることが確実に
防止される。
ト状態は時点Ｔ３において解除され、カウンタ７３にお
いてクロックパルスＣＬＫの計数が０から開始される。
カウンタ７３での計数値が４になってもゲート制御パル
ス信号Ｇａｔｅ１ｂのレベルが「Ｌ」とならないため、
カウンタ７３の計数値がさらに増加し、時点Ｔ４におい
てｎとなるとその出力端子Ｑが「Ｈ」レベルとなり、ラ
ッチ回路７４の出力端子ＯＵＴから出力されるエラー信
号ＧＥｒｒのレベルが「Ｈ」となる（図３（Ｄ））。こ
の結果、イネーブル信号ＧＥｎｂのレベルがＴ４で
「Ｌ」となり、アンドゲート７６が閉じられるので、ゲ
ート制御パルス信号Ｇａｔｅ１ｂのレベルが「Ｈ」状態
のままであっても制御信号Ｇａｔｅ１のレベルは「Ｌ」
となり、スイッチング素子ＴＲＡが強制的にオフとさ
れ、スイッチング回路ＳＷに損傷を生じることが確実に
防止される。
【００２８】スイッチング回路ＳＷを介して高レベルの
電流を短期間繰り返し放電加工間隙Ｇに供給する構成に
おいては、スイッチング素子ＴＲＡのＯＮ時間が若干長
くなっただけでもスイッチング回路ＳＷの焼損などの事
故を生じることになるが、保護回路７を用いることによ
り、ゲート制御パルス信号Ｇａｔｅ１ｂのパルス幅が予
定値ＴＧよりどんなに大きくなってもカウンタ７３にお
いて設定された計数値ｎによって定まる時間ｎ×ｔを越
えてスイッチング素子ＴＲＡがオン状態を連続して持続
することがない。すなわち、スイッチング素子ＴＲＡの
オン時間がスイッチング回路ＳＷに対する最大許容時間
ＯＮＭＡＸを越えるのを確実に防止できるので，スイッ
チング回路ＳＷの破損や焼損を確実に防止することがで
きる。したがって、例えばスイッチング素子が破損した
場合、それを実装している基板の焼損が生じて基板の交
換が必要となるのでメンテナンスに不都合であるが、保
護回路７を用いればこのような不都合を生じさせること
がない。
電流を短期間繰り返し放電加工間隙Ｇに供給する構成に
おいては、スイッチング素子ＴＲＡのＯＮ時間が若干長
くなっただけでもスイッチング回路ＳＷの焼損などの事
故を生じることになるが、保護回路７を用いることによ
り、ゲート制御パルス信号Ｇａｔｅ１ｂのパルス幅が予
定値ＴＧよりどんなに大きくなってもカウンタ７３にお
いて設定された計数値ｎによって定まる時間ｎ×ｔを越
えてスイッチング素子ＴＲＡがオン状態を連続して持続
することがない。すなわち、スイッチング素子ＴＲＡの
オン時間がスイッチング回路ＳＷに対する最大許容時間
ＯＮＭＡＸを越えるのを確実に防止できるので，スイッ
チング回路ＳＷの破損や焼損を確実に防止することがで
きる。したがって、例えばスイッチング素子が破損した
場合、それを実装している基板の焼損が生じて基板の交
換が必要となるのでメンテナンスに不都合であるが、保
護回路７を用いればこのような不都合を生じさせること
がない。
【００２９】また、スイッチング回路が本実施の形態に
示したように無抵抗回路としてスイッチング回路中の抵
抗分を少なくし、放電電流の立ち上がりを早くして、高
いエネルギーを持つ放電の回数を多くして加工速度の改
善を図るようにした場合、１０００Ａを１μｓｅｃ位で
立ち上げるため、これ以上小さくできない回路の抵抗分
に対して２８０Ｖと基準電圧を高くすることで所望の立
ち上がり時間と電流値を得ている。しかしこの場合飽和
電流が１４０００Ａとなり、これを流すためには、スイ
ッチング素子ＴＲＡを構成する各ＦＥＴ素子のピーク電
流を５０Ａとすると、ＦＥＴ素子の数は２８０個となっ
てしまう。これはコスト面や設計上不都合であり、実際
にはＦＥＴ素子の数は所望の電流値から数十個に減ら
し、ピーク電流以上流れないような範囲のパルスを制御
されたゲート制御パルス信号として上位から与えてい
る。ところが電気的なノイズや制御ソフトウェアのバグ
など、何らかの原因でゲート制御パルス信号の時間幅が
長くなってしまった場合にはＦＥＴ素子が過電流により
破損してしまう。保護回路７を用いればこのような現象
を上述の如くして有効に防ぐことができる。
示したように無抵抗回路としてスイッチング回路中の抵
抗分を少なくし、放電電流の立ち上がりを早くして、高
いエネルギーを持つ放電の回数を多くして加工速度の改
善を図るようにした場合、１０００Ａを１μｓｅｃ位で
立ち上げるため、これ以上小さくできない回路の抵抗分
に対して２８０Ｖと基準電圧を高くすることで所望の立
ち上がり時間と電流値を得ている。しかしこの場合飽和
電流が１４０００Ａとなり、これを流すためには、スイ
ッチング素子ＴＲＡを構成する各ＦＥＴ素子のピーク電
流を５０Ａとすると、ＦＥＴ素子の数は２８０個となっ
てしまう。これはコスト面や設計上不都合であり、実際
にはＦＥＴ素子の数は所望の電流値から数十個に減ら
し、ピーク電流以上流れないような範囲のパルスを制御
されたゲート制御パルス信号として上位から与えてい
る。ところが電気的なノイズや制御ソフトウェアのバグ
など、何らかの原因でゲート制御パルス信号の時間幅が
長くなってしまった場合にはＦＥＴ素子が過電流により
破損してしまう。保護回路７を用いればこのような現象
を上述の如くして有効に防ぐことができる。
【００３０】以上、本発明を無抵抗方式のスイッチング
回路の保護のための実施の形態について説明したが、本
発明はこの実施の形態に限定されるものではなく、他の
種々の形式のスイッチング回路に対しても同様にして適
用することができ、同様の効果を得ることができる。
回路の保護のための実施の形態について説明したが、本
発明はこの実施の形態に限定されるものではなく、他の
種々の形式のスイッチング回路に対しても同様にして適
用することができ、同様の効果を得ることができる。
【００３１】また、形彫り放電加工装置において電流制
限抵抗を備えた方式のスイッチング回路に本発明の技術
思想を利用すれば、何らかの原因で設定された加工パル
ス時間以上のゲート制御信号がスイッチング回路に与え
られ、正常な放電が所定時間以上継続してアーク放電に
移行し被加工物に損傷を与えるという問題も防止するこ
とが出来る。この場合、設定ゲート制御パルス時間を基
にカウントするクロックパルス数を適宜設定できる回路
を付加すれば良いことは、容易に本発明構成から理解で
きるであろう。
限抵抗を備えた方式のスイッチング回路に本発明の技術
思想を利用すれば、何らかの原因で設定された加工パル
ス時間以上のゲート制御信号がスイッチング回路に与え
られ、正常な放電が所定時間以上継続してアーク放電に
移行し被加工物に損傷を与えるという問題も防止するこ
とが出来る。この場合、設定ゲート制御パルス時間を基
にカウントするクロックパルス数を適宜設定できる回路
を付加すれば良いことは、容易に本発明構成から理解で
きるであろう。
【００３２】
【発明の効果】本発明によれば、上述の如く、スイッチ
ング回路を構成するスイッチング素子のオン、オフ制御
のためのゲート制御パルス信号のパルス幅が何らかの原
因で広くなってしまったとしても、スイッチング回路に
流れる電流の通電時間を所定の許容時間以下に確実に抑
えることができるので、スイッチング回路の損傷や焼損
の事故を確実に防止することができる。
ング回路を構成するスイッチング素子のオン、オフ制御
のためのゲート制御パルス信号のパルス幅が何らかの原
因で広くなってしまったとしても、スイッチング回路に
流れる電流の通電時間を所定の許容時間以下に確実に抑
えることができるので、スイッチング回路の損傷や焼損
の事故を確実に防止することができる。
【００３３】一般にスイッチング素子の破損等が生じた
場合、それを実装している基板の焼損が生じるため、基
板の交換が必要となりメンテナンス上手間が掛かること
になるが、本発明によれば、このような基板交換を殆ど
なくすことができる。したがって、上述したメンテナン
スにおける手間の増大を懸念することなしにスイッチン
グ素子の数を減らしてスイッチング素子１個当りに流す
電流の値を大きくすることができるので、放電加工装置
のコスト面、性能面における向上を図ることができる。
場合、それを実装している基板の焼損が生じるため、基
板の交換が必要となりメンテナンス上手間が掛かること
になるが、本発明によれば、このような基板交換を殆ど
なくすことができる。したがって、上述したメンテナン
スにおける手間の増大を懸念することなしにスイッチン
グ素子の数を減らしてスイッチング素子１個当りに流す
電流の値を大きくすることができるので、放電加工装置
のコスト面、性能面における向上を図ることができる。
【図１】本発明による保護回路を具えたワイヤカット放
電加工装置の実施の形態の一例を示す概略構成図。
電加工装置の実施の形態の一例を示す概略構成図。
【図２】図１に示した保護回路の詳細回路図。
【図３】図２の各部における信号の波形図。
５ａ 直流電源 ７２ クロック発生器 ７３ カウンタ ７４ ラッチ回路 ７５ インバータ ７６ アンドゲート ＣＬＫ クロックパルス ＣＬＲ／ リセット信号 Ｇ 放電加工間隙 Ｇａｔｅ１ 制御信号 Ｇａｔｅ１＋、Ｇａｔｅ１−、Ｇａｔｅ１ｂ ゲート制
御パルス信号 ＧＥｎｂ イネーブル信号 ＧＥｒｒ エラー信号 ＳＷ スイッチング回路 ＴＲＡ スイッチング素子
御パルス信号 ＧＥｎｂ イネーブル信号 ＧＥｒｒ エラー信号 ＳＷ スイッチング回路 ＴＲＡ スイッチング素子
Claims (1)
- 【請求項１】 ゲート制御用パルス信号に応答してオ
ン、オフ制御される半導体スイッチング素子を含んで成
り該半導体スイッチング素子のオン、オフ動作に従って
直流電源から放電加工間隙に加工用パルスエネルギーを
供給するためのスイッチング回路を保護するための保護
回路であって、 クロックパルスを出力するクロックパルス発生手段と、 前記ゲート制御用パルス信号に応答し前記ゲート制御用
パルス信号によって前記半導体スイッチング素子が導通
状態に制御される期間中だけリセット状態が解除され前
記クロックパルスの発生数を計数する計数手段と、 前記ゲート制御用パルス信号に応答し前記ゲート制御用
パルス信号によって前記半導体スイッチング素子が導通
状態に制御される期間中だけリセット状態が解除され前
記計数手段の計数結果が所定値に達したときに生じる所
定のレベル状態をラッチするラッチ手段と、 該ラッチ手段に応答し該ラッチ手段が前記所定のレベル
状態をラッチしている期間中は前記ゲート制御用パルス
信号に応答して前記半導体スイッチング素子がオン状態
となるのを禁止する手段とを備えて成っていることを特
徴とする放電加工装置用スイッチング回路の保護回路。
Priority Applications (4)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP09810998A JP3830655B2 (ja) | 1998-03-27 | 1998-03-27 | 放電加工装置用スイッチング回路の保護回路 |
| CN99800141A CN1118348C (zh) | 1998-03-27 | 1999-03-29 | 具有开关元件的保护电路的放电加工电源 |
| PCT/JP1999/001637 WO1999050017A1 (fr) | 1998-03-27 | 1999-03-29 | Alimentation pour usinage par decharges electriques munie d'un circuit de protection pour element de commutation |
| US09/424,534 US6429396B1 (en) | 1998-03-27 | 1999-03-29 | Electric discharge processing power supply having a protection network for the switching element |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP09810998A JP3830655B2 (ja) | 1998-03-27 | 1998-03-27 | 放電加工装置用スイッチング回路の保護回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH11277342A true JPH11277342A (ja) | 1999-10-12 |
| JP3830655B2 JP3830655B2 (ja) | 2006-10-04 |
Family
ID=14211170
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP09810998A Expired - Fee Related JP3830655B2 (ja) | 1998-03-27 | 1998-03-27 | 放電加工装置用スイッチング回路の保護回路 |
Country Status (4)
| Country | Link |
|---|---|
| US (1) | US6429396B1 (ja) |
| JP (1) | JP3830655B2 (ja) |
| CN (1) | CN1118348C (ja) |
| WO (1) | WO1999050017A1 (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN107918430A (zh) * | 2017-12-07 | 2018-04-17 | 中国南方电网有限责任公司超高压输电公司曲靖局 | 一种实现开关量回路在线检修的直流控制保护装置 |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| DE10206485B4 (de) * | 2002-02-16 | 2007-06-21 | Robert Bosch Gmbh | Stromversorgungseinrichtung und Elektrogerät |
Family Cites Families (12)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5633208B2 (ja) * | 1971-10-29 | 1981-08-01 | ||
| US3805012A (en) * | 1973-03-16 | 1974-04-16 | Colt Ind Operating Corp | Electrical discharge machining power supply with protective system for output switch failure |
| JPS58206312A (ja) * | 1982-05-25 | 1983-12-01 | Mitsubishi Electric Corp | ワイヤカツト放電加工用電源 |
| JPS5964225A (ja) * | 1983-08-22 | 1984-04-12 | Inoue Japax Res Inc | 放電加工装置 |
| JPH0716818B2 (ja) * | 1985-03-15 | 1995-03-01 | ブラザー工業株式会社 | 放電加工機 |
| JPS63150111A (ja) * | 1986-12-12 | 1988-06-22 | Hoden Seimitsu Kako Kenkyusho Ltd | 放電加工装置 |
| US5182474A (en) * | 1991-03-26 | 1993-01-26 | Sodick Co., Ltd. | Pulse control circuit for electric discharge machine using programmable logic |
| JP3014793B2 (ja) * | 1991-04-01 | 2000-02-28 | 株式会社ソディック | 加工電流制御方法及び加工電流制御装置 |
| JP2654334B2 (ja) * | 1993-06-16 | 1997-09-17 | 韓國原子力研究所 | 放電加工波形の分類によるアーク防止方法 |
| JP3019670B2 (ja) * | 1993-06-30 | 2000-03-13 | 三菱電機株式会社 | 放電加工装置 |
| JP3343025B2 (ja) * | 1996-05-30 | 2002-11-11 | 三菱電機株式会社 | 放電加工機用電源装置およびその制御方法 |
| JP3729961B2 (ja) * | 1997-01-14 | 2005-12-21 | 株式会社小糸製作所 | 放電灯点灯回路 |
-
1998
- 1998-03-27 JP JP09810998A patent/JP3830655B2/ja not_active Expired - Fee Related
-
1999
- 1999-03-29 WO PCT/JP1999/001637 patent/WO1999050017A1/ja active Application Filing
- 1999-03-29 CN CN99800141A patent/CN1118348C/zh not_active Expired - Lifetime
- 1999-03-29 US US09/424,534 patent/US6429396B1/en not_active Expired - Lifetime
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN107918430A (zh) * | 2017-12-07 | 2018-04-17 | 中国南方电网有限责任公司超高压输电公司曲靖局 | 一种实现开关量回路在线检修的直流控制保护装置 |
Also Published As
| Publication number | Publication date |
|---|---|
| CN1256651A (zh) | 2000-06-14 |
| WO1999050017A1 (fr) | 1999-10-07 |
| JP3830655B2 (ja) | 2006-10-04 |
| US6429396B1 (en) | 2002-08-06 |
| CN1118348C (zh) | 2003-08-20 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| JP4390515B2 (ja) | 出力ｍｏｓトランジスタの過電圧保護回路 | |
| US8134400B2 (en) | Semiconductor circuit | |
| DE60018826D1 (de) | Starkstromversorgung zum Schweissen | |
| JP2003101391A (ja) | 半導体装置 | |
| GB2336956A (en) | Circuit for blocking a semiconductor switching device on overcurrent | |
| JP3793012B2 (ja) | 負荷駆動装置 | |
| US8217660B2 (en) | Open terminal detection device and semiconductor device | |
| JPH11277342A (ja) | 放電加工装置用スイッチング回路の保護回路 | |
| JPH09284998A (ja) | 電源装置 | |
| JP2006025547A (ja) | スイッチング電源装置 | |
| JP2004282959A (ja) | 電圧制御型駆動素子の駆動装置 | |
| JP2012222600A (ja) | 電子制御装置 | |
| JP4061947B2 (ja) | プリンタ | |
| JP3657486B2 (ja) | スイッチ素子駆動回路 | |
| JPH06289087A (ja) | インテリジェントパワスイッチ用回路 | |
| JP2002165155A (ja) | 電源電圧制御装置 | |
| JP2000175345A (ja) | 過電流保護回路装置 | |
| KR102518319B1 (ko) | 전류 제한 기능이 있는 다중 스위치 디바이스 및 그 디바이스의 동작 방법 | |
| JPH10267977A (ja) | パワーモジュール | |
| JP2007325236A (ja) | Ｄ級増幅器およびその過電流保護方法 | |
| JP2646706B2 (ja) | 電源制御回路 | |
| JPH02230814A (ja) | 交流スイッチの電流零点遮断制御回路 | |
| JPS59220073A (ja) | スイツチング電源制御回路 | |
| JP2005243869A (ja) | 電磁石駆動装置 | |
| JP2015076996A (ja) | 異常検出保護回路および異常検出保護回路の制御方法 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| TRDD | Decision of grant or rejection written | ||
| A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 Effective date: 20060711 |
|
| A61 | First payment of annual fees (during grant procedure) |
Free format text: JAPANESE INTERMEDIATE CODE: A61 Effective date: 20060712 |
|
| R150 | Certificate of patent or registration of utility model |
Free format text: JAPANESE INTERMEDIATE CODE: R150 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20090721 Year of fee payment: 3 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20100721 Year of fee payment: 4 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20110721 Year of fee payment: 5 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20110721 Year of fee payment: 5 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20120721 Year of fee payment: 6 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20120721 Year of fee payment: 6 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20130721 Year of fee payment: 7 |
|
| R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
| R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
| R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
| R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
| LAPS | Cancellation because of no payment of annual fees |