JP2003101391A - 半導体装置 - Google Patents

Abstract

(57)【要約】 【課題】 ｄｖ／ｄｔ過渡信号が時間差を有して与えら
れた場合でも、パワーデバイスの誤動作を防止できるレ
ベルシフト回路を提供する。 【解決手段】 高電位側パワーデバイス駆動回路ＨＤ１
は、ＮＭＯＳトランジスタ２４および２５を駆動させる
ために、一定の周期Ｔでパルスを出力することで、いわ
ゆる内部クロック信号を生成するクロック信号発生回路
１６と、クロック信号発生回路１６の出力信号Ｓ１０に
同期して外部からの入力信号Ｓ１の状態を監視し、接地
電位を基準として発生されたパルス状の入力信号Ｓ１を
受け、パルス状のオン信号Ｓ２およびオフ信号Ｓ３を発
生させる反復パルス発生回路１７とを有している。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は半導体装置に関し、
特にｄｖ／ｄｔ過渡信号による誤動作を防止したパワー
デバイスのレベルシフト回路に関する。

【０００２】

【従来の技術】図３６に、従来のパワーデバイスのレベ
ルシフト回路９０の構成を示す。なお、図３６に示す構
成は、特開平９−２０００１７号公報に開示されてい
る。

【０００３】図３６において電源ＰＳの正極と負極（接
地電位ＧＮＤ）との間に、ＩＧＢＴ（絶縁ゲート型バイ
ポーラトランジスタ）などのパワーデバイス１２および
１３がトーテムポール接続され、ハーフブリッジ型パワ
ーデバイスを構成している。また、パワーデバイス１２
および１３には、それぞれ、フリーホイールダイオード
Ｄ１およびＤ２が逆並列接続されている。そして、パワ
ーデバイス１２とパワーデバイス１３との接続点Ｎ１に
は負荷（モータなどの誘導性負荷）１４が接続される構
成となっている。

【０００４】図３６において、パワーデバイス１２はパ
ワーデバイス１３との接続点Ｎ１の電位を基準電位とし
て、当該基準電位と電源ＰＳが供給する電源電位との間
でスイッチング動作するデバイスであり、高電位側パワ
ーデバイスと呼称される。

【０００５】また、パワーデバイス１３は接地電位を基
準電位として、当該基準電位と接続点Ｎ１の電位との間
でスイッチング動作するデバイスであり、低電位側パワ
ーデバイスと呼称される。

【０００６】従って、図３６に示すレベルシフト回路９
０は、高電位側パワーデバイス駆動回路ＨＤと、低電位
側パワーデバイス駆動回路ＬＤとに区別される。

【０００７】高電位側パワーデバイスの駆動回路ＨＤ
は、当該駆動回路の電源となる高電位側電源１０の正極
と負極との間に直列に接続されたＮＭＯＳトランジスタ
２４および２５を有し、ＮＭＯＳトランジスタ２４およ
び２５を相補的にオン、オフさせることでパワーデバイ
ス１２をスイッチングする回路である。なお、高電位側
電源１０の負極は接続点Ｎ１に接続されている。また、
ＮＭＯＳトランジスタ２４および２５の接続点の電圧を
高電位側出力電圧ＨＯと呼称する。

【０００８】また、高電位側パワーデバイス駆動回路Ｈ
ＤはＮＭＯＳトランジスタ２４および２５を駆動させる
ために、外部に設けられたマイクロコンピュータなどか
ら与えられ、接地電位を基準として発生されたパルス状
の入力信号Ｓ１の正および負のレベル遷移に応答して、
パルス状のオン信号およびオフ信号を発生させるパルス
発生回路３を有している。

【０００９】パルス発生回路３の２つの出力はレベルシ
フトトランジスタである高耐圧Ｎチャネル型電界効果ト
ランジスタ（ＨＮＭＯＳトランジスタと呼称）４および
５のゲート電極に接続されている。そして、オン信号は
ＨＮＭＯＳトランジスタ４のゲート電極に、オフ信号は
ＨＮＭＯＳトランジスタ５のゲート電極に与えられる構
成となっている。

【００１０】ＨＮＭＯＳトランジスタ４および５のドレ
イン電極はそれぞれ、抵抗２９および３０の一方端に接
続されるとともに、インバータ回路６および７の入力に
も接続されている。

【００１１】そして、インバータ回路６および７の出力
は保護回路８の入力に接続され、保護回路８の出力はＳ
Ｒフリップフロップ回路９のセット入力およびリセット
入力に接続されている。ここで、保護回路８はＳＲフリ
ップフロップ回路９の誤動作を防止するためのフィルタ
回路であり、論理ゲートによって構成されている。な
お、以下においては保護回路８をフィルタ回路８と呼称
する場合もある。

【００１２】ＳＲフリップフロップ回路９のＱ出力はＮ
ＭＯＳトランジスタ２４のゲート電極に接続されるとと
もに、インバータ回路２３の入力にも接続され、インバ
ータ回路２３の出力はＮＭＯＳトランジスタ２５のゲー
ト電極に接続されている。

【００１３】なお、抵抗２９および３０の他方端はＮＭ
ＯＳトランジスタ２４のドレイン電極側、すなわち高電
位側電源１０の正極（この電圧を高電位側浮遊電源絶対
電圧ＶＢと呼称）に接続されている。また、ＮＭＯＳト
ランジスタ２４のソース電極、すなわち高電位側電源１
０の負極（この電圧を高電位側浮遊電源オフセット電圧
ＶＳと呼称）は、ダイオード２１および２２のアノード
に接続され、ダイオード２１および２２のカソードは、
それぞれＨＮＭＯＳトランジスタ４および５のドレイン
電極に接続されている。

【００１４】また、低電位側パワーデバイス駆動回路Ｌ
Ｄは、当該駆動回路の電源となる低電位側電源１１の正
極（この電圧を低電位側固定電源電圧ＶＣＣと呼称）と
負極（接地電位）との間に直列に接続されたＮＭＯＳト
ランジスタ２７および２８を有し、ＮＭＯＳトランジス
タ２７および２８を相補的にオン、オフさせることでパ
ワーデバイス１３をスイッチングする回路である。ここ
で、ＮＭＯＳトランジスタ２７および２８の接続点の電
圧を低電位側出力電圧ＬＯと呼称し、ここの電圧変化が
制御信号Ｓ７となって、パワーデバイス１３が制御され
る。なお、ＮＭＯＳトランジスタ２７は、外部から与え
られる入力信号Ｓ０によって制御され、ＮＭＯＳトラン
ジスタ２８は、入力信号Ｓ０をインバータ回路２６で反
転した信号によって制御されるように構成されている。

【００１５】次に、図３７に示すタイミングチャートを
用いて、レベルシフト回路９０の動作について説明す
る。

【００１６】図３７において、外部から与えられるパル
ス状の入力信号Ｓ１の正および負のレベル遷移に応答し
て、パルス発生回路３がオン信号Ｓ２およびオフ信号Ｓ
３としてパルスを順次発生させる。

【００１７】まず、オン信号Ｓ２として“Ｈ（高電
位）”に遷移するパルス信号が与えられる。このときオ
フ信号Ｓ３は“Ｌ（低電位）”状態であり、オン信号Ｓ
２によって、ＨＮＭＯＳトランジスタ４がオンする。な
お、ＨＮＭＯＳトランジスタ５はオフ状態である。

【００１８】それによってＨＮＭＯＳトランジスタ４に
接続された抵抗２９に電圧降下が発生し、インバータ回
路６に“Ｌ”信号が入力される。一方、ＨＮＭＯＳトラ
ンジスタ５に接続された抵抗３０には電圧降下が発生し
ないので、インバータ回路７には“Ｈ”信号が入力され
続ける。よって、インバータ回路６の出力信号Ｓ４は
“Ｈ”に遷移するパルス信号となり、インバータ回路７
の出力信号Ｓ５は“Ｌ”状態を維持する。

【００１９】そして、インバータ回路６および７の出力
信号Ｓ４およびＳ５を受けた保護回路８からは、出力信
号Ｓ６として、インバータ回路６の出力信号Ｓ４に対応
してパルス信号が出力され、出力信号Ｓ７として、イン
バータ回路７の出力信号Ｓ５に対応して“Ｌ”信号が出
力される。

【００２０】なおオフ信号Ｓ３として“Ｈ（高電位）”
に遷移するパルス信号が与えられた場合も、上記と同様
の動作を行い、保護回路８からは、出力信号Ｓ７とし
て、インバータ回路７の出力信号Ｓ５に対応してパルス
信号が出力され、出力信号Ｓ６として、インバータ回路
６の出力信号Ｓ４に対応して“Ｌ”信号が出力される。

【００２１】この結果、ＳＲフリップフロップ回路９の
出力信号Ｓ８はオン信号が与えられるタイミングで
“Ｈ”に遷移し、オフ信号が与えられるタイミングで
“Ｌ”に遷移する。なお、ＮＭＯＳトランジスタ２４お
よび２５を相補的にオン、オフさせることで得られる、
パワーデバイス１２の制御信号Ｓ９も同様の信号とな
る。

【００２２】ここで問題となるのは、パワーデバイス１
２および１３で構成されるハーフブリッジ型パワーデバ
イスのスイッチング状態によって、接続点Ｎ１からダイ
オード２１および２２のアノードに至るラインで発生す
るｄｖ／ｄｔ過渡信号である。

【００２３】ｄｖ／ｄｔ過渡信号が発生すると、ＨＮＭ
ＯＳトランジスタ４および５のドレイン−ソース間の寄
生静電容量とｄｖ／ｄｔ過渡信号との積算で得られるｄ
ｖ／ｄｔ電流がＨＮＭＯＳトランジスタ４および５に同
時に流れる。

【００２４】これにより、オン信号およびオフ信号の代
わりに、信号Ｓ２およびＳ３としてｄｖ／ｄｔ過渡信号
による誤りパルスＰ１およびＰ２が同時に与えられるこ
とになるが、保護回路８は、このような場合に、ＳＲフ
リップフロップ回路９に同時に信号入力が行われること
を防止するように構成されている。

【００２５】

【発明が解決しようとする課題】しかし、保護回路８
は、信号Ｓ２およびＳ３としてｄｖ／ｄｔ過渡信号によ
る誤りパルスが同時に与えられた場合はフィルタとして
機能するが、ｄｖ／ｄｔ過渡信号による誤りパルスＰ１
およびＰ２が、ＨＮＭＯＳトランジスタ４および５の素
子特性のばらつきにより、僅かでも時間差を有して与え
られた場合には、保護回路８の出力信号Ｓ６およびＳ７
には時間差に応じた幅のパルス信号Ｐ１１およびＰ１２
が与えられ、パルス信号Ｐ１１およびＰ１２によってパ
ワーデバイス１２がオン状態、あるいはオフ状態となる
誤動作が発生する。

【００２６】そして、パワーデバイス１２が誤動作する
と、次に正常なオン信号あるいはオフ信号が与えられる
まで誤動作が維持され、場合によっては、パワーデバイ
ス１２および１３が短絡して不具合が生じる可能性があ
る。

【００２７】本発明は上記のような問題点を解消するた
めになされたもので、ｄｖ／ｄｔ過渡信号が時間差を有
して与えられた場合でも、パワーデバイスの誤動作を防
止できるレベルシフト回路を提供することを目的とす
る。

【００２８】

【課題を解決するための手段】本発明に係る請求項１記
載の半導体装置は、直列に接続され、高電位の主電源電
位と低電位の主電源電位との間に介挿された第１および
第２のスイッチングデバイスの駆動制御を行う半導体装
置であって、前記第１および第２のスイッチングデバイ
スのうち、高電位側スイッチングデバイスの導通／非導
通を制御する制御部と、前記高電位側スイッチングデバ
イスの導通を示す第１状態および前記高電位側スイッチ
ングデバイスの非導通を示す第２状態を有する第１の入
力信号の、前記第１および第２状態に対応して、第１お
よび第２の反復パルス信号を発生するパルス発生部と、
前記第１および第２の反復パルス信号を、高電位側へと
レベルシフトして、それぞれ第１および第２のレベルシ
フト済み反復パルス信号を得るレベルシフト部とを備
え、前記制御部は、前記第１および第２のレベルシフト
済み反復パルス信号に基づいて、それぞれ、前記高電位
側スイッチングデバイスを導通または非導通させる制御
信号を前記高電位側スイッチングデバイスに出力する。

【００２９】本発明に係る請求項２記載の半導体装置
は、前記パルス発生部が、クロック信号を生成するクロ
ック信号発生部と、前記クロック信号と前記第１の入力
信号とを受け、前記第１の入力信号が前記第１状態にあ
る期間のみ、前記クロック信号を前記第１の反復パルス
信号として出力し、前記第１の入力信号が前記第２状態
にある期間のみ、前記クロック信号を前記第２の反復パ
ルス信号として出力する反復パルス発生部とを備えてい
る。

【００３０】本発明に係る請求項３記載の半導体装置
は、前記パルス発生部が、外部クロック信号と前記第１
の入力信号とを受け、前記第１の入力信号が前記第１状
態にある期間のみ、前記外部クロック信号を前記第１の
反復パルス信号として出力し、前記第１の入力信号が前
記第２状態にある期間のみ、前記外部クロック信号を前
記第２の反復パルス信号として出力する反復パルス発生
部を備え、前記第１の入力信号は、前記外部クロック信
号に同期している。

【００３１】本発明に係る請求項４記載の半導体装置
は、前記第１および第２のレベルシフト済み反復パルス
信号を受け、両者の論理和を取って前記クロック信号ま
たは外部クロック信号を再生し、内部クロック信号とし
て出力する論理回路をさらに備えている。

【００３２】本発明に係る請求項５記載の半導体装置
は、前記パルス発生部が、前記第１の入力信号を受け、
前記第１の入力信号が第１状態に遷移するのと同期し
て、前記第１の入力信号が前記第１状態にある期間の
み、前記第１の反復パルス信号を出力する第１の発振回
路と、前記第１の入力信号を受け、前記第１の入力信号
が第２状態に遷移するのと同期して、前記第１の入力信
号が前記第２状態にある期間のみ、前記第２の反復パル
ス信号を出力する第２の発振回路とを備えている。

【００３３】本発明に係る請求項６記載の半導体装置
は、前記第１および第２のスイッチングデバイスのう
ち、低電位側スイッチングデバイスは、第２の入力信号
によって導通／非導通が制御され、前記半導体装置は、
前記クロック信号または外部クロック信号と前記第２の
入力信号とを受け、前記第２の入力信号を前記クロック
信号または前記外部クロック信号に同期させて同期制御
信号として出力する同期回路をさらに備え、前記同期制
御信号によって前記第２のスイッチングデバイスの導通
／非導通を制御する。

【００３４】本発明に係る請求項７記載の半導体装置
は、前記パルス発生部は、クロック信号を生成するクロ
ック信号発生部と、前記クロック信号と前記第１の入力
信号とを受け、前記第１の入力信号が前記第１状態にあ
る期間のみ、前記クロック信号を第１の信号として出力
し、前記第１の入力信号が前記第２状態にある期間の
み、前記クロック信号を第２の信号として出力する反復
パルス発生部と、前記第１の入力信号を受け、前記第１
の入力信号の各周期において、前記第１の入力信号が前
記第１状態に遷移するのと同期した１つのパルスを有す
る第３の信号を出力する第１のワンショットパルス発生
回路と、前記第１の入力信号の反転信号を受け、前記第
１の入力信号の各周期において、前記第１の入力信号が
前記第２状態に遷移するのと同期した１つのパルスを有
する第４の信号を出力する第２のワンショットパルス発
生回路と、前記第１および前記第３の信号を受け、両者
の論理和を取って前記第１の反復パルス信号として出力
する第１の論理回路と、前記第２および前記第４の信号
を受け、両者の論理和を取って前記第２の反復パルス信
号として出力する第２の論理回路とを備えている。

【００３５】本発明に係る請求項８記載の半導体装置
は、前記パルス発生部が、クロック信号を生成するクロ
ック信号発生部と、前記クロック信号と前記第１の入力
信号とを受け、前記第１の入力信号が前記第１状態にあ
る期間のみ、前記クロック信号を第１の信号として出力
し、前記第１の入力信号が前記第２状態にある期間の
み、前記クロック信号を第２の信号として出力する反復
パルス発生部と、前記クロック信号と前記第１の入力信
号とを受け、前記第１の入力信号が前記第１状態に遷移
するのと同期してセットされる第１の出力端と、前記第
１の入力信号が前記第２状態に遷移するのと同期してセ
ットされる第２の出力端とを有し、前記クロック信号に
同期して、前記第１および第２の出力端がリセットされ
るラッチ回路と、前記第１の信号と前記第１の出力端か
ら出力される第３の信号とを受け、両者の論理和を取っ
て前記第１の反復パルス信号として出力する第１の論理
回路と、前記第２の信号と前記第２の出力端から出力さ
れる第４の信号とを受け、両者の論理和を取って前記第
２の反復パルス信号として出力する第２の論理回路とを
備えている。

【００３６】本発明に係る請求項９記載の半導体装置
は、前記パルス発生部が、クロック信号を生成するクロ
ック信号発生部と、前記クロック信号と前記第１の入力
信号とを受け、前記第１の入力信号が前記第１状態にあ
る期間のみ、前記クロック信号を第１の信号として出力
し、前記第１の入力信号が前記第２状態にある期間の
み、前記クロック信号を第２の信号として出力する反復
パルス発生部と、前記クロック信号と前記第１の入力信
号とを受け、前記第１の入力信号が前記第１状態に遷移
するのと同期してセットされる第１の出力端と、前記第
１の入力信号が前記第２状態に遷移するのと同期してセ
ットされる第２の出力端とを有し、前記クロック信号に
同期して、前記第１および第２の出力端がリセットされ
るラッチ回路と、前記第１の信号と前記第１の出力端か
ら出力される第３の信号とを受け、両者の論理和を取っ
て前記第５の信号として出力する第１の論理回路と、前
記第２の信号と前記第２の出力端から出力される第４の
信号とを受け、両者の論理和を取って前記第６の信号と
して出力する第２の論理回路と、前記第５の信号を受
け、前記第５の信号に含まれるパルスのデューティ比を
小さくして前記第１の反復パルス信号として出力する第
１のワンショットパルス発生回路と、前記第６の信号を
受け、前記第６の信号に含まれるパルスのデューティ比
を小さくして前記第２の反復パルス信号として出力する
第２のワンショットパルス発生回路とを備えている。

【００３７】本発明に係る請求項１０記載の半導体装置
は、前記反復パルス発生部が、前記クロック信号および
前記第１の入力信号が入力される第１のＡＮＤ回路と、
前記クロック信号および前記第１の入力信号の反転信号
が入力される第２のＡＮＤ回路とを有し、前記第１のＡ
ＮＤ回路から前記第１の反復パルス信号が出力され、前
記第２のＡＮＤ回路から前記第２の反復パルス信号が出
力される。

【００３８】本発明に係る請求項１１記載の半導体装置
は、前記第１および第２のワンショットパルス発生回路
が、直列に接続された第１、第２、第３および第４のイ
ンバータ回路と、前記第１ないし第４のインバータ回路
に並列に接続された第５のインバータ回路と、前記第４
および第５のインバータ回路の出力部が入力部に接続さ
れたＮＯＲ回路と、前記第２のインバータ回路と前記第
３のインバータ回路との接続点と、前記低電位主電源電
位との間に接続されたキャパシタと、を有し、前記第１
および第５のインバータ回路の入力部が、前記第１およ
び第２のワンショットパルス発生回路の入力部に相当
し、前記ＮＯＲ回路の出力部が、前記第１および第２の
ワンショットパルス発生回路の出力部に相当する。

【００３９】本発明に係る請求項１２記載の半導体装置
は、前記第１および第２の反復パルス信号が、所定間隔
以上近接して発生しないように、前記クロック信号に所
定の処理を施すクロック信号調整手段をさらに備えてい
る。

【００４０】本発明に係る請求項１３記載の半導体装置
は、前記クロック信号調整手段が、請求項７記載の半導
体装置においては、前記第１の入力信号を受け、所定の
遅延を与えて遅延入力信号とし、前記第１の入力信号の
代わりに少なくとも前記反復パルス発生部、前記第１お
よび第２のワンショットパルス発生回路に与えるディレ
イ回路と、前記クロック信号を受け、前記第１の入力信
号および前記遅延入力信号に基づいて、有効状態にある
前記クロック信号を前記所定の遅延期間に相当する所定
期間だけマスクして、マスク信号として前記反復パルス
発生部に与えるマスク回路とを有している。

【００４１】本発明に係る請求項１４記載の半導体装置
は、前記クロック信号調整手段が、請求項７記載の半導
体装置においては、前記第１の入力信号を受け、所定の
遅延を与えて遅延入力信号として、前記反復パルス発生
部、前記第１および第２のワンショットパルス発生回路
に与えるディレイ回路を有し、前記反復パルス発生部
は、前記クロック信号、前記第１の入力信号および前記
遅延入力信号を受け、前記第１および第２の反復パルス
信号の発生間隔を前記所定期間だけ離す。

【００４２】本発明に係る請求項１５記載の半導体装置
は、前記反復パルス発生部が、前記クロック信号、前記
第１の入力信号および前記遅延入力信号が入力される第
１のＡＮＤ回路と、前記クロック信号、前記第１の入力
信号の反転信号および前記遅延入力信号の反転信号が入
力される第２のＡＮＤ回路とを有し、前記第１のＡＮＤ
回路から前記第１の反復パルス信号が出力され、前記第
２のＡＮＤ回路から前記第２の反復パルス信号が出力さ
れる。

【００４３】本発明に係る請求項１６記載の半導体装置
は、前記反復パルス発生部が、前記第１の入力信号およ
び前記遅延入力信号が入力されるイクスクルーシブＮＯ
Ｒ回路と、前記クロック信号、前記遅延入力信号および
イクスクルーシブＮＯＲ回路の出力信号が入力される第
１のＡＮＤ回路と、前記クロック信号、前記遅延入力信
号の反転信号および前記イクスクルーシブＮＯＲ回路の
前記出力信号が入力される第２のＡＮＤ回路とを有し、
前記第１のＡＮＤ回路から前記第１の反復パルス信号が
出力され、前記第２のＡＮＤ回路から前記第２の反復パ
ルス信号が出力される。

【００４４】本発明に係る請求項１７記載の半導体装置
は、前記第１の入力信号の、前記第２の状態への遷移時
から、および前記第１の状態への遷移時から所定期間の
み、前記第１および第２の反復パルス信号を発生するよ
うに、前記パルス発生部を制御するパルス制御手段をさ
らに備えている。

【００４５】本発明に係る請求項１８記載の半導体装置
は、前記パルス制御手段が、請求項７記載の半導体装置
においては、前記反復パルス発生部を制御する手段であ
って、前記第１の入力信号を受け、前記所定期間だけ有
効状態となるタイマー信号を出力するタイマー回路を有
し、前記タイマー信号は前記反復パルス発生部に与えら
れ、前記反復パルス発生部は、前記タイマー信号が有効
な期間だけ前記クロック信号に対応する前記第１および
第２の反復パルス信号を発生する。

【００４６】本発明に係る請求項１９記載の半導体装置
は、前記タイマー回路が、前記第１の入力信号を受け、
前記第１の入力信号が前記第１状態に遷移するのと同期
して前記所定期間だけ有効状態となる１つのパルスを出
力する第１のタイマー用ワンショットパルス発生回路
と、前記第１の入力信号の反転信号を受け、前記第１の
入力信号が前記第２状態に遷移するのと同期して前記所
定期間だけ有効状態となる１つのパルスを出力する第２
のタイマー用ワンショットパルス発生回路とを有し、前
記第１および第２のタイマー用ワンショットパルス発生
回路の出力を前記タイマー信号として出力する。

【００４７】本発明に係る請求項２０記載の半導体装置
は、前記第１および第２のタイマー用ワンショットパル
ス発生回路が、直列に接続された第１、第２、第３およ
び第４のインバータ回路と、前記第１ないし第４のイン
バータ回路に並列に接続された第５のインバータ回路
と、前記第４および第５のインバータ回路の出力部が入
力部に接続されたＮＯＲ回路と、前記第２のインバータ
回路と前記第３のインバータ回路との接続点と、前記第
２の主電源電位との間に接続されたキャパシタとを有
し、前記第１および第５のインバータ回路の入力部が、
前記第１および第２のタイマー用ワンショットパルス発
生回路の入力部に相当し、前記ＮＯＲ回路の出力部が、
前記第１および第２のタイマー用ワンショットパルス発
生回路の出力部に相当する。

【００４８】本発明に係る請求項２１記載の半導体装置
は、前記制御部の前段に配設されたフィルタ回路をさら
に備え、前記フィルタ回路は、前記第１および第２のレ
ベルシフト済み反復パルス信号が同時に入力されている
期間には、前記制御部に対して、直前の前記制御信号を
出力し続けるように所定の信号を与える。

【００４９】

【発明の実施の形態】＜Ａ．実施の形態１＞ ＜Ａ−１．装置構成＞本発明に係る半導体装置の実施の
形態１として、図１にステータス方式のレベルシフト回
路１００の構成を示す。

【００５０】図１において、電源ＰＳの正極と負極（接
地電位ＧＮＤ）との間に、ＩＧＢＴ（絶縁ゲート型バイ
ポーラトランジスタ）などのパワーデバイス１２および
１３がトーテムポール接続され、ハーフブリッジ型パワ
ーデバイスを構成している。また、パワーデバイス１２
および１３には、それぞれ、フリーホイールダイオード
Ｄ１およびＤ２が逆並列接続されている。そして、パワ
ーデバイス１２とパワーデバイス１３との接続点Ｎ１に
は負荷（モータなどの誘導性負荷）１４が接続される構
成となっている。

【００５１】図１において、パワーデバイス１２はパワ
ーデバイス１３との接続点Ｎ１の電位を基準電位とし
て、当該基準電位と電源ＰＳが供給する電源電位との間
でスイッチング動作するデバイスであり、高電位側パワ
ーデバイスと呼称される。

【００５２】また、パワーデバイス１３は接地電位を基
準電位として、当該基準電位と接続点Ｎ１の電位との間
でスイッチング動作するデバイスであり、低電位側パワ
ーデバイスと呼称される。

【００５３】レベルシフト回路１００は、このようなハ
ーフブリッジ型パワーデバイスの駆動制御をする回路で
あり、高電位側パワーデバイス駆動回路ＨＤ１と、低電
位側パワーデバイス駆動回路ＬＤとに区別される。

【００５４】高電位側パワーデバイスの駆動回路ＨＤ１
は、当該駆動回路の電源となる高電位側電源１０の正極
と負極との間に直列に接続されたＮＭＯＳトランジスタ
２４および２５を有し、ＮＭＯＳトランジスタ２４およ
び２５を相補的にオン、オフさせることでパワーデバイ
ス１２をスイッチングする回路である。なお、高電位側
電源１０の負極は接続点Ｎ１に接続されている。また、
ＮＭＯＳトランジスタ２４および２５の接続点の電圧を
高電位側出力電圧ＨＯと呼称する。

【００５５】また、高電位側パワーデバイス駆動回路Ｈ
Ｄ１は、ＮＭＯＳトランジスタ２４および２５を駆動さ
せるために、一定の周期Ｔでパルスを出力することで、
いわゆる内部クロック信号を生成するクロック信号発生
回路１６と、クロック信号発生回路１６の出力信号Ｓ１
０に同期して外部からの入力信号Ｓ１（第１の入力信
号）の状態を監視し、接地電位を基準として発生された
パルス状の（第１状態、第２状態の２つの電位状態を有
しいてる）入力信号Ｓ１を受け、パルス状のオン信号Ｓ
２（第１の反復パルス信号）およびオフ信号Ｓ３（第２
の反復パルス信号）を発生させる反復パルス発生回路１
７とを有している。

【００５６】なお、クロック信号発生回路１６および反
復パルス発生回路１７を合わせて、パルス発生部と呼称
することができ、また、両者は、低電位側パワーデバイ
ス駆動回路ＬＤの電源となる低電位側電源１１から駆動
電力を供給されている。

【００５７】ここで、図２を用いて反復パルス発生回路
１７の構成の一例について説明する。図２に示すよう
に、反復パルス発生回路１７は、２つの２入力ＡＮＤ回
路１７１および１７２を有している。クロック信号発生
回路１６の出力信号Ｓ１０は、ＡＮＤ回路１７１および
１７２に入力され、外部からの入力信号Ｓ１は、ＡＮＤ
回路１７１に入力されるとともに、インバータ回路１７
３を介してＡＮＤ回路１７２に入力される構成となって
いる。そして、ＡＮＤ回路１７１からオン信号Ｓ２が出
力され、ＡＮＤ回路１７２からオフ信号Ｓ３が出力され
る。

【００５８】このような構成により、入力信号Ｓ１が
“Ｈ（高電位）”状態にある期間、すなわちオン期間に
は、クロック信号をオン信号Ｓ２として出力し、入力信
号Ｓ１が“Ｌ（高電位）”状態にある期間、すなわちオ
フ期間には、クロック信号をオフ信号Ｓ３として出力す
ることができる。

【００５９】ここで、図１の説明に戻る。反復パルス発
生回路１７の２つの出力はレベルシフトトランジスタで
ある高耐圧Ｎチャネル型電界効果トランジスタ（ＨＮＭ
ＯＳトランジスタと呼称）４および５のゲート電極に接
続されている。そして、オン信号はＨＮＭＯＳトランジ
スタ４のゲート電極に、オフ信号はＨＮＭＯＳトランジ
スタ５のゲート電極に与えられる構成となっている。

【００６０】ＨＮＭＯＳトランジスタ４および５のドレ
イン電極はそれぞれ、抵抗２９および３０の一方端に接
続されるとともに、インバータ回路６および７の入力に
も接続されている。

【００６１】そして、インバータ回路６および７の出力
は、ＳＲフリップフロップ回路９のセット入力およびリ
セット入力に接続されている。

【００６２】ＳＲフリップフロップ回路９のＱ出力はＮ
ＭＯＳトランジスタ２４のゲート電極に接続されるとと
もに、インバータ回路２３の入力にも接続され、インバ
ータ回路２３の出力はＮＭＯＳトランジスタ２５のゲー
ト電極に接続されている。

【００６３】なお、抵抗２９および３０の他方端はＮＭ
ＯＳトランジスタ２４のドレイン電極側、すなわち高電
位側電源１０の正極（この電圧を高電位側浮遊電源絶対
電圧ＶＢと呼称）に接続されている。また、ＮＭＯＳト
ランジスタ２４のソース電極、すなわち高電位側電源１
０の負極（この電圧を高電位側浮遊電源オフセット電圧
ＶＳと呼称）は、ダイオード２１および２２のアノード
に接続され、ダイオード２１および２２のカソードは、
それぞれＨＮＭＯＳトランジスタ４および５のドレイン
電極に接続されている。

【００６４】また、低電位側パワーデバイス駆動回路Ｌ
Ｄは、当該駆動回路の電源となる低電位側電源１１の正
極（この電圧を低電位側固定電源電圧ＶＣＣと呼称）と
負極（接地電位）との間に直列に接続されたＮＭＯＳト
ランジスタ２７および２８を有し、ＮＭＯＳトランジス
タ２７および２８を相補的にオン、オフさせることでパ
ワーデバイス１３をスイッチングする回路である。

【００６５】ここで、ＮＭＯＳトランジスタ２７および
２８の接続点の電圧を低電位側出力電圧ＬＯと呼称し、
ここの電圧変化が制御信号Ｓ１７となって、パワーデバ
イス１３が制御される。

【００６６】なお、ＮＭＯＳトランジスタ２７は、外部
から与えられる入力信号Ｓ０（第２の入力信号）によっ
て制御され、ＮＭＯＳトランジスタ２８は、入力信号Ｓ
０をインバータ回路２６で反転した信号によって制御さ
れるように構成されている。

【００６７】＜Ａ−２．装置動作＞次に、図３に示すタ
イミングチャートを用いて、レベルシフト回路１００の
動作について説明する。

【００６８】図３において、外部から与えられるパルス
状の入力信号Ｓ１を受けた反復パルス発生回路１７は、
クロック信号発生回路１６の出力信号Ｓ１０のパルスが
“Ｈ”に遷移する（立ち上がる）タイミングで、出力信
号Ｓ１０のパルスに同期したパルスをオン信号Ｓ２とし
て反復して出力する。この動作は入力信号Ｓ１が“Ｌ”
に遷移する（立ち下がる）まで維持される。

【００６９】また、パルス状の入力信号Ｓ１を受けた反
復パルス発生回路１７は、入力信号Ｓ１が“Ｈ”状態を
維持している期間は、出力信号Ｓ１０のパルスに同期し
たパルスをオフ信号Ｓ３として出力することを停止し、
入力信号Ｓ１が立ち下がった後は、出力信号Ｓ１０のパ
ルスに同期したパルスをオフ信号Ｓ３として出力する。
この動作は入力信号Ｓ１が“Ｌ”の期間は維持される。

【００７０】オン信号Ｓ２のパルスによって、ＨＮＭＯ
Ｓトランジスタ４が周期的にオンする。なお、ＨＮＭＯ
Ｓトランジスタ５は、オン信号Ｓ２としてパルスが出力
されている期間はオフ状態を維持する。

【００７１】ＨＮＭＯＳトランジスタ４がオンすると、
ＨＮＭＯＳトランジスタ４に接続された抵抗２９に電圧
降下が発生し、インバータ回路６に“Ｌ”信号が入力さ
れる。一方、ＨＮＭＯＳトランジスタ５に接続された抵
抗３０には電圧降下が発生しないので、インバータ回路
７には“Ｈ”信号が入力され続ける。よって、インバー
タ回路６は出力信号Ｓ４としてパルス信号を出力し、イ
ンバータ回路７の出力信号Ｓ５は“Ｌ”状態を維持す
る。

【００７２】ここで、ＳＲフリップフロップ回路９は反
転入力型であり、セット入力に“Ｈ”信号、リセット入
力に“Ｌ”信号が与えられることでセット状態となり、
Ｑ出力は“Ｈ”信号を出力する。従って、インバータ回
路６および７の出力信号Ｓ４およびＳ５を受けたＳＲフ
リップフロップ回路９は、出力信号Ｓ４の最初のパルス
が“Ｈ”に遷移する（立ち上がる）タイミングでセット
状態となり、そのＱ出力からの出力信号Ｓ８は“Ｈ”状
態を維持する。この状態は、出力信号Ｓ４としてパルス
が反復して出力されている期間は維持され、出力信号Ｓ
５としてパルスが出力され始めると、出力信号Ｓ５の最
初のパルスが“Ｈ”に遷移する（立ち上がる）タイミン
グでリセットされる。

【００７３】なお、出力信号Ｓ４およびＳ５により、Ｎ
ＭＯＳトランジスタ２４および２５を相補的にオン、オ
フさせることで得られる、パワーデバイス１２の制御信
号Ｓ９も同様の信号となる。

【００７４】なお、入力信号Ｓ１が“Ｌ”の期間は、オ
フ信号Ｓ３として出力信号Ｓ１０のパルスと同期したパ
ルスが反復して出力され、ＨＮＭＯＳトランジスタ５が
周期的にオンする。

【００７５】ＨＮＭＯＳトランジスタ５がオンすると、
ＨＮＭＯＳトランジスタ５に接続された抵抗３０に電圧
降下が発生し、インバータ回路７に“Ｌ”信号が入力さ
れる。一方、ＨＮＭＯＳトランジスタ４に接続された抵
抗２９には電圧降下が発生しないので、インバータ回路
６には“Ｈ”信号が入力され続ける。よって、インバー
タ回路７は出力信号Ｓ５として、パルスを反復して出力
し、インバータ回路６の出力信号Ｓ４は“Ｌ”状態を維
持する。

【００７６】そして、インバータ回路６および７の出力
信号Ｓ４およびＳ５を受けたＳＲフリップフロップ回路
９は、出力信号Ｓ５の最初のパルスが立ち上がるタイミ
ングでリセット状態となり、そのＱ出力からの出力信号
Ｓ８は“Ｌ”状態を維持する。この状態は、出力信号Ｓ
５としてパルスが反復して出力されている期間は維持さ
れる。

【００７７】＜Ａ−３．作用効果＞以上説明したよう
に、本発明に係る実施の形態１のレベルシフト回路１０
０においては、外部からの入力信号Ｓ１に対応して、オ
ン信号Ｓ２およびオフ信号Ｓ３には、一定の周期Ｔでパ
ルスが反復して与えられ、ＨＮＭＯＳトランジスタ４お
よび５が周期的にオンすることで、オン信号Ｓ２および
オフ信号Ｓ３が高電位側にレベルシフトされて信号Ｓ４
およびＳ５（レベルシフト済みオン信号およびオフ信
号）となる。

【００７８】従って、オフ期間において、オン信号Ｓ２
およびオフ信号Ｓ３にｄｖ／ｄｔ過渡信号による誤りパ
ルスＰ３およびＰ４が与えられ、誤りパルスＰ３によっ
て、ＳＲフリップフロップ回路９がセット状態になって
も、その期間は、オフ信号Ｓ３に正常なパルスが与えら
れるまでしか持続しない。従って、パワーデバイス１２
がオン状態となっている期間が限定され、最大でも周期
Ｔに相当する期間となり、その後は正常に制御されるの
で、パワーデバイス１２および１３が共にオン状態とな
って短絡し、両者に不具合が生じることを防止できる。

【００７９】なお、クロック信号発生回路１６のパルス
の周期Ｔは、パルス状の入力信号Ｓ１の周期よりも十分
に短く、すなわち周波数を高くする。例えば、パワーデ
バイス１２および１３が短絡状態になって耐えられる時
間は１μsec程度であるので、短絡時間をこれ以内に抑
えるためには、信号伝達時間も考慮して１〜２ＭＨｚの
発振周波数となるようにクロック信号発生回路１６を構
成すれば良い。

【００８０】＜Ｂ．実施の形態２＞ ＜Ｂ−１．装置構成＞本発明に係る半導体装置の実施の
形態２として、図４にレベルシフト回路２００の構成を
示す。なお、図４において、図１に示したレベルシフト
回路１００と同一の構成については同一の符号を付し、
重複する説明は省略する。

【００８１】図４に示すように、レベルシフト回路２０
０は、高電位側パワーデバイス駆動回路ＨＤ２と、低電
位側パワーデバイス駆動回路ＬＤとに区別され、高電位
側パワーデバイス駆動回路ＨＤ２においては、図１に示
したレベルシフト回路１００において設けられていたク
ロック信号発生回路１６を有さず、外部から与えられる
クロック信号を信号Ｓ１０として反復パルス発生回路１
７に与える構成となっている。

【００８２】図１に示したレベルシフト回路１００で
は、独自に有するクロック信号発生回路１６が発生する
パルス信号を用いていたが、この場合、外部からの入力
信号Ｓ１のパルスが与えられるタイミングと、クロック
信号発生回路１６から与えられるパルスのタイミングと
が一致しない可能性があり、その場合には入力信号Ｓ１
と、パワーデバイス１２の制御信号Ｓ９との間で、クロ
ック信号のずれに起因したタイムディレイｔｄが生じる
ことになる（図３参照）。

【００８３】しかし、本実施の形態のように、外部から
与えられるクロック信号を用いることで、タイムディレ
イｔｄを解消することができる。

【００８４】＜Ｂ−２．装置動作＞以下、図５に示すタ
イミングチャートを用いて、レベルシフト回路２００の
特徴的な動作について説明する。

【００８５】外部から与えられるパルス状の入力信号Ｓ
１を受けた反復パルス発生回路１７は、外部から与えら
れる外部クロック信号Ｓ１０のパルスが立ち上がるタイ
ミングで、外部クロック信号Ｓ１０のパルスに同期した
パルスをオン信号Ｓ２として反復して出力する。

【００８６】ここで、レベルシフト回路２００を含め、
ハーフブリッジ型パワーデバイスを有した装置の制御を
マイクロコンピュータ等で行う場合、共通のクロック信
号（外部クロック信号）が使用されるので、入力信号Ｓ
１も当該外部クロック信号に同期して生成されている。

【００８７】従って、反復パルス発生回路１７に与えら
れる外部クロック信号Ｓ１０と、入力信号Ｓ１とは同期
しており、入力信号Ｓ１の立ち上がりのタイミングと、
オン信号Ｓ２の最初のパルスが与えられるタイミングと
が一致し、両者のずれに起因するタイムディレイは発生
しない。

【００８８】これは、入力信号Ｓ１の立ち下がりのタイ
ミングと、オフ信号Ｓ３のパルスが与えられるタイミン
グにおいても同様である。

【００８９】＜Ｂ−３．作用効果＞以上説明したよう
に、本発明に係る実施の形態２のレベルシフト回路２０
０においては、外部からの入力信号Ｓ１と同期して、オ
ン信号Ｓ２およびオフ信号Ｓ３には、一定の周期でパル
スが反復して与えられるので、入力信号Ｓ１と、パワー
デバイス１２の制御信号Ｓ９との間、すなわち入出力間
で、クロック信号のずれに起因したタイムディレイを解
消することができ、パワーデバイス１２の応答速度の低
下を防止できる。

【００９０】＜Ｃ．実施の形態３＞ ＜Ｃ−１．装置構成＞本発明に係る半導体装置の実施の
形態３として、図６にレベルシフト回路３００の構成を
示す。なお、図６において、図１に示したレベルシフト
回路１００と同一の構成については同一の符号を付し、
重複する説明は省略する。

【００９１】図６に示すように、レベルシフト回路３０
０は、高電位側パワーデバイス駆動回路ＨＤ３と、低電
位側パワーデバイス駆動回路ＬＤとに区別され、高電位
側パワーデバイス駆動回路ＨＤ３においては、反復して
与えられるレベルシフト済みオン信号Ｓ４およびレベル
シフト済みオフ信号Ｓ５の論理和を取ることで、高電位
領域において、クロック信号発生回路１６の発振周波数
と同一周波数のクロック信号を得るＯＲ回路１９を有し
ている。

【００９２】すなわち、インバータ回路６および７の出
力は、ＳＲフリップフロップ回路９のセット入力および
リセット入力に接続されるとともに、ＯＲ回路１９の２
つの入力にも接続されている。

【００９３】そして、ＯＲ回路１９の出力信号Ｓｃは、
ＳＲフリップフロップ回路９のＱ出力に接続された保護
回路２０に与えられる構成となっている。

【００９４】保護回路２０は、高電位側電源１０の電源
電圧の低下など、高電位領域の各構成の動作エラーを検
出し、入力の状態に関わらず出力を強制的に停止させる
機能を有し、保護回路２０の出力は、ＮＭＯＳトランジ
スタ２４のゲート電極に接続されるとともに、インバー
タ回路２３の入力にも接続されている。

【００９５】なお、保護回路２０の出力信号は、ＳＲフ
リップフロップ回路９の出力信号Ｓ８と実質的に同じで
あるので、両者を共にＳ８として示している。

【００９６】＜Ｃ−２．装置動作＞以下、図７に示すタ
イミングチャートを用いて、レベルシフト回路３００の
特徴的な動作について説明する。

【００９７】図７は、ＯＲ回路１９の動作を説明するタ
イミングチャートであり、反復して与えられるレベルシ
フト済みオン信号Ｓ４およびレベルシフト済みオフ信号
Ｓ５の論理和を取ることで、出力信号Ｓｃとして、クロ
ック信号発生回路１６の発振周波数と同一周波数のクロ
ック信号を得ることができることを示している。

【００９８】このような、出力信号Ｓｃを保護回路２０
に与えることで、保護回路２０は正確な動作が可能とな
る。

【００９９】すなわち、保護回路２０が、モニターして
いる高電位領域の構成要素において、エラー動作が所定
時間以上持続しないとエラーとみなさないようなフィル
タ回路を有する場合、出力信号Ｓｃに基づいてエラー動
作時間を計測することができるので、計測精度が向上
し、正確な保護動作が可能となる。

【０１００】＜Ｃ−３．作用効果＞以上説明したよう
に、本発明に係る実施の形態３のレベルシフト回路３０
０においては、レベルシフト済みオン信号Ｓ４およびレ
ベルシフト済みオフ信号Ｓ５の論理和を取ることで、高
電位領域において、クロック信号発生回路１６の発振周
波数と同一周波数のクロック信号を得ることができ、当
該クロック信号を保護回路２０に与えることで、高電位
領域の各構成の動作エラーの検出精度が向上し、保護回
路２０による正確な保護動作が可能となる。

【０１０１】なお、図４に示すレベルシフト回路２００
の構成において、ＯＲ回路１９および保護回路２０を設
けても良いことは言うまでもない。その場合、高電位領
域において外部クロック信号と同一のクロック信号を得
ることができる。

【０１０２】＜Ｄ．実施の形態４＞ ＜Ｄ−１．装置構成＞本発明に係る半導体装置の実施の
形態４として、図８にレベルシフト回路４００の構成を
示す。なお、図８において、図１に示したレベルシフト
回路１００と同一の構成については同一の符号を付し、
重複する説明は省略する。

【０１０３】図８に示すように、レベルシフト回路４０
０は、高電位側パワーデバイス駆動回路ＨＤ４と、低電
位側パワーデバイス駆動回路ＬＤとに区別され、高電位
側パワーデバイス駆動回路ＨＤ４においては、図１に示
したレベルシフト回路１００において設けられていたク
ロック信号発生回路１６および反復パルス発生回路１７
を有さず、代わりに、外部からの入力信号Ｓ１を受け、
入力信号Ｓ１が“Ｈ”に遷移する（立ち上る）のと同期
して、オン信号Ｓ２として一定の周期のパルスの反復出
力を行う発振回路４１と、入力信号Ｓ１の立ち下がりと
同期して、オフ信号Ｓ３として一定の周期のパルスの反
復出力を行う発振回路４２とを有している。

【０１０４】＜Ｄ−２．装置動作＞以下、図９に示すタ
イミングチャートを用いて、レベルシフト回路４００の
特徴的な動作について説明する。

【０１０５】図９に示すように、外部から与えられるパ
ルス状の入力信号Ｓ１を受けた発振回路４１は、入力信
号Ｓ１の立ち上がりのタイミングでパルスの一定周期で
の反復出力を開始し、入力信号Ｓ１の立ち下がりのタイ
ミングでパルス出力を停止する。従って、入力信号Ｓ１
の立ち上がりのタイミングと、オン信号Ｓ２の最初のパ
ルスが与えられるタイミングとが一致し、両者のずれに
起因するタイムディレイを解消することができる。

【０１０６】一方、外部から与えられるパルス状の入力
信号Ｓ１を受けた発振回路４２は、入力信号Ｓ１が
“Ｈ”状態を維持している期間は、パルスの一定周期で
の反復出力を停止し、入力信号Ｓ１が“Ｌ”に立ち下が
った後は、パルス出力を開始する。従って、入力信号Ｓ
１の立ち下がりのタイミングと、オフ信号Ｓ３の最初の
パルスが与えられるタイミングとが一致し、両者のずれ
に起因するタイムディレイを解消することができる。

【０１０７】＜Ｄ−３．作用効果＞以上説明したよう
に、本発明に係る実施の形態４のレベルシフト回路４０
０においては、オン信号Ｓ２およびオフ信号Ｓ３とし
て、入力信号Ｓ１と同期して一定の周期のパルスの反復
出力を行う発振回路４１および４２を備えるので、入力
信号Ｓ１と、パワーデバイス１２の制御信号Ｓ９との
間、すなわち入出力間で、クロック信号のずれに起因し
たタイムディレイを解消することができ、パワーデバイ
ス１２の応答速度の低下を防止できる。

【０１０８】＜Ｅ．実施の形態５＞ ＜Ｅ−１．装置構成＞本発明に係る半導体装置の実施の
形態５として、図１０にレベルシフト回路５００の構成
を示す。なお、図１０において、図１に示したレベルシ
フト回路１００と同一の構成については同一の符号を付
し、重複する説明は省略する。

【０１０９】図１０に示すように、レベルシフト回路５
００は、高電位側パワーデバイス駆動回路ＨＤ１と、低
電位側パワーデバイス駆動回路ＬＤ１とに区別され、低
電位側パワーデバイス駆動回路ＬＤ１においては、クロ
ック信号発生回路１６の出力信号Ｓ１０と、外部から与
えられる入力信号Ｓ０とを受け、入力信号Ｓ０の“Ｈ”
への遷移（立ち上がり）および“Ｌ”への遷移（立ち下
がり）に対応するとともに、出力信号Ｓ１０のパルスの
立ち上がりのタイミングに同期して、立ち上がりおよび
立ち下がりが設定されるパルス状の同期制御信号Ｓ１６
を出力する同期回路５０を有している。

【０１１０】図１に示すレベルシフト回路１００は、独
自に有するクロック信号発生回路１６が発生するパルス
を用いて、ｄｖ／ｄｔ過渡信号により発生する誤りパル
スの影響を軽減する構成であり、この場合、外部からの
入力信号Ｓ１のパルスが与えられるタイミングと、クロ
ック信号発生回路１６から与えられるパルスのタイミン
グとが一致しない場合には、入力信号Ｓ１と、パワーデ
バイス１２の制御信号Ｓ９との間で、クロック信号のず
れに起因したタイムディレイが生じることは先に説明し
た。

【０１１１】しかし、レベルシフト回路１００を構成す
る低電位側パワーデバイス駆動回路ＬＤにおいては、パ
ワーデバイス１３の制御は外部からの入力信号Ｓ０によ
り独立して行われるため、入力信号Ｓ０とパワーデバイ
ス１３の制御信号Ｓ１７との間に、信号遅延等に起因し
たタイムディレイが生じる。このタイムディレイと、高
電位側パワーデバイス駆動回路ＨＤ１におけるクロック
信号のずれに起因したタイムディレイとは、ディレイ期
間に大きな差があるので両者のマッチングを取ることは
難しい。

【０１１２】そこで、レベルシフト回路５００において
は、同期回路５０によってクロック信号発生回路１６の
出力信号Ｓ１０に入力信号Ｓ０を同期させることで、高
電位側パワーデバイス駆動回路ＨＤ１で発生するタイム
ディレイと、低電位側パワーデバイス駆動回路ＬＤ１で
発生するタイムディレイとのマッチングを取り易くした
ものである。

【０１１３】＜Ｅ−２．装置動作＞以下、図１１および
図１２に示すタイミングチャートを用いて、レベルシフ
ト回路５００の特徴的な動作について説明する。

【０１１４】なお、図１１において、高電位側パワーデ
バイス駆動回路ＨＤ１に与えられる入力信号Ｓ１、クロ
ック信号発生回路１６の出力信号Ｓ１０、オン信号Ｓ２
およびオフ信号Ｓ３、レベルシフト済みオン信号Ｓ４お
よびレベルシフト済みオフ信号Ｓ５、ＳＲフリップフロ
ップ回路９の出力信号Ｓ８、パワーデバイス１２の制御
信号Ｓ９のタイミングについては、図１〜図３を用いて
説明したレベルシフト回路１００と同じであるので説明
は省略し、低電位側パワーデバイス駆動回路ＬＤ１に与
えられる入力信号Ｓ０と、同期回路５０が出力する同期
制御信号Ｓ１６および、同期制御信号Ｓ１６に基づいた
パワーデバイス１３の制御信号Ｓ１７のタイミングにつ
いて、図１１の部分拡大図である図１２を用いて説明す
る。

【０１１５】なお、パワーデバイス１２の制御信号Ｓ９
は、ＳＲフリップフロップ回路９の出力信号Ｓ８と実質
的に同一であり、パワーデバイス１３の制御信号Ｓ１７
は同期制御信号Ｓ１６と実質的に同一であるので、以下
の説明においては、便宜的に出力信号Ｓ８、同期制御信
号Ｓ１６についてのみ言及する。

【０１１６】図１２に示すように、外部から与えられる
入力信号Ｓ０を受けた同期回路５０は、入力信号Ｓ０が
立ち下がった場合には、クロック信号発生回路１６の出
力信号Ｓ１０のパルスの立ち上がりのタイミングで同期
制御信号Ｓ１６を立ち下げ、入力信号Ｓ０が立ち上がっ
た場合には、出力信号Ｓ１０のパルスの立ち上がりのタ
イミングで同期制御信号Ｓ１６を立ち上げる。

【０１１７】ここで、図１２においては、入力信号Ｓ０
および同期制御信号Ｓ１６の立ち下がりのタイミングの
ずれをタイムディレイｔｄ１とし、入力信号Ｓ０および
同期制御信号Ｓ１６の立ち上がりのタイミングのずれを
タイムディレイｔｄ２として示す。また、入力信号Ｓ１
およびＳＲフリップフロップ回路９の出力信号Ｓ８の立
ち上がりのタイミングのずれをタイムディレイｔｄ３と
し、入力信号Ｓ１および同期制御信号Ｓ８の立ち下がり
のタイミングのずれをタイムディレイｔｄ４として示
す。

【０１１８】図１２に示されるように、タイムディレイ
ｔｄ１〜ｔｄ４は何れも、クロック信号発生回路１６の
クロック信号Ｓ１０のみに依存して決まるため、マッチ
ングを取り易く、パワーデバイス１２および１３の両方
が休止している期間（デッドタイム）の確保が容易とな
る。

【０１１９】すなわち、パワーデバイス１２および１３
は、相補的に動作することが基本であり、これまでにも
説明したように、両者が同時にオン状態になることは避
けるべきである。そのために、デッドタイムを意図的に
設けることで、素子の動作特性のばらつき等により、両
者が同時にオン状態になることを防止している。

【０１２０】例えば、入力信号Ｓ０とＳ１とを比較した
場合、パワーデバイス１３がオフ状態の期間の方が、パ
ワーデバイス１２がオン状態の期間より長くなるように
パルス幅が設定されており、信号変化に際してはデッド
タイムＤｔ１が確保されている。

【０１２１】そして、タイムディレイｔｄ１〜ｔｄ４
が、クロック信号発生回路１６のクロック信号Ｓ１０の
みに依存して決まるレベルシフト回路５００において
は、出力信号Ｓ８と同期制御信号Ｓ１６との関係におい
てもデッドタイムＤｔ２が確保されている。そして、当
該デッドタイムＤｔ２は、タイムディレイｔｄ１〜ｔｄ
４の存在によりデッドタイムＤｔ１よりも長くなる特徴
があり、予め設定するデッドタイムＤｔ１を短くしてい
ても、デッドタイムＤｔ１よりも長いデッドタイムＤｔ
２を確実に確保できる。

【０１２２】従って、結果的に、デッドタイムＤｔ２、
すなわち、実際にパワーデバイス１２および１３が休止
している期間を短くすることができ、電力効率を向上す
ることができる。

【０１２３】また、タイムディレイｔｄ１〜ｔｄ４が、
クロック信号発生回路１６のクロック信号Ｓ１０のみに
依存して決まるので、その長さは、最大でもクロック信
号Ｓ１０の１周期の長さとなり、最大−最小の範囲を予
測することができ、デッドタイムＤｔ２も同様に予測可
能となる。

【０１２４】従って、デッドタイムＤｔ１の設定に際し
ては、不確定な要素が排除されるので、デッドタイムＤ
ｔ１に大きなマージンを含ませることが不必要となり、
その点においても、実際にパワーデバイス１２および１
３が休止している期間を短くすることができ、電力効率
を向上することができる。

【０１２５】＜Ｅ−３．作用効果＞以上説明したよう
に、本発明に係る実施の形態５のレベルシフト回路５０
０においては、低電位側パワーデバイス駆動回路ＬＤ１
に同期回路５０を設けることで、クロック信号発生回路
１６の出力信号Ｓ１０に外部からの入力信号Ｓ０を同期
させることで、高電位側パワーデバイス駆動回路ＨＤ１
で発生するタイムディレイと、低電位側パワーデバイス
駆動回路ＬＤ１で発生するタイムディレイとのマッチン
グを取ることが容易にできる。

【０１２６】また、低電位側パワーデバイス駆動回路Ｌ
Ｄ１においても意図的にタイムディレイを発生させるこ
とで、デッドタイムの制御が容易となり、実際にパワー
デバイス１２および１３が休止している期間を短くする
ことができて、電力効率を向上することができる。ま
た、デッドタイムの設定に際しては、不確定な要素が排
除されるので、デッドタイムに大きなマージンを含ませ
ることが不必要となり、電力効率を向上することができ
る。

【０１２７】なお、上記においては、低電位側パワーデ
バイス駆動回路ＬＤ１に設けた同期回路５０にクロック
信号発生回路１６の出力信号Ｓ１０を与える構成を示し
たが、図４を用いて説明したレベルシフト回路２００の
ように、信号Ｓ１０として外部クロック信号を用いる構
成において、低電位側パワーデバイス駆動回路に同期回
路５０を設けるようにしても良い。

【０１２８】＜Ｆ．実施の形態６＞ ＜Ｆ−１．装置構成＞本発明に係る半導体装置の実施の
形態６として、図１３にレベルシフト回路６００の構成
を示す。なお、図１３において、図１に示したレベルシ
フト回路１００と同一の構成については同一の符号を付
し、重複する説明は省略する。

【０１２９】図１３に示すように、レベルシフト回路６
００は、高電位側パワーデバイス駆動回路ＨＤ４と、低
電位側パワーデバイス駆動回路ＬＤとに区別され、高電
位側パワーデバイス駆動回路ＨＤ４においては、クロッ
ク信号発生回路１６および反復パルス発生回路１７に加
えてワンショットパルス発生部１５を備えている。

【０１３０】ワンショットパルス発生部１５は、入力さ
れるパルスの立ち上がり時（あるいは立ち下がり時）
に、所定幅のパルスを出力するものであり、オン信号Ｓ
２用およびオフ信号Ｓ３用に、それぞれワンショットパ
ルス発生回路１５１および１５２を有している。

【０１３１】ここで、ワンショットパルス発生回路１５
１および１５２は、一般的な回路であり、同様のものが
クロック信号発生回路１６内にも設けられている。

【０１３２】すなわち、図１３に示すように、クロック
信号発生回路１６は、原クロック信号発生回路１６１と
ワンショットパルス発生回路１６２とを有し、原クロッ
ク信号発生回路１６１で生成されたパルス信号に基づい
て、ワンショットパルス発生回路１６２で所定幅のパル
スを生成して、信号Ｓ１０として出力している。

【０１３３】ここで、図１４にワンショットパルス発生
回路の構成の一例を示し、その動作のタイミングチャー
トを図１５に示す。

【０１３４】図１４示すように、ワンショットパルス発
生回路は、直列に接続された４個のインバータ回路Ｇ
１、Ｇ２、Ｇ３およびＧ４と、インバータ回路Ｇ１〜Ｇ
４とは並列に配設されたインバータ回路Ｇ５と、インバ
ータ回路Ｇ４およびＧ５の出力を受けるＮＯＲ回路Ｇ６
と、インバータ回路Ｇ２とＧ３との接続点と接地電位Ｇ
ＮＤとの間に配設されたキャパシタＣＰとを有してい
る。なお、インバータ回路Ｇ１およびＧ５には共通の信
号が入力される。

【０１３５】図１５においては、インバータ回路Ｇ１お
よびＧ５の信号入力部をＡ点、インバータ回路Ｇ２とＧ
３との接続点をＢ点、インバータ回路Ｇ４の出力点をＣ
点、インバータ回路Ｇ５の出力点をＤ点、ＮＯＲ回路Ｇ
６の出力点をＥ点とし、各点での信号状態を示してい
る。

【０１３６】Ａ点における外部から入力されたパルス
は、クロック信号発生回路１６においては原クロック信
号発生回路１６１から与えられる信号に相当し、ワンシ
ョットパルス発生回路１５１および１５２においては、
外部からの入力信号Ｓ１に相当する。

【０１３７】インバータ回路Ｇ１に入力されたパルス
は、Ｂ点においてキャパシタＣＰの存在により波形が鈍
るが、インバータ回路Ｇ３およびＧ４を経ることでＣ点
においては修復される。しかし、波形の鈍りに起因して
遅延が発生する。

【０１３８】一方、インバータ回路Ｇ５に入力されたパ
ルスは、Ｄ点において反転されて出力されるが遅延は発
生していない。従って、Ｃ点およびＤ点での信号をＮＯ
Ｒ回路Ｇ６に入力すると、Ｅ点では信号遅延幅に相当す
るパルス幅を有するワンショットパルスが得られること
になる。なお、このワンショットパルスの立ち上がり
は、外部から入力されたパルスの立ち上がりに同期する
ことになる。

【０１３９】このように、ワンショットパルス発生回路
に、パルスを入力することで、入力されたパルスの立ち
上がりに同期し、回路内部の構成で設定される所定幅を
有するパルスを得ることができる。

【０１４０】ここで、図１３の説明に戻ると、ワンショ
ットパルス発生回路１５１には、外部からの入力信号Ｓ
１が入力され、ワンショットパルス発生回路１５２に
は、入力信号Ｓ１が反転して入力される構成となってい
る。

【０１４１】そして、ワンショットパルス発生回路１５
１の出力信号Ｓ２２は、反復パルス発生回路１７を構成
するＡＮＤ回路１７１の出力信号Ｓ１２と共に、ＯＲ回
路３１に入力され、ワンショットパルス発生回路１５２
の出力信号Ｓ２３は、反復パルス発生回路１７を構成す
るＡＮＤ回路１７２の出力信号Ｓ１３と共に、ＯＲ回路
３２に入力される。

【０１４２】そして、ＯＲ回路３１の出力信号Ｓ２は、
オン信号としてＨＮＭＯＳトランジスタ４に与えられ、
ＯＲ回路３２の出力信号Ｓ３は、オフ信号としてＨＮＭ
ＯＳトランジスタ５に与えられる構成となっている。

【０１４３】＜Ｆ−２．装置動作＞以下、図１６に示す
タイミングチャートを用いて、レベルシフト回路６００
の特徴的な動作について説明する。

【０１４４】なお、図１６において、高電位側パワーデ
バイス駆動回路ＨＤ４に与えられる入力信号Ｓ１、低電
位側パワーデバイス駆動回路ＬＤに与えられる入力信号
Ｓ０、クロック信号発生回路１６の出力信号Ｓ１０のタ
イミングについては、図１〜図３を用いて説明したレベ
ルシフト回路１００と同じであるので説明は省略する。
また、入力信号Ｓ１は説明の簡略化のため、便宜的に立
ち下がりをクロック信号発生回路１６の出力信号Ｓ１０
の立ち上がりと同期させてある。

【０１４５】図１６に示すように、ＡＮＤ回路１７１の
出力信号Ｓ１２は入力信号Ｓ１に同期していないので、
入力信号Ｓ１の各周期に対応して与えられる出力信号Ｓ
１２の最初のパルスの立ち上がりは、少しずつずれてい
る。

【０１４６】しかし、ワンショットパルス発生回路１５
１の出力信号Ｓ２２のパルスの立ち上がりは、入力信号
Ｓ１に同期して与えられるため、出力信号Ｓ２２と出力
信号Ｓ１２との論理和となるＯＲ回路３１の出力信号Ｓ
２（オン信号）は、入力信号Ｓ１の各周期において、最
初のパルスの立ち上がりが、必ず入力信号Ｓ１の立ち上
がりに同期している。なお、出力信号Ｓ２２と出力信号
Ｓ１２との論理和を取ることで出力信号Ｓ２のパルス配
列は不規則になっている。

【０１４７】なお、ＯＲ回路３２の出力信号Ｓ３（オフ
信号）も、出力信号Ｓ２３と出力信号Ｓ１３（図示せ
ず）との論理和を取った結果であるが、出力信号Ｓ１３
のパルス（図示せず）は、入力信号Ｓ１の立ち下がりに
同期しているので、出力信号Ｓ３のパルス配列は規則性
を保っている。

【０１４８】なお、レベルシフト済みオン信号Ｓ４およ
びレベルシフト済みオフ信号Ｓ５も、同様の信号とな
り、この結果、ＳＲフリップフロップ回路９の出力信号
Ｓ８およびパワーデバイス１２の制御信号Ｓ９は、入力
信号Ｓ１と一致することになる。

【０１４９】＜Ｆ−３．作用効果＞以上説明したよう
に、本発明に係る実施の形態６のレベルシフト回路６０
０においては、外部からの入力信号Ｓ１に同期したワン
ショットパルスを発生するワンショットパルス発生部１
５を備え、ワンショットパルス発生部１５の出力信号Ｓ
２２およびＳ２３のそれぞれと、出力信号Ｓ１２および
Ｓ１３との論理和を取った信号をオン信号Ｓ２およびオ
フ信号Ｓ３として使用するので、入力信号Ｓ１の各周期
において、オン信号Ｓ２の最初のパルスの立ち上がりが
必ず入力信号Ｓ１の立ち上がりに同期することになり、
結果的に、入力信号Ｓ１の立ち上がりと、パワーデバイ
ス１２の制御信号Ｓ９の立ち上がりとを一致させること
ができ、タイムディレイを解消して、パワーデバイス１
２の応答速度の低下を防止できる。なお、一般に入力信
号Ｓ１の立ち下がりは、クロック信号発生回路１６の出
力信号Ｓ１０と同期しないが、その場合も上記と同様の
作用で入力信号Ｓ１の立ち下がりと制御信号Ｓ９の立ち
下がりを一致させることができる。

【０１５０】＜Ｇ．実施の形態７＞ ＜Ｇ−１．装置構成＞本発明に係る半導体装置の実施の
形態７として、図１７にレベルシフト回路７００の構成
を示す。なお、図１７において、図１３に示したレベル
シフト回路６００と同一の構成については同一の符号を
付し、重複する説明は省略する。

【０１５１】図１７に示すように、レベルシフト回路７
００は、高電位側パワーデバイス駆動回路ＨＤ５と、低
電位側パワーデバイス駆動回路ＬＤとに区別され、高電
位側パワーデバイス駆動回路ＨＤ５においては、図１３
に示したレベルシフト回路６００のパルス発生部１５の
代わりに、ラッチ回路１８を備えている。

【０１５２】ラッチ回路１８のＴ入力には、外部からの
入力信号Ｓ１が与えられ、リセット入力には、クロック
信号発生回路１６の出力信号Ｓ１０が与えられる構成と
なっている。

【０１５３】そして、ラッチ回路１８のＱon出力からの
出力信号Ｓ３２は、反復パルス発生回路１７を構成する
ＡＮＤ回路１７１の出力信号Ｓ１２と共に、ＯＲ回路３
１に入力され、ラッチ回路１８のＱoff出力からの出力
信号Ｓ３３は、反復パルス発生回路１７を構成するＡＮ
Ｄ回路１７２の出力信号Ｓ１３と共に、ＯＲ回路３２に
入力される。

【０１５４】このような構成を採ることで、ラッチ回路
１８は入力信号Ｓ１の立ち上がりでＱon出力がセットさ
れ、また、入力信号Ｓ１の立ち下がりでＱoff出力がセ
ットされ、クロック信号発生回路１６の出力信号Ｓ１０
のパルスの立ち上がりでＱon出力およびＱoff出力が共
にリセットされることになる。

【０１５５】＜Ｇ−２．装置動作＞以下、図１８に示す
タイミングチャートを用いて、レベルシフト回路７００
の特徴的な動作について説明する。

【０１５６】なお、図１８において、高電位側パワーデ
バイス駆動回路ＨＤ５に与えられる入力信号Ｓ１、低電
位側パワーデバイス駆動回路ＬＤに与えられる入力信号
Ｓ０、クロック信号発生回路１６の出力信号Ｓ１０、Ａ
ＮＤ回路１７１の出力信号Ｓ１２のタイミングについて
は、図１６を用いて説明したレベルシフト回路６００の
タイミングチャートと同じであるので説明は省略する。

【０１５７】図１８に示すように、ラッチ回路１８のＱ
on出力の出力信号Ｓ３２は、入力信号Ｓ１のパルスの立
ち上がりでセットされ、出力信号Ｓ１０のパルスの立ち
上がりでリセットされる。従って、そのパルス幅は、入
力信号Ｓ１の各周期における出力信号Ｓ１０の最初のパ
ルスの立ち上がりと、入力信号Ｓ１のパルスの立ち上が
りとのずれ幅に相当し、当該ずれ幅は、入力信号Ｓ１の
各周期において個々に異なっているので、出力信号Ｓ３
２の各パルスの幅はそれぞれ異なっている。

【０１５８】なお、ラッチ回路１８のＱoff出力からの
出力信号Ｓ３３は、入力信号Ｓ１のパルスの立ち下がり
が出力信号Ｓ１０の立ち上がりと同期しているので、Ｑ
off出力がセットされず、出力信号Ｓ３３にはパルスは
存在しないことになる。

【０１５９】そして、各パルスの幅がそれぞれ異なる出
力信号Ｓ３２と、ＡＮＤ回路１７１の出力信号Ｓ１２と
の論理和となるＯＲ回路３１の出力信号Ｓ２（オン信
号）は、入力信号Ｓ１の各周期において、最初のパルス
の立ち上がりが、必ず入力信号Ｓ１の立ち上がりに同期
している。なお、出力信号Ｓ３２と出力信号Ｓ１２との
論理和を取ることで出力信号Ｓ２のパルス配列は不規則
になっている。

【０１６０】レベルシフト済みオン信号Ｓ４も同様の信
号となり、この結果、ＳＲフリップフロップ回路９の出
力信号Ｓ８およびパワーデバイス１２の制御信号Ｓ９
は、入力信号Ｓ１と一致することになる。

【０１６１】＜Ｇ−３．作用効果＞以上説明したよう
に、本発明に係る実施の形態７のレベルシフト回路７０
０においては、外部からの入力信号Ｓ１に同期して出力
がセットされ、クロック信号発生回路１６の出力信号Ｓ
１０のパルスの立ち上がりでリセットされるラッチ回路
１８を備え、ラッチ回路１８の出力信号Ｓ３２およびＳ
３３のそれぞれと、出力信号Ｓ１２およびＳ１３との論
理和を取った信号をオン信号Ｓ２およびオフ信号Ｓ３と
して使用するので、入力信号Ｓ１の各周期において、オ
ン信号Ｓ２の最初のパルスの立ち上がりが必ず入力信号
Ｓ１の立ち上がりに同期することになり、結果的に、入
力信号Ｓ１の立ち上がりと、パワーデバイス１２の制御
信号Ｓ９の立ち上がりとを一致させることができ、タイ
ムディレイを解消して、パワーデバイス１２の応答速度
の低下を防止できる。なお、一般に入力信号Ｓ１の立ち
下がりは、クロック信号発生回路１６の出力信号Ｓ１０
と同期しないが、その場合も上記と同様の作用で入力信
号Ｓ１の立ち下がりと制御信号Ｓ９の立ち下がりを一致
させることができる。

【０１６２】＜Ｈ．実施の形態８＞ ＜Ｈ−１．装置構成＞本発明に係る半導体装置の実施の
形態８として、図１９にレベルシフト回路８００の構成
を示す。なお、図１９において、図１７に示したレベル
シフト回路７００と同一の構成については同一の符号を
付し、重複する説明は省略する。

【０１６３】図１９に示すように、レベルシフト回路８
００は、高電位側パワーデバイス駆動回路ＨＤ６と、低
電位側パワーデバイス駆動回路ＬＤとに区別され、高電
位側パワーデバイス駆動回路ＨＤ６においては、レベル
シフト回路７００で使用されていたクロック信号発生回
路１６の代わりに、クロック信号発生回路１６を構成す
る原クロック信号発生回路１６１が配設されている。そ
して、原クロック信号発生回路１６１から出力される原
クロック信号Ｓ４４が、反復パルス発生回路１７を構成
するＡＮＤ回路１７１および１７２の入力と、ラッチ回
路１８のリセット入力に与えられる構成となっている。

【０１６４】また、ラッチ回路１８のＱon出力の出力信
号Ｓ３２と、ＡＮＤ回路１７１の出力信号Ｓ１２との論
理和となるＯＲ回路３１の出力信号Ｓ４２は、ワンショ
ットパルス発生回路５１に入力され、ワンショットパル
ス発生回路５１の出力信号Ｓ２がオン信号としてＨＮＭ
ＯＳトランジスタ４に与えられ、ラッチ回路１８のＱof
f出力の出力信号Ｓ３３と、ＡＮＤ回路１７２の出力信
号Ｓ１３との論理和となるＯＲ回路３２の出力信号Ｓ４
３は、ワンショットパルス発生回路５２に入力され、ワ
ンショットパルス発生回路５２の出力信号Ｓ３は、オフ
信号としてＨＮＭＯＳトランジスタ５に与えられる構成
となっている。

【０１６５】＜Ｈ−２．装置動作＞以下、図２０に示す
タイミングチャートを用いて、レベルシフト回路８００
の特徴的な動作について説明する。

【０１６６】なお、図２０において、高電位側パワーデ
バイス駆動回路ＨＤ６に与えられる入力信号Ｓ１、低電
位側パワーデバイス駆動回路ＬＤに与えられる入力信号
Ｓ０、クロック信号発生回路１６の出力信号Ｓ１０のタ
イミングについては、図１６を用いて説明したレベルシ
フト回路６００のタイミングチャートと同じであるので
説明は省略する。

【０１６７】図２０に示すように、原クロック信号発生
回路１６１から出力される原クロック信号Ｓ４４は、パ
ルス幅が比較的広いパルスである。

【０１６８】そして、ＡＮＤ回路１７１の出力信号Ｓ１
２は入力信号Ｓ１に同期していないので、入力信号Ｓ１
の各周期に対応して与えられる出力信号Ｓ１２の最初の
パルスの立ち上がりは、少しずつずれている。

【０１６９】また、ラッチ回路１８のＱon出力の出力信
号Ｓ３２は、入力信号Ｓ１のパルスの立ち上がりでセッ
トされ、原クロック信号Ｓ４４のパルスの立ち上がりで
リセットされることになるので、そのパルス幅は、入力
信号Ｓ１の各周期における原クロック信号Ｓ４４の最初
のパルスの立ち上がりと、入力信号Ｓ１のパルスの立ち
上がりとのずれ幅に相当し、当該ずれ幅は、入力信号Ｓ
１の各周期において個々に異なっているので、出力信号
Ｓ３２の各パルスの幅はそれぞれ異なっている。

【０１７０】なお、ラッチ回路１８のＱoff出力からの
出力信号Ｓ３３は、入力信号Ｓ１のパルスの立ち下がり
が原クロック信号Ｓ４４の立ち上がりと同期しているの
で、Ｑoff出力がセットされず、出力信号Ｓ３３にはパ
ルスは存在しないことになる。

【０１７１】そして、各パルスの幅がそれぞれ異なる出
力信号Ｓ３２と、ＡＮＤ回路１７１の出力信号Ｓ１２と
の論理和となるＯＲ回路３１の出力信号Ｓ４２は、入力
信号Ｓ１の各周期において、最初のパルスの立ち上がり
が、必ず入力信号Ｓ１の立ち上がりに同期している。な
お、出力信号Ｓ３２と出力信号Ｓ１２との論理和を取る
ことで出力信号Ｓ４２のパルス配列は不規則になってい
る。

【０１７２】さらに、出力信号Ｓ４２は、ワンショット
パルス発生回路５１に入力され、図１４および図１５を
用いて説明したような仕組みで、パルス幅を狭く、すな
わちデューティ比を小さくされ、オン信号Ｓ２となる。

【０１７３】出力信号Ｓ３３と出力信号Ｓ１３との論理
和を取った出力信号Ｓ４３においてもワンショットパル
ス発生回路５２で同様に処理され、オフ信号Ｓ３とな
る。なお、一般に入力信号Ｓ１の立ち下がりは、原クロ
ック信号Ｓ４４の立ち上がりと同期しないが、その場合
も上記と同様の作用で、ＯＲ回路３２の出力信号Ｓ４３
は入力信号Ｓ１の立ち下がりに同期することになる。

【０１７４】レベルシフト済みオン信号Ｓ４およびレベ
ルシフト済みオフ信号Ｓ５も、オン信号Ｓ２およびオフ
信号Ｓ３と同様の信号となり、この結果、ＳＲフリップ
フロップ回路９の出力信号Ｓ８およびパワーデバイス１
２の制御信号Ｓ９は、入力信号Ｓ１と一致することにな
る。

【０１７５】＜Ｈ−３．作用効果＞以上説明したよう
に、本発明に係る実施の形態８のレベルシフト回路８０
０においては、ラッチ回路１８の出力信号Ｓ３２および
Ｓ３３のそれぞれと、出力信号Ｓ１２およびＳ１３との
論理和を取った出力信号Ｓ４２およびＳ４３を、ワンシ
ョットパルス発生回路５１および５２を介することで、
パルス幅を狭くしたオン信号Ｓ２およびオフ信号Ｓ３を
得るので、オン信号Ｓ２およびオフ信号Ｓ３のデューテ
ィ比が小さくなり、ＨＮＭＯＳトランジスタ４および５
の動作時間を短くして消費電力を低減することができ
る。

【０１７６】＜Ｉ．実施の形態９＞ ＜Ｉ−１．フィルタ回路を備えた構成について＞以上説
明した実施の形態１〜８においては、ＨＮＭＯＳトラン
ジスタ４および５によりレベルシフトされ、インバータ
回路６および７により反転された信号Ｓ４およびＳ５
を、ＳＲフリップフロップ回路９のセット入力およびリ
セット入力に与える構成を示した。

【０１７７】しかし、インバータ回路６および７とＳＲ
フリップフロップ回路９との間に、従来から用いられて
いるフィルタ回路８を電気的に介挿し、信号Ｓ２および
Ｓ３としてｄｖ／ｄｔ過渡信号による誤りパルスが同時
に与えられた場合に、ＳＲフリップフロップ回路９に同
時に信号入力が行われることを防止するようにしても良
いことは言うまでもない。

【０１７８】図２１に、フィルタ回路８を有した高電位
側パワーデバイス駆動回路ＨＤ４Ａを備えたレベルシフ
ト回路６００Ａの構成を示す。なお、図２１において、
図１３に示したレベルシフト回路６００と同一の構成に
ついては同一の符号を付し、重複する説明は省略する。

【０１７９】図２１に示すように、インバータ回路６お
よび７の出力はフィルタ回路８の入力に接続され、フィ
ルタ回路８の出力はＳＲフリップフロップ回路９のセッ
ト入力およびリセット入力に接続されている。なお、図
２１においては、ＨＮＭＯＳトランジスタ４および５に
よりレベルシフトされた信号を、それぞれ信号Ｓ２１お
よびＳ３１として示し、フィルタ回路８からＳＲフリッ
プフロップ回路９のセット入力およびリセット入力に与
えられる信号を、それぞれ信号Ｓ４１およびＳ５１とし
て示す。

【０１８０】図２２にフィルタ回路８の構成例を示す。
図２２に示すように、フィルタ回路８は、インバータ回
路６および７の出力信号Ｓ４およびＳ５が与えられるＮ
ＡＮＤ回路Ｇ３１と、ＮＡＮＤ回路Ｇ３１の出力が与え
られるインバータ回路Ｇ３２と、インバータ回路Ｇ３２
の出力が与えられるＮＯＲ回路Ｇ３３およびＧ３４とを
有している。また、インバータ回路６の出力信号Ｓ４は
直列に接続されたインバータ回路Ｇ４１、Ｇ４２および
Ｇ４３を介してＮＯＲ回路Ｇ３３に与えられ、インバー
タ回路７の出力信号Ｓ５は、直列に接続されたインバー
タ回路Ｇ５１、Ｇ５２およびＧ５３を介してＮＯＲ回路
Ｇ３４に与えられる構成となっている。そして、ＮＯＲ
回路Ｇ３３およびＧ３４の出力信号Ｓ４１およびＳ５１
が、フィルタ回路８の出力として、ＳＲフリップフロッ
プ回路９のセット入力およびリセット入力に与えられ
る。

【０１８１】ここで、ＮＡＮＤ回路Ｇ３１の代わりに反
転入力のＯＲ回路を用いても良いし、ＮＯＲ回路Ｇ３３
およびＧ３４の代わりに反転入力のＡＮＤ回路を用いて
も良い。

【０１８２】なお、上記フィルタ回路８の構成例は、特
開平９−２０００１７号公報に開示されているフィルタ
回路の１つであり、ｄｖ／ｄｔ過渡信号により、信号Ｓ
４およびＳ５として同時に“Ｈ”信号が与えられたよう
な場合に、フィルタ回路８の出力（ここではＮＯＲ回路
Ｇ３３およびＧ３４の出力信号Ｓ４１およびＳ５１）
を、共に“Ｌ”信号にできるのであれば、上記構成に限
定されるものではない。

【０１８３】この場合、ＳＲフリップフロップ回路９
は、セット入力に“Ｌ”信号、リセット入力にも“Ｌ”
信号が与えられるので、Ｑ出力が保持されることにな
る。

【０１８４】このように、フィルタ回路８を設けること
で、ｄｖ／ｄｔ過渡信号による誤りパルスがＳＲフリッ
プフロップ回路９に同時に与えられることが防止され、
ＳＲフリップフロップ回路９が誤動作することを防止で
きる。また、ｄｖ／ｄｔ過渡信号による誤りパルスが時
間差を有して与えられるような場合でも、反復パルス発
生回路１７から与えられる反復パルスにより、パワーデ
バイス１２および１３が短絡状態になる期間が制限され
るので、パワーデバイス１２および１３を保護すること
が可能となる。なお、上記においては、図１３に示した
レベルシフト回路６００にフィルタ回路８を設けた構成
を示したが、図１に示すレベルシフト回路１００等、本
発明に係る実施の形態１〜８に示す何れのレベルシフト
回路にフィルタ回路８を設けても良いことは言うまでも
ない。

【０１８５】図２１に示すレベルシフト回路６００Ａで
は、入力信号Ｓ１の立ち上がり、立ち下がり時に、ワン
ショットパルス発生部１５からワンショットパルスを出
力し、このパルスと反復パルスとの論理和をとった信号
を信号Ｓ２およびＳ３としてＨＮＭＯＳトランジスタ４
および５を制御するので、入力信号Ｓ１のエッジで必ず
信号伝達が行われ、理想的な状態では入力信号を受けて
から出力信号が得られるまでの入出力伝達遅延時間は一
定になる。

【０１８６】＜Ｉ−２．入出力伝達遅延時間のジッタに
ついて＞しかし、実際のデバイスでは入出力伝達遅延時
間は、入力信号が切り替わるたびに数十〜百数十ｎｓｅ
ｃの範囲で変化し、ジッタ（jitter）として観測され
る。以下、入出力伝達遅延時間のジッタについて説明す
る。

【０１８７】図２３に、レベルシフト回路６００Ａの動
作を説明するタイミングチャートを示す。なお、図２３
において、図１３を用いて説明したレベルシフト回路６
００と同様の動作を示す信号については説明を省略す
る。

【０１８８】図２３においては、入力信号Ｓ１がオフ指
令すなわち“Ｌ”状態から、オン指令すなわち“Ｈ”状
態に切り替わる場合を中心に示している。

【０１８９】以下、前提条件として、図２３に示すよう
に、反復パルスに基づく信号Ｓ３（以後、内部オフ信号
と呼称する場合あり）が有効な場合（“Ｈ”状態である
場合）に、入力信号Ｓ１がオフ指令からオン指令に切り
替わる場合を想定すると、内部オフ信号Ｓ３が強制的に
遮断されると同時に、反復パルスに基づく信号Ｓ２（以
後、内部オン信号と呼称する場合あり）が有効になる。

【０１９０】ここで問題となるのは、内部オフ信号Ｓ３
と内部オン信号Ｓ２とが有効である状態が近接して存在
することである。

【０１９１】先に説明したように、内部オン信号Ｓ２お
よび内部オフ信号Ｓ３は、それぞれ、ＨＮＭＯＳトラン
ジスタ４および５を介してレベルシフトされ、インバー
タ回路６および７により反転されて信号Ｓ４（以後、内
部オン指令信号と呼称する場合あり）およびＳ５（以
後、内部オフ指令信号と呼称する場合あり）となる。

【０１９２】従って、内部オン信号Ｓ２および内部オフ
信号Ｓ３が、それぞれ信号Ｓ４およびＳ５としてフィル
タ回路８に与えられるまでには、ＨＮＭＯＳトランジス
タ４および５の寄生容量（ドレイン−ソース間の寄生容
量）と、抵抗２９および３０により決まる時定数と、イ
ンバータ回路６および７のしきい値の影響を受ける。ま
た、パワーデバイスのスイッチング時のｄｖ／ｄｔ過渡
信号の影響を受ける場合もある。

【０１９３】特に、内部オフ指令信号Ｓ５の切り替わり
タイミングは、ＨＮＭＯＳトランジスタ５の寄生容量と
抵抗３０とで決まる時定数の影響を大きく受け、内部オ
フ信号Ｓ３の切り替わりタイミングよりも遅れることに
なる。このタイミングのずれをタイムディレイｔｄ５と
呼称する。ＨＮＭＯＳトランジスタ４および５によりレ
ベルシフトされた信号Ｓ２１およびＳ３１は、時定数に
より立ち上がりが緩やかになっている。

【０１９４】タイムディレイｔｄ５は、それほど大きな
値ではないが、内部オフ信号Ｓ３と内部オン信号Ｓ２と
が有効である状態が近接して存在している場合には、内
部オフ指令信号Ｓ４と内部オフ指令信号Ｓ５とが同時に
有効、すなわち“Ｈ”状態となる事態が発生する。

【０１９５】ここで、レベルシフト回路６００Ａにおい
ては、ｄｖ／ｄｔ過渡信号による誤りパルスがＳＲフリ
ップフロップ回路９に同時に与えられることを防止する
ためにフィルタ回路８を備えているが、上述したような
動作によって、内部オフ指令信号Ｓ４と内部オフ指令信
号Ｓ５とが同時に有効になった場合にも、フィルタ回路
８は動作する。

【０１９６】すなわち、内部オフ指令信号Ｓ４と内部オ
フ指令信号Ｓ５とが同時に“Ｈ”状態にある期間、すな
わち、タイムディレイｔｄ５の期間は、フィルタ回路８
の出力信号Ｓ４１およびＳ５１は、共に“Ｌ”状態を保
ち、結果的にＳＲフリップフロップ回路９の出力信号Ｓ
８は“Ｌ”状態を維持し、“Ｈ”状態への遷移は、タイ
ムディレイｔｄ５の経過後となる。

【０１９７】このため、入力信号Ｓ１が“Ｌ”状態から
“Ｈ”状態に切り替わっても、高電位側パワーデバイス
駆動回路ＨＤ４Ａの出力であるパワーデバイス１２の制
御信号Ｓ９は、タイムディレイｔｄ５の経過後まで切り
替わらず、タイムディレイｔｄ５の分だけ入出力伝達遅
延時間が増大することになる。

【０１９８】一般的に（図４を用いて説明したレベルシ
フト回路２００のように、外部から与えられるクロック
信号に同期して反復パルスを発生させる構成は除い
て）、反復パルスと入力信号とは非同期であるため、反
復パルスに基づく内部オフ信号Ｓ３が有効な場合に、入
力信号Ｓ１がオフ指令からオン指令に切り替わる現象は
ランダムに発生し、結果的に、入出力伝達遅延時間のラ
ンダムなジッタとして観測されることになる。

【０１９９】なお、反復パルスに基づく内部オフ信号Ｓ
３が有効な場合に、入力信号Ｓ１がオフ指令からオン指
令に切り替わると入出力伝達遅延時間が増大するが、反
復パルスに基づく内部オフ信号Ｓ３が有効でない場合に
は、入力信号Ｓ１がオフ指令からオン指令に切り替わっ
てもタイムディレイｔｄ５が発生することはなく、入出
力伝達遅延時間は増大しない。

【０２００】図２４に、反復パルスに基づく内部オフ信
号Ｓ３が有効でない場合に、入力信号Ｓ１がオフ指令か
らオン指令に切り替わった場合のタイミングチャートを
示す。図２４に示すように、反復パルスに基づく内部オ
フ信号信号Ｓ３が有効でない場合（“Ｌ”状態である場
合）に、入力信号Ｓ１がオフ指令からオン指令に切り替
わると、それに同期して内部オン信号Ｓ２が有効にな
る。この場合、内部オフ信号Ｓ３と内部オン信号Ｓ２と
が有効である状態は近接して存在していないので、内部
オフ指令信号Ｓ４と内部オフ指令信号Ｓ５とが同時に有
効になる事態は回避される。

【０２０１】＜Ｉ−３．装置構成＞以上説明したよう
に、フィルタ回路を備えることで入出力伝達遅延時間に
ランダムなジッタが発生する可能性があり、またフィル
タ回路を備えない構成（図１３のレベルシフト回路６０
０のような構成）であっても、ＳＲフリップフロップ回
路９のラッチ動作により入出力伝達遅延時間にランダム
なジッタが発生する可能性があった。

【０２０２】以下、本発明に係る半導体装置の実施の形
態９として、入出力伝達遅延時間のジッタを抑制したレ
ベルシフト回路９００について説明する。なお、以下の
説明においては、図２１に示すレベルシフト回路６００
を原型としているが、本発明に係る実施の形態１〜８に
示すレベルシフト回路（図４を用いて説明したレベルシ
フト回路２００のように、外部から与えられるクロック
信号に同期して反復パルスを発生させる構成は除き、入
力信号Ｓ１がクロック信号発生回路１６の出力信号Ｓ１
０と非同期に切り替わるレベルシフト回路）を原型とし
ても良いことは言うまでもない。また、フィルタ回路８
は必ずしも有さずとも良い。

【０２０３】図２５にレベルシフト回路９００の構成を
示す。なお、図２５において、図２１に示したレベルシ
フト回路６００Ａと同一の構成については同一の符号を
付し、重複する説明は省略する。

【０２０４】図２５に示すように、レベルシフト回路９
００は、高電位側パワーデバイス駆動回路ＨＤ７と、低
電位側パワーデバイス駆動回路ＬＤとに区別され、高電
位側パワーデバイス駆動回路ＨＤ７においては、レベル
シフト回路６００Ａの高電位側パワーデバイス駆動回路
ＨＤ４Ａに、ディレイ回路７６とマスク回路７７とをさ
らに有した構成となっている。

【０２０５】そして、ディレイ回路７６により入力信号
Ｓ１を遅延させて遅延入力信号Ｓ１ｄを生成し、遅延入
力信号Ｓ１ｄは、反復パルス発生回路１７に与えられる
と共に、入力信号Ｓ１と、遅延入力信号Ｓ１ｄとがマス
ク回路７７に与えられる構成となっている。

【０２０６】マスク回路７７は、クロック信号発生回路
１６の出力信号Ｓ１０を受け、入力信号Ｓ１と、遅延入
力信号Ｓ１ｄとに基づいて有効状態にある信号Ｓ１０を
所定期間無効にした（マスクした）マスク信号Ｓ１０ｍ
を出力する機能を有している。

【０２０７】遅延入力信号Ｓ１ｄは、ＡＮＤ回路１７１
に入力されるとともに、インバータ回路１７３を介して
ＡＮＤ回路１７２に入力され、また、ワンショットパル
ス発生回路１５１および１５２にも与えられる。また、
マスク信号Ｓ１０ｍは、ＡＮＤ回路１７１および１７２
に与えられる。

【０２０８】なお、ディレイ回路７６にマスク回路７７
は、クロック信号発生回路１６の出力信号Ｓ１０をマス
クするなどして調整するのでクロック信号調整手段と呼
称する場合もある。

【０２０９】＜Ｉ−４．装置動作＞図２６に、レベルシ
フト回路９００の動作を説明するタイミングチャートを
示す。なお、図２６において、図１３を用いて説明した
レベルシフト回路６００と同様の動作を示す信号につい
ては説明を省略する。

【０２１０】図２６に示すように、遅延入力信号Ｓ１ｄ
の入力信号Ｓ１に対するタイムディレイはｔｄ６であ
り、クロック信号発生回路１６の出力信号Ｓ１０は、タ
イムディレイｔｄ６の期間だけ無効状態（“Ｌ”状態、
無信号状態と呼称する場合もあり）となって、マスク信
号Ｓ１０ｍとしてマスク回路７７から出力される。

【０２１１】このため、反復パルスに基づく内部オフ信
号Ｓ３が有効な場合に、入力信号Ｓ１がオフ指令からオ
ン指令に切り替わる事態となり、さらに内部オフ指令信
号Ｓ５の切り替わりタイミングが内部オフ信号Ｓ３の切
り替わりタイミングよりもタイムディレイｔｄ５だけず
れるような場合であっても、タイムディレイｔｄ６がタ
イムディレイｔｄ５よりも十分に長く設定されていれ
ば、内部オフ信号Ｓ３と内部オン信号Ｓ２とが有効であ
る状態が近接して存在することが防止され、内部オフ指
令信号Ｓ４と内部オフ指令信号Ｓ５とが同時に有効、す
なわち“Ｈ”状態となる事態が発生することが防止され
る。

【０２１２】ここで、タイムディレイｔｄ５を１００ｎ
ｓｅｃ程度と想定すれば、タイムディレイｔｄ６は１５
０ｎｓｅｃ程度に設定される。この場合、内部オフ信号
Ｓ３と内部オン信号Ｓ２とが有効である状態は、少なく
とも１５０ｎｓｅｃの時間間隔で離れていると言える。
タイムディレイｔｄ６の望ましい値は、装置によって異
なるが、典型的なタイムディレイｔｄ５が１００ｎｓｅ
ｃ前後であるので、少なくとも１００ｎｓｅｃ以上であ
ることが望ましい。

【０２１３】なお、図２７に、反復パルスに基づく内部
オフ信号Ｓ３が有効でない場合に、入力信号Ｓ１がオフ
指令からオン指令に切り替わった場合のタイミングチャ
ートを示す。

【０２１４】図２７に示すように、反復パルスに基づく
内部オフ信号信号Ｓ３が有効でない場合（“Ｌ”状態で
ある場合）に、入力信号Ｓ１がオフ指令からオン指令に
切り替わると、それに同期して内部オン信号Ｓ２が有効
になる。この場合、内部オフ信号Ｓ３と内部オン信号Ｓ
２とが有効である状態は近接して存在していないので、
内部オフ指令信号Ｓ４と内部オフ指令信号Ｓ５とが同時
に有効になる事態は回避される。

【０２１５】ここで、図２８にマスク回路７７の構成例
を示す。図２８に示すように、マスク回路７７は、イク
スクルーシブＮＯＲ回路Ｇ１０と、ＡＮＤゲートＧ１１
とを有し、イクスクルーシブＮＯＲ回路Ｇ１０に、入力
信号Ｓ１と遅延入力信号Ｓ１ｄとが与えられ、イクスク
ルーシブＮＯＲ回路Ｇ１０の出力とクロック信号発生回
路１６の出力信号Ｓ１０とがＡＮＤ回路Ｇ１１に与えら
れ、ＡＮＤ回路Ｇ１１がマスク信号Ｓ１０ｍを出力する
構成となっている。

【０２１６】＜Ｉ−５．作用効果＞以上説明したよう
に、本発明に係る実施の形態９のレベルシフト回路９０
０においては、ディレイ回路７６により入力信号Ｓ１を
遅延させて遅延入力信号Ｓ１ｄを生成し、遅延入力信号
Ｓ１ｄと入力信号Ｓ１とに基づいて、クロック信号発生
回路１６の出力信号Ｓ１０を所定期間マスクしたマスク
信号Ｓ１０ｍを生成して反復パルス発生回路１７に与え
て、内部オフ指令信号Ｓ４と内部オフ指令信号Ｓ５とが
同時に有効、すなわち“Ｈ”状態となる事態が発生する
ことが防止するので、入出力伝達遅延時間にランダムな
ジッタが発生することを抑制できる。

【０２１７】なお、これまでに説明した実施の形態１〜
８におけるレベルシフト回路（図４を用いて説明したレ
ベルシフト回路２００のように、外部から与えられるク
ロック信号に同期して反復パルスを発生させる構成は除
いて）に、反復パルス信号Ｓ２、Ｓ３が、所定間隔以上
近接して発生しないように、クロック信号発生回路１６
の出力信号Ｓ１０に所定の処理を施すクロック信号調整
手段を付加することで、上述した効果と同様の効果を奏
することができる。

【０２１８】＜Ｉ−６．変形例１＞以上説明した本発明
に係る実施の形態９のレベルシフト回路９００において
は、マスク回路７７において、遅延入力信号Ｓ１ｄと入
力信号Ｓ１とに基づいて、クロック信号発生回路１６の
出力信号Ｓ１０を所定期間マスクしたマスク信号Ｓ１０
ｍを生成する構成を示したが、図２９に示す構成を採る
ことで、回路規模を小さくすることができる。

【０２１９】図２９には、マスク回路の機能を備えた反
復パルス発生回路１７Ａの構成を示す。なお、反復パル
ス発生回路１７Ａ以外の構成は、図２５に示すレベルシ
フト回路９００と同じであり、図示および重複する説明
は省略する。

【０２２０】図２９に示すように、反復パルス発生回路
１７Ａは、２つの３入力ＡＮＤ回路１７１Ａおよび１７
２Ａを有し、クロック信号発生回路１６の出力信号Ｓ１
０は、ＡＮＤ回路１７１Ａおよび１７２Ａに入力され、
入力信号Ｓ１は、ＡＮＤ回路１７１Ａに入力されるとと
もに、インバータ回路１７３１を介してＡＮＤ回路１７
２Ａに入力される構成となっている。また、ディレイ回
路７６が出力する遅延入力信号Ｓ１ｄは、ＡＮＤ回路１
７１Ａに入力されるとともに、インバータ回路１７３２
を介してＡＮＤ回路１７２Ａに入力される。

【０２２１】図３０に、反復パルス発生回路１７Ａの動
作を説明するタイミングチャートを示す。

【０２２２】図３０に示すように、遅延入力信号Ｓ１ｄ
の入力信号Ｓ１に対するタイムディレイはｔｄ６であ
り、入力信号Ｓ１が“Ｌ”から“Ｈ”に切り替わって
も、遅延入力信号Ｓ１ｄが“Ｌ”から“Ｈ”に切り替わ
っていない期間（ｔｄ６）においては、実質的にクロッ
ク信号発生回路１６の出力信号Ｓ１０がマスクされ、Ａ
ＮＤ回路１７１Ａの出力信号Ｓ１２と、ＡＮＤ回路１７
２Ａの出力信号Ｓ１３とは有効である期間がタイムディ
レイｔｄ６の期間だけ離れることになり、結果的に、内
部オフ信号Ｓ３と内部オン信号Ｓ２とが有効である状態
が近接せず、内部オフ指令信号Ｓ４と内部オフ指令信号
Ｓ５とが同時に有効になる事態を回避できる。

【０２２３】なお、図２９に示す構成を採ることで、図
２５に示すレベルシフト回路９００よりも回路規模を小
さくすることができ、その分だけタイムディレイｔｄ５
を小さくできる。

【０２２４】なお、ディレイ回路７６および反復パルス
発生回路１７Ａに含まれるマスク機能は、クロック信号
発生回路１６の出力信号Ｓ１０をマスクするなどして調
整するのでクロック信号調整手段と呼称する場合もあ
る。

【０２２５】＜Ｉ−７．変形例２＞以上説明した本発明
に係る実施の形態９の変形例１においては、マスク回路
の機能を備えた反復パルス発生回路１７Ａを用いる構成
を示したが、図２９に示す構成では、入力信号Ｓ１の立
ち上がりと立ち下がりとで、信号の通過するゲート数に
差が生じる。

【０２２６】すなわち、入力信号Ｓ１が立ち上がる場
合、すなわちオン指令が与えられた場合には、入力信号
Ｓ１は、ＡＮＤ回路１７１Ａを介してＯＲ回路３１に入
力されるが、入力信号Ｓ１が立ち下がる場合、すなわち
オフ指令が与えられた場合には、入力信号Ｓ１は、イン
バータ回路１７３２およびＡＮＤ回路１７２Ａを介して
ＯＲ回路３２に入力される。

【０２２７】従って、オフ指令の方が、より多くの論理
ゲートを通過することになり、オン指令とオフ指令とで
相対的な伝達速度に差が生じることになる。

【０２２８】しかし、図３１に示す構成を採ることで、
信号伝達速度の差を解消することができる。

【０２２９】図３１に、マスク回路の機能を備えた反復
パルス発生回路１７Ｂの構成を示す。図３１に示すよう
に、反復パルス発生回路１７Ｂは、２つの３入力ＡＮＤ
回路１７１Ａおよび１７２Ａを有するという点では図２
９に示す反復パルス発生回路１７Ａと同じであるが、入
力信号Ｓ１が、イクスクルーシブＮＯＲ回路１７４を介
してＡＮＤ回路１７１Ａおよび１７２Ａに入力される構
成となっている。その他の構成は反復パルス発生回路１
７Ａと同じである。

【０２３０】反復パルス発生回路１７Ｂの動作は、反復
パルス発生回路１７Ａと同じであるが、入力信号Ｓ１と
してオン指令が与えられた場合には、イクスクルーシブ
ＮＯＲ回路１７４およびＡＮＤ回路１７１Ａを介してＯ
Ｒ回路３１に入力され、オフ指令が与えられた場合に
は、イクスクルーシブＮＯＲ回路１７４およびおよびＮ
Ｄ回路１７２Ａを介してＯＲ回路３２に入力されるの
で、オン指令とオフ指令とで入力信号Ｓ１の相対的な伝
達速度をほぼ同一にでき、信号伝達速度の差を解消する
ことができる。

【０２３１】なお、ディレイ回路７６および反復パルス
発生回路１７Ｂに含まれるマスク機能は、クロック信号
発生回路１６の出力信号Ｓ１０をマスクするなどして調
整するのでクロック信号調整手段と呼称する場合もあ
る。

【０２３２】＜Ｊ．実施の形態１０＞以上説明した本発
明に係る実施の形態９のレベルシフト回路９００におい
ては、ディレイ回路７６により入力信号Ｓ１を所定時間
（ｔｄ５）遅延させるので、入出力伝達遅延時間のジッ
タが抑制できる一方で、入出力伝達遅延時間が増大する
ことは否めなかった。

【０２３３】以下、本発明に係る実施の形態１０とし
て、入出力伝達遅延時間のジッタを抑制できると共に、
入出力伝達遅延時間の増大も抑制可能なレベルシフト回
路１０００について説明する。なお、以下の説明におい
ては、図２１に示すレベルシフト回路６００を原型とし
ているが、本発明に係る実施の形態１〜８に示すレベル
シフト回路（図４を用いて説明したレベルシフト回路２
００のように、外部から与えられるクロック信号に同期
して反復パルスを発生させる構成は除き、入力信号Ｓ１
がクロック信号発生回路１６の出力信号Ｓ１０と非同期
に切り替わるレベルシフト回路）を原型としても良いこ
とは言うまでもない。また、フィルタ回路８は必ずしも
有さずとも良い。

【０２３４】＜Ｊ−１．装置構成＞図３２にレベルシフ
ト回路１０００の構成を示す。なお、図３２において、
図２１に示したレベルシフト回路６００Ａと同一の構成
については同一の符号を付し、重複する説明は省略す
る。

【０２３５】図３２に示すように、レベルシフト回路１
０００は、高電位側パワーデバイス駆動回路ＨＤ８と、
低電位側パワーデバイス駆動回路ＬＤとに区別され、高
電位側パワーデバイス駆動回路ＨＤ８においては、レベ
ルシフト回路６００Ａの高電位側パワーデバイス駆動回
路ＨＤ４Ａに、タイマー回路７８をさらに有した構成と
なっている。

【０２３６】タイマー回路７８は入力信号Ｓ１を受け、
入力信号Ｓ１としてオン指令およびオフ指令が与えられ
た場合に、所定期間だけ有効状態となるタイマー信号Ｓ
１ｔを出力する機能を有している。そして、タイマー信
号Ｓ１ｔは反復パルス発生回路１７Ｃに与えられ、反復
パルス発生回路１７Ｃが出力する反復パルス出力信号Ｓ
１２およびＳ１３の有効状態を制限する。

【０２３７】反復パルス発生回路１７Ｃは、２つの３入
力ＡＮＤ回路１７１Ａおよび１７２Ａを有し、クロック
信号発生回路１６の出力信号Ｓ１０は、ＡＮＤ回路１７
１Ａおよび１７２Ａに入力され、入力信号Ｓ１は、ＡＮ
Ｄ回路１７１Ａに入力されるとともに、インバータ回路
１７３を介してＡＮＤ回路１７２Ａに入力される構成と
なっている。また、タイマー回路７８が出力するタイマ
ー信号Ｓ１ｔは、ＡＮＤ回路１７１Ａおよび１７２Ａに
入力される。

【０２３８】＜Ｊ−２．装置動作＞図３３に、レベルシ
フト回路１０００の動作を説明するタイミングチャート
を示す。なお、図３３において、図１３を用いて説明し
たレベルシフト回路６００と同様の動作を示す信号につ
いては説明を省略する。

【０２３９】図３３に示すように、反復パルスに基づく
内部オフ信号Ｓ３が有効な場合に、入力信号Ｓ１がオフ
指令からオン指令に切り替わると、タイマー回路７８が
出力するタイマー信号Ｓ１ｔが期間ｔonだけ有効状態
（“Ｈ”状態）となり、その期間だけクロック信号発生
回路１６の出力信号Ｓ１０に対応した信号Ｓ１２が反復
パルスとして反復パルス発生回路１７Ｃから出力され
る。

【０２４０】なお、タイマー信号Ｓ１ｔの有効状態が終
わると、無効状態（“Ｌ”状態）となり、タイマー信号
Ｓ１ｔが無効状態にある期間は、信号Ｓ１２は無効状態
を維持するので、入力信号Ｓ１の状態（ステータス）を
常に伝達することにはならず、レベルシフト回路１００
０は、正確には準ステータス方式のレベルシフト回路と
呼称する場合もある。

【０２４１】ここで、図３３においては、反復パルスに
基づく内部オフ信号Ｓ３が有効な場合に、入力信号Ｓ１
がオン指令からオフ指令に切り替わる状態を併せて例示
しており、入力信号Ｓ１がオン指令からオフ指令に切り
替わると、タイマー回路７８が出力するタイマー信号Ｓ
１ｔが期間ｔoffだけ有効状態となり、この場合は、ク
ロック信号発生回路１６の出力信号Ｓ１０に対応した信
号Ｓ１３が反復パルスとして反復パルス発生回路１７Ｃ
から出力される。

【０２４２】なお、図３４に、反復パルスに基づく内部
オフ信号Ｓ３が有効でない場合に、入力信号Ｓ１が、オ
フ指令からオン指令に切り替わった場合およびオン指令
からオフ指令に切り替わった場合のタイミングチャート
を示す。

【０２４３】図３４に示すように、反復パルスに基づく
内部オフ信号信号Ｓ３が有効でない場合（“Ｌ”状態で
ある場合）に、入力信号Ｓ１がオフ指令からオン指令に
切り替わると、それに同期してタイマー回路７８が出力
するタイマー信号Ｓ１ｔが期間ｔonだけ有効状態とな
り、その期間だけクロック信号発生回路１６の出力信号
Ｓ１０に対応した信号Ｓ１２が反復パルスとして反復パ
ルス発生回路１７Ｃから出力される。また、入力信号Ｓ
１がオン指令からオフ指令に切り替わると、タイマー回
路７８が出力するタイマー信号Ｓ１ｔが期間ｔoffだけ
有効状態となり、この場合は、クロック信号発生回路１
６の出力信号Ｓ１０に対応した信号Ｓ１３が反復パルス
として反復パルス発生回路１７Ｃから出力される。

【０２４４】なお、先に述べたように、反復パルス発生
回路１７Ｃの出力信号Ｓ１２およびＳ１３は、無信号状
態が継続的に存在するので、ｄｖ／ｄｔ過渡信号による
誤りパルスが与えられた場合のパワーデバイスの誤動作
が正常動作に復帰する確率は、計算上は若干低下する
が、ｄｖ／ｄｔ過渡信号による誤りパルスは、入力信号
Ｓ１の切り替わり直後、すなわち、パワーデバイス１２
および１３の切り替わり直後に発生する頻度が高いの
で、タイマー信号Ｓ１ｔの有効期間ｔonおよびｔoffを
適切な長さに設定すれば、実用上の問題はない。

【０２４５】ここで、タイマー信号Ｓ１ｔの有効期間ｔ
onおよびｔoffの適切な長さとは、ｄｖ／ｄｔ過渡信号
により発生する誤りパルス幅以上で、入力信号Ｓ１の最
小入力パルス幅未満である。具体的には、誤りパルス幅
を１００ｎｓｅｃ程度、最小入力パルス幅を３００ｎｓ
ｅｃ〜１μｓｅｃとして設定すれば良い。

【０２４６】図３５にタイマー回路７８の構成例を示
す。図３５に示すようにタイマー回路７８は、２つのワ
ンショットパルス発生回路７８１および７８２と、ワン
ショットパルス発生回路７８１および７８２の出力を受
けるＯＲ回路７８４と、ワンショットパルス発生回路７
８２の入力に接続されたインバータ回路７８３とを有
し、入力信号Ｓ１が、ワンショットパルス発生回路７８
１に与えられると共に、インバータ回路７８３を介して
ワンショットパルス発生回路７８２に与えられる構成と
なっている。そして、ＯＲ回路７８４の出力がタイマー
信号Ｓ１ｔとなる。

【０２４７】なお、ワンショットパルス発生回路７８１
および７８２の構成は、例えば、図１４を用いて説明し
た構成と同じものを使用すれば良く、ワンショットパル
ス発生回路を構成するインバータ回路Ｇ１〜Ｇ５のしき
い値と、キャパシタＣＰの容量とでタイマー信号Ｓ１ｔ
の有効期間を設定することができる。

【０２４８】なお、タイマー回路７８は、タイマー信号
Ｓ１ｔによって反復パルス発生回路１７Ｃが処理するク
ロック信号発生回路１６の出力信号Ｓ１０を制限して反
復パルスの発生を制御するので、パルス制御手段と呼称
する場合もある。

【０２４９】＜Ｊ−３．作用効果＞以上説明したよう
に、本発明に係る実施の形態１０のレベルシフト回路１
０００においては、入力信号Ｓ１がオフ指令からオン指
令に切り替わるタイミングの直前および入力信号Ｓ１が
オン指令からオフ指令に切り替わるタイミングの直前に
は、クロック信号発生回路１６の出力信号Ｓ１０を実質
的に無効状態とするので、内部オフ信号Ｓ３と内部オン
信号Ｓ２とが有効である状態が近接して存在することが
防止され、内部オフ指令信号Ｓ４と内部オフ指令信号Ｓ
５とが同時に有効になる事態が回避される。

【０２５０】なお、タイマー回路７８の代わりに、カウ
ンタを用いてクロック信号発生回路１６の出力信号Ｓ１
０を所定パルス数だけカウントすることでタイマー信号
Ｓ１ｔを生成するようにしても良い。この場合、タイマ
ー信号Ｓ１ｔの有効期間の設定が容易にできる。

【０２５１】なお、これまでに説明した実施の形態１〜
８におけるレベルシフト回路（図４を用いて説明したレ
ベルシフト回路２００のように、外部から与えられるク
ロック信号に同期して反復パルスを発生させる構成は除
いて）に、入力信号Ｓ１がオフ指令からオン指令に切り
替わるタイミングの直前および入力信号Ｓ１がオン指令
からオフ指令に切り替わるタイミングから所定期間の
み、信号Ｓ２およびＳ３を発生するように、パルス発生
部を制御するパルス制御手段を付加することで、上述し
た効果と同様の効果を奏することができる。

【０２５２】

【発明の効果】本発明に係る請求項１記載の半導体装置
によれば、第１の入力信号に対応して、オン信号および
オフ信号として、一定の周期のパルスを有する第１およ
び第２の反復パルス信号が与えられ、第１および第２の
レベルシフト用半導体素子が周期的にオンすることで、
オン信号およびオフ信号が高電位側にレベルシフトされ
て第１および第２のレベルシフト済み反復パルス信号と
なる。従って、第１および第２の反復パルス信号にｄｖ
／ｄｔ過渡信号による誤りパルスが与えられ、制御部が
セット状態になっても、その期間は、オフ信号として正
常なパルスが与えられるまでしか持続しない。従って、
第１および第２のスイッチングデバイスが共にオン状態
となっている期間が限定され、最大でも第１および第２
の反復パルス信号の周期に相当する期間となり、その後
は正常に制御されるので、第１および第２のスイッチン
グデバイスが共にオン状態となって短絡し、両者に不具
合が生じることを防止できる。

【０２５３】本発明に係る請求項２記載の半導体装置に
よれば、パルス発生部において独自に生成したパルス信
号を使用するので、独立性の高い半導体装置を得ること
ができる。

【０２５４】本発明に係る請求項３記載の半導体装置に
よれば、第１および第２の反復パルス信号は第１の入力
信号と同期するので、第１の入力信号と、高電位側スイ
ッチングデバイスの制御信号との間、すなわち入出力間
で、信号のずれに起因したタイムディレイを解消するこ
とができ、高電位側スイッチングデバイスの応答速度の
低下を防止できる。

【０２５５】本発明に係る請求項４記載の半導体装置に
よれば、第１および第２のレベルシフト済み信号の論理
和を取ることで内部クロック信号を得るので、当該内部
クロック信号を高電位領域の各構成のクロック信号とし
て使用することで、正確な動作が可能となる。

【０２５６】本発明に係る請求項５記載の半導体装置に
よれば、第１の入力信号と、高電位側スイッチングデバ
イスの制御信号との間、すなわち入出力間で、信号のず
れに起因したタイムディレイを解消することができ、高
電位側スイッチングデバイスの応答速度の低下を防止で
きる。

【０２５７】本発明に係る請求項６記載の半導体装置に
よれば、クロック信号または外部クロック信号と第２の
入力信号とを受け、第２の入力信号をクロック信号また
は外部クロック信号に同期させて同期制御信号として出
力する同期回路を備え、クロック信号または外部クロッ
ク信号に第２の入力信号を同期させることで、高電位側
スイッチングデバイスで発生するタイムディレイと、低
電位側スイッチングデバイスで発生するタイムディレイ
とのマッチングを取ることが容易にできる。また、低電
位側スイッチングデバイスにおいて意図的にタイムディ
レイを発生させることで、デッドタイムの制御が容易と
なり、実際に第１および第２のスイッチングデバイスが
休止している期間を短くすることができて、電力効率を
向上することができる。また、デッドタイムの設定に際
しては、不確定な要素が排除されるので、デッドタイム
に大きなマージンを含ませることが不必要となり、電力
効率を向上することができる。

【０２５８】本発明に係る請求項７記載の半導体装置に
よれば、反復パルス発生部が出力する第１、第２の信号
のそれぞれと、第１および第２のワンショットパルス発
生回路が出力する第３、第４の信号との論理和を取った
信号を、第１および第２の反復パルス信号として使用す
るので、第１および第２の反復パルス信号と第１の入力
信号とが同期し、第１の入力信号と、高電位側スイッチ
ングデバイスの制御信号との間、すなわち入出力間で、
信号のずれに起因したタイムディレイを解消することが
でき、高電位側スイッチングデバイスの応答速度の低下
を防止できる。

【０２５９】本発明に係る請求項８記載の半導体装置に
よれば、反復パルス発生部が出力する第１、第２の信号
のそれぞれと、ラッチ回路が出力する第３、第４の信号
との論理和を取った信号を、第１および第２の反復パル
ス信号として使用するので、第１および第２の反復パル
ス信号と第１の入力信号とが同期し、第１の入力信号
と、高電位側スイッチングデバイスの制御信号との間、
すなわち入出力間で、信号のずれに起因したタイムディ
レイを解消することができ、高電位側スイッチングデバ
イスの応答速度の低下を防止できる。

【０２６０】本発明に係る請求項９記載の半導体装置に
よれば、反復パルス発生部が出力する第１、第２の信号
のそれぞれと、ラッチ回路が出力する第３、第４の信号
との論理和を取った第５、第６の信号を、第１および第
２のワンショットパルス発生回路を介することで、デュ
ーティ比を小さくするので、第１および第２のレベルシ
フト用半導体素子動作時間を短くして消費電力を低減す
ることができる。

【０２６１】本発明に係る請求項１０記載の半導体装置
によれば、反復パルス発生部の具体的構成を得ることが
できる。

【０２６２】本発明に係る請求項１１記載の半導体装置
によれば、第１および第２のワンショットパルス発生回
路の具体的構成を得ることができる。

【０２６３】本発明に係る請求項１２記載の半導体装置
によれば、第１および第２の反復パルス信号が、所定間
隔以上近接して発生することが防止できるので、第１お
よび第２の反復パルス信号が有効な場合に、第１の入力
信号が切り替わる場合でも、第１および第２の反復パル
ス信号がほぼ同時に発生することが防止され、第１およ
び第２の反復パルス信号が同時に与えられた場合に発生
するタイムディレイを抑制して、入力信号を受けてから
出力信号が得られるまでの入出力伝達遅延時間のジッタ
を抑制できる。

【０２６４】本発明に係る請求項１３記載の半導体装置
によれば、ディレイ回路により第１の入力信号を遅延さ
せて遅延入力信号を生成し、遅延入力信号と第１の入力
信号とに基づいて、クロック信号を所定期間マスクした
マスク信号を生成して反復パルス発生部に与えるので、
第１および第２の反復パルス信号がほぼ同時に発生する
ことが防止される。

【０２６５】本発明に係る請求項１４記載の半導体装置
によれば、反復パルス発生部がマスク回路の機能を備え
るので、マスク回路が不要となり回路規模を小さくする
ことができる。

【０２６６】本発明に係る請求項１５記載の半導体装置
によれば、マスク回路の機能を備えた反復パルス発生部
の具体的な構成を得ることができる。

【０２６７】本発明に係る請求項１６記載の半導体装置
によれば、高電位側スイッチングデバイスの導通指令と
非導通指令とで、第１の入力信号の相対的な伝達速度を
ほぼ同一にでき、信号伝達速度の差を解消することがで
きる。

【０２６８】本発明に係る請求項１７記載の半導体装置
によれば、第１の入力信号の、第２の状態への遷移時の
直前および第１の状態への遷移時の直前には、クロック
信号を実質的に無効状態とするので、第１および第２の
反復パルス信号が有効な場合に、第１の入力信号が切り
替わる場合でも、第１および第２の反復パルス信号がほ
ぼ同時に発生することが防止され、第１および第２の反
復パルス信号が同時に与えられた場合に発生するタイム
ディレイを抑制して、入力信号を受けてから出力信号が
得られるまでの入出力伝達遅延時間のジッタを抑制でき
る。

【０２６９】本発明に係る請求項１８記載の半導体装置
によれば、パルス制御手段の具体的構成を得ることがで
きる。

【０２７０】本発明に係る請求項１９記載の半導体装置
によれば、タイマー回路の具体的構成を得ることができ
る。

【０２７１】本発明に係る請求項２０記載の半導体装置
によれば、回路規模の小さなタイマー回路を得ることが
できる。

【０２７２】本発明に係る請求項２１記載の半導体装置
によれば、制御部に第１および第２のレベルシフト済み
反復パルス信号が同時に入力されることを防止でき、制
御部の誤動作を防止できる。

【図面の簡単な説明】

【図１】 本発明に係る半導体装置の実施の形態１の構
成を説明する図である。

【図２】 反復パルス発生回路の構成例を示す図であ
る。

【図３】 本発明に係る半導体装置の実施の形態１の動
作を説明するタイミングチャートである。

【図４】 本発明に係る半導体装置の実施の形態２の構
成を説明する図である。

【図５】 本発明に係る半導体装置の実施の形態２の動
作を説明するタイミングチャートである。

【図６】 本発明に係る半導体装置の実施の形態３の構
成を説明する図である。

【図７】 本発明に係る半導体装置の実施の形態３の動
作を説明するタイミングチャートである。

【図８】 本発明に係る半導体装置の実施の形態４の構
成を説明する図である。

【図９】 本発明に係る半導体装置の実施の形態４の動
作を説明するタイミングチャートである。

【図１０】 本発明に係る半導体装置の実施の形態５の
構成を説明する図である。

【図１１】 本発明に係る半導体装置の実施の形態５の
動作を説明するタイミングチャートである。

【図１２】 本発明に係る半導体装置の実施の形態５の
動作を説明するタイミングチャートである。

【図１３】 本発明に係る半導体装置の実施の形態６の
構成を説明する図である。

【図１４】 ワンショットパルス発生回路の構成例を示
す図である。

【図１５】 ワンショットパルス発生回路の動作を説明
するタイミングチャートである。

【図１６】 本発明に係る半導体装置の実施の形態６の
動作を説明するタイミングチャートである。

【図１７】 本発明に係る半導体装置の実施の形態７の
構成を説明する図である。

【図１８】 本発明に係る半導体装置の実施の形態７の
動作を説明するタイミングチャートである。

【図１９】 本発明に係る半導体装置の実施の形態８の
構成を説明する図である。

【図２０】 本発明に係る半導体装置の実施の形態８の
動作を説明するタイミングチャートである。

【図２１】 本発明に係る実施の形態６の半導体装置に
フィルタ回路を備えた構成を示す図である。

【図２２】 フィルタ回路の構成を示す図である。

【図２３】 フィルタ回路を備えた構成の動作を説明す
るタイミングチャートである。

【図２４】 フィルタ回路を備えた構成の動作を説明す
るタイミングチャートである。

【図２５】 本発明に係る半導体装置の実施の形態９の
構成を説明する図である。

【図２６】 本発明に係る半導体装置の実施の形態９の
動作を説明するタイミングチャートである。

【図２７】 本発明に係る半導体装置の実施の形態９の
動作を説明するタイミングチャートである。

【図２８】 マスク回路の構成を示す図である。

【図２９】 本発明に係る半導体装置の実施の形態９の
変形例の構成を説明する図である。

【図３０】 本発明に係る半導体装置の実施の形態９の
変形例の動作を説明するタイミングチャートである。

【図３１】 本発明に係る半導体装置の実施の形態９の
変形例の構成を説明する図である。

【図３２】 本発明に係る半導体装置の実施の形態１０
の構成を説明する図である。

【図３３】 本発明に係る半導体装置の実施の形態１０
の動作を説明するタイミングチャートである。

【図３４】 本発明に係る半導体装置の実施の形態１０
の動作を説明するタイミングチャートである。

【図３５】 タイマー回路の構成を示す図である。

【図３６】 従来の半導体装置の構成を説明する図であ
る。

【図３７】 従来の半導体装置の動作を説明するタイミ
ングチャートである。

【符号の説明】

ｔｄ，ｔｄ１〜ｔｄ６ タイムディレイ、Ｄｔ１，Ｄｔ
２ デッドタイム。

フロントページの続き Ｆターム(参考） 5H740 AA04 BA11 BB01 KK01 5J055 AX32 BX16 CX20 DX09 DX73 EX03 EX07 EY01 EY12 EY21 EZ07 EZ20 EZ25 EZ27 EZ28 EZ32 EZ50 EZ66 FX18 GX01 GX02 GX04 5J056 AA11 BB44 CC05 CC14 CC15 CC16 CC21 DD12 DD39 DD55 FF07 GG14 KK01

Claims (21)

【特許請求の範囲】
1. 【請求項１】 直列に接続され、高電位の主電源電位と
   低電位の主電源電位との間に介挿された第１および第２
   のスイッチングデバイスの駆動制御を行う半導体装置で
   あって、 前記第１および第２のスイッチングデバイスのうち、高
   電位側スイッチングデバイスの導通／非導通を制御する
   制御部と、 前記高電位側スイッチングデバイスの導通を示す第１状
   態および前記高電位側スイッチングデバイスの非導通を
   示す第２状態を有する第１の入力信号の、前記第１およ
   び第２状態に対応して、第１および第２の反復パルス信
   号を発生するパルス発生部と、 前記第１および第２の反復パルス信号を、高電位側へと
   レベルシフトして、それぞれ第１および第２のレベルシ
   フト済み反復パルス信号を得るレベルシフト部と、を備
   え、 前記制御部は、 前記第１および第２のレベルシフト済み反復パルス信号
   に基づいて、それぞれ、前記高電位側スイッチングデバ
   イスを導通または非導通させる制御信号を前記高電位側
   スイッチングデバイスに出力する、半導体装置。
2. 【請求項２】 前記パルス発生部は、 クロック信号を生成するクロック信号発生部と、 前記クロック信号と前記第１の入力信号とを受け、前記
   第１の入力信号が前記第１状態にある期間のみ、前記ク
   ロック信号を前記第１の反復パルス信号として出力し、
   前記第１の入力信号が前記第２状態にある期間のみ、前
   記クロック信号を前記第２の反復パルス信号として出力
   する反復パルス発生部と、を備える、請求項１記載の半
   導体装置。
3. 【請求項３】 前記パルス発生部は、 外部クロック信号と前記第１の入力信号とを受け、前記
   第１の入力信号が前記第１状態にある期間のみ、前記外
   部クロック信号を前記第１の反復パルス信号として出力
   し、前記第１の入力信号が前記第２状態にある期間の
   み、前記外部クロック信号を前記第２の反復パルス信号
   として出力する反復パルス発生部を備え、 前記第１の入力信号は、前記外部クロック信号に同期し
   ている、請求項１記載の半導体装置。
4. 【請求項４】 前記第１および第２のレベルシフト済み
   反復パルス信号を受け、両者の論理和を取って前記クロ
   ック信号または外部クロック信号を再生し、内部クロッ
   ク信号として出力する論理回路をさらに備える、請求項
   ２または請求項３記載の半導体装置。
5. 【請求項５】 前記パルス発生部は、 前記第１の入力信号を受け、前記第１の入力信号が第１
   状態に遷移するのと同期して、前記第１の入力信号が前
   記第１状態にある期間のみ、前記第１の反復パルス信号
   を出力する第１の発振回路と、 前記第１の入力信号を受け、前記第１の入力信号が第２
   状態に遷移するのと同期して、前記第１の入力信号が前
   記第２状態にある期間のみ、前記第２の反復パルス信号
   を出力する第２の発振回路と、を備える、請求項１記載
   の半導体装置。
6. 【請求項６】 前記第１および第２のスイッチングデバ
   イスのうち、低電位側スイッチングデバイスは、第２の
   入力信号によって導通／非導通が制御され、前記半導体
   装置は、 前記クロック信号または外部クロック信号と前記第２の
   入力信号とを受け、前記第２の入力信号を前記クロック
   信号または前記外部クロック信号に同期させて同期制御
   信号として出力する同期回路をさらに備え、 前記同期制御信号によって前記低電位側スイッチングデ
   バイスの導通／非導通を制御する、請求項２または請求
   項３記載の半導体装置。
7. 【請求項７】 前記パルス発生部は、クロック信号を生
   成するクロック信号発生部と、 前記クロック信号と前記第１の入力信号とを受け、前記
   第１の入力信号が前記第１状態にある期間のみ、前記ク
   ロック信号を第１の信号として出力し、前記第１の入力
   信号が前記第２状態にある期間のみ、前記クロック信号
   を第２の信号として出力する反復パルス発生部と、 前記第１の入力信号を受け、前記第１の入力信号の各周
   期において、前記第１の入力信号が前記第１状態に遷移
   するのと同期した１つのパルスを有する第３の信号を出
   力する第１のワンショットパルス発生回路と、 前記第１の入力信号の反転信号を受け、前記第１の入力
   信号の各周期において、前記第１の入力信号が前記第２
   状態に遷移するのと同期した１つのパルスを有する第４
   の信号を出力する第２のワンショットパルス発生回路
   と、 前記第１および前記第３の信号を受け、両者の論理和を
   取って前記第１の反復パルス信号として出力する第１の
   論理回路と、 前記第２および前記第４の信号を受け、両者の論理和を
   取って前記第２の反復パルス信号として出力する第２の
   論理回路と、を備える、請求項１記載の半導体装置。
8. 【請求項８】 前記パルス発生部は、クロック信号を生
   成するクロック信号発生部と、 前記クロック信号と前記第１の入力信号とを受け、前記
   第１の入力信号が前記第１状態にある期間のみ、前記ク
   ロック信号を第１の信号として出力し、前記第１の入力
   信号が前記第２状態にある期間のみ、前記クロック信号
   を第２の信号として出力する反復パルス発生部と、 前記クロック信号と前記第１の入力信号とを受け、前記
   第１の入力信号が前記第１状態に遷移するのと同期して
   セットされる第１の出力端と、前記第１の入力信号が前
   記第２状態に遷移するのと同期してセットされる第２の
   出力端とを有し、前記クロック信号に同期して、前記第
   １および第２の出力端がリセットされるラッチ回路と、 前記第１の信号と前記第１の出力端から出力される第３
   の信号とを受け、両者の論理和を取って前記第１の反復
   パルス信号として出力する第１の論理回路と、 前記第２の信号と前記第２の出力端から出力される第４
   の信号とを受け、両者の論理和を取って前記第２の反復
   パルス信号として出力する第２の論理回路と、を備え
   る、請求項１記載の半導体装置。
9. 【請求項９】 前記パルス発生部は、クロック信号を生
   成するクロック信号発生部と、 前記クロック信号と前記第１の入力信号とを受け、前記
   第１の入力信号が前記第１状態にある期間のみ、前記ク
   ロック信号を第１の信号として出力し、前記第１の入力
   信号が前記第２状態にある期間のみ、前記クロック信号
   を第２の信号として出力する反復パルス発生部と、 前記クロック信号と前記第１の入力信号とを受け、前記
   第１の入力信号が前記第１状態に遷移するのと同期して
   セットされる第１の出力端と、前記第１の入力信号が前
   記第２状態に遷移するのと同期してセットされる第２の
   出力端とを有し、前記クロック信号に同期して、前記第
   １および第２の出力端がリセットされるラッチ回路と、 前記第１の信号と前記第１の出力端から出力される第３
   の信号とを受け、両者の論理和を取って前記第５の信号
   として出力する第１の論理回路と、 前記第２の信号と前記第２の出力端から出力される第４
   の信号とを受け、両者の論理和を取って前記第６の信号
   として出力する第２の論理回路と、 前記第５の信号を受け、前記第５の信号に含まれるパル
   スのデューティ比を小さくして前記第１の反復パルス信
   号として出力する第１のワンショットパルス発生回路
   と、 前記第６の信号を受け、前記第６の信号に含まれるパル
   スのデューティ比を小さくして前記第２の反復パルス信
   号として出力する第２のワンショットパルス発生回路
   と、を備える、請求項１記載の半導体装置。
10. 【請求項１０】 前記反復パルス発生部は、 前記クロック信号および前記第１の入力信号が入力され
    る第１のＡＮＤ回路と、 前記クロック信号および前記第１の入力信号の反転信号
    が入力される第２のＡＮＤ回路とを有し、 前記第１のＡＮＤ回路から前記第１の反復パルス信号が
    出力され、 前記第２のＡＮＤ回路から前記第２の反復パルス信号が
    出力される、請求項２、請求項７ないし請求項９の何れ
    かに記載の半導体装置。
11. 【請求項１１】 前記第１および第２のワンショットパ
    ルス発生回路は、 直列に接続された第１、第２、第３および第４のインバ
    ータ回路と、 前記第１ないし第４のインバータ回路に並列に接続され
    た第５のインバータ回路と、 前記第４および第５のインバータ回路の出力部が入力部
    に接続されたＮＯＲ回路と、 前記第２のインバータ回路と前記第３のインバータ回路
    との接続点と、前記低電位主電源電位との間に接続され
    たキャパシタと、を有し、 前記第１および第５のインバータ回路の入力部が、前記
    第１および第２のワンショットパルス発生回路の入力部
    に相当し、 前記ＮＯＲ回路の出力部が、前記第１および第２のワン
    ショットパルス発生回路の出力部に相当する、請求項７
    または請求項９記載の半導体装置。
12. 【請求項１２】 前記第１および第２の反復パルス信号
    が、所定間隔以上近接して発生しないように、前記クロ
    ック信号に所定の処理を施すクロック信号調整手段をさ
    らに備える、請求項１または請求項７記載の半導体装
    置。
13. 【請求項１３】 前記クロック信号調整手段は、 請求項７記載の半導体装置においては、 前記第１の入力信号を受け、所定の遅延を与えて遅延入
    力信号とし、前記第１の入力信号の代わりに少なくとも
    前記反復パルス発生部、前記第１および第２のワンショ
    ットパルス発生回路に与えるディレイ回路と、 前記クロック信号を受け、前記第１の入力信号および前
    記遅延入力信号に基づいて、有効状態にある前記クロッ
    ク信号を前記所定の遅延期間に相当する所定期間だけマ
    スクして、マスク信号として前記反復パルス発生部に与
    えるマスク回路と、を有する、請求項１２記載の半導体
    装置。
14. 【請求項１４】 前記クロック信号調整手段は、 請求項７記載の半導体装置においては、 前記第１の入力信号を受け、所定の遅延を与えて遅延入
    力信号として、前記反復パルス発生部、前記第１および
    第２のワンショットパルス発生回路に与えるディレイ回
    路を有し、 前記反復パルス発生部は、前記クロック信号、前記第１
    の入力信号および前記遅延入力信号を受け、前記第１お
    よび第２の反復パルス信号の発生間隔を前記所定期間だ
    け離す、請求項１２記載の半導体装置。
15. 【請求項１５】 前記反復パルス発生部は、 前記クロック信号、前記第１の入力信号および前記遅延
    入力信号が入力される第１のＡＮＤ回路と、 前記クロック信号、前記第１の入力信号の反転信号およ
    び前記遅延入力信号の反転信号が入力される第２のＡＮ
    Ｄ回路とを有し、 前記第１のＡＮＤ回路から前記第１の反復パルス信号が
    出力され、 前記第２のＡＮＤ回路から前記第２の反復パルス信号が
    出力される、請求項１４記載の半導体装置。
16. 【請求項１６】 前記反復パルス発生部は、 前記第１の入力信号および前記遅延入力信号が入力され
    るイクスクルーシブＮＯＲ回路と、 前記クロック信号、前記遅延入力信号およびイクスクル
    ーシブＮＯＲ回路の出力信号が入力される第１のＡＮＤ
    回路と、 前記クロック信号、前記遅延入力信号の反転信号および
    前記イクスクルーシブＮＯＲ回路の前記出力信号が入力
    される第２のＡＮＤ回路とを有し、 前記第１のＡＮＤ回路から前記第１の反復パルス信号が
    出力され、 前記第２のＡＮＤ回路から前記第２の反復パルス信号が
    出力される、請求項１４記載の半導体装置。
17. 【請求項１７】 前記第１の入力信号の、前記第２の状
    態への遷移時から、および前記第１の状態への遷移時か
    ら所定期間のみ、前記第１および第２の反復パルス信号
    を発生するように、前記パルス発生部を制御するパルス
    制御手段をさらに備える、請求項１または請求項７記載
    の半導体装置。
18. 【請求項１８】 前記パルス制御手段は、 請求項７記載の半導体装置においては、前記反復パルス
    発生部を制御する手段であって、前記第１の入力信号を
    受け、前記所定期間だけ有効状態となるタイマー信号を
    出力するタイマー回路を有し、 前記タイマー信号は前記反復パルス発生部に与えられ、 前記反復パルス発生部は、前記タイマー信号が有効な期
    間だけ前記クロック信号に対応する前記第１および第２
    の反復パルス信号を発生する、請求項１７記載の半導体
    装置。
19. 【請求項１９】 前記タイマー回路は、 前記第１の入力信号を受け、前記第１の入力信号が前記
    第１状態に遷移するのと同期して前記所定期間だけ有効
    状態となる１つのパルスを出力する第１のタイマー用ワ
    ンショットパルス発生回路と、 前記第１の入力信号の反転信号を受け、前記第１の入力
    信号が前記第２状態に遷移するのと同期して前記所定期
    間だけ有効状態となる１つのパルスを出力する第２のタ
    イマー用ワンショットパルス発生回路と、を有し、 前記第１および第２のタイマー用ワンショットパルス発
    生回路の出力を前記タイマー信号として出力する、請求
    項１８記載の半導体装置。
20. 【請求項２０】 前記第１および第２のタイマー用ワン
    ショットパルス発生回路は、 直列に接続された第１、第２、第３および第４のインバ
    ータ回路と、 前記第１ないし第４のインバータ回路に並列に接続され
    た第５のインバータ回路と、 前記第４および第５のインバータ回路の出力部が入力部
    に接続されたＮＯＲ回路と、 前記第２のインバータ回路と前記第３のインバータ回路
    との接続点と、前記第２の主電源電位との間に接続され
    たキャパシタと、を有し、 前記第１および第５のインバータ回路の入力部が、前記
    第１および第２のタイマー用ワンショットパルス発生回
    路の入力部に相当し、 前記ＮＯＲ回路の出力部が、前記第１および第２のタイ
    マー用ワンショットパルス発生回路の出力部に相当す
    る、請求項１９記載の半導体装置。
21. 【請求項２１】 前記制御部の前段に配設されたフィル
    タ回路をさらに備え、 前記フィルタ回路は、前記第１および第２のレベルシフ
    ト済み反復パルス信号が同時に入力されている期間に
    は、前記制御部に対して、直前の前記制御信号を出力し
    続けるように所定の信号を与える、請求項１、７、１２
    および１７の何れかに記載の半導体装置。