KR100438512B1 - 반도체장치 - Google Patents

Abstract

본 발명에 따른 고전위측 파워 디바이스 구동회로 HD1은, NMOS 트랜지스터(24, 25)를 구동시키기 위해서, 일정한 주기 T로 펄스를 출력하는 것으로, 소위 내부 클록신호를 생성하는 클록신호 발생회로(16)와, 클록신호 발생회로(16)의 출력신호 S10에 동기하여 외부로부터의 입력신호 S1의 상태를 감시하고, 접지전위를 기준으로 하여서 발생된 펄스형의 입력신호 S1을 받아, 펄스형 온 신호 S2 및 오프신호 S3을 발생시키는 반복 펄스발생회로(17)를 구비한 것이다. 이에 따라서, 본 발명은, dv/dt 과도신호가 시간차를 갖고서 공급된 경우에도 파워 디바이스의 오동작을 방지할 수 있는 레벨 시프트 회로를 제공한다.

Description

반도체장치{SEMICONDUCTOR DEVICE}

본 발명은 반도체장치에 관한 것으로, 특히 dv/dt 과도신호에 의한 오동작을 방지한 파워 디바이스의 레벨 시프트회로에 관한 것이다.

도 36에 종래의 파워 디바이스의 레벨 시프트회로(90)의 구성을 나타낸다. 이때, 도 36에 나타낸 구성은, 일본국 특개평 9-200017호 공보에 개시되어 있다.

도 36에서, 전원 PS의 정극과 부극(접지전위 GND) 사이에, IGBT(절연 게이트형 바이폴라 트랜지스터)등의 파워 디바이스(12, 13)가 토템폴(totem pole) 접속되어, 하프브리지(half-bridge)형 파워 디바이스를 구성하고 있다. 또한, 파워 디바이스 12 및 13에는, 각각, 프리 휠 다이오드 D1 및 D2가 역병렬로 접속되어 있다. 그리고, 파워 디바이스 12와 파워 디바이스 13의 접속점 N1에는 부하(모터 등의 유도성 부하)(14)가 접속되는 구성으로 되어 있다.

도 36에 있어서, 파워 디바이스 12는 파워 디바이스 13의 접속점 N1의 전위를 기준전위로서, 해당 기준전위와 전원 PS가 공급하는 전원전위의 사이에서 스위칭 동작하는 디바이스로, 고전위측 파워 디바이스라고 칭한다.

또한, 파워 디바이스 13은, 접지전위를 기준전위로서, 해당 기준전위와 접속점 N1의 전위의 사이에서 스위칭 동작하는 디바이스로, 저전위측 파워 디바이스라고 칭한다.

따라서, 도 36에 나타낸 레벨 시프트회로(90)는, 고전위측 파워 디바이스 구동회로 HD와, 저전위측 파워 디바이스 구동회로 LD로 구별된다.

고전위측 파워 디바이스의 구동회로 HD는, 해당 구동회로의 전원이 되는 고전위측 전원(10)의 정극과 부극 사이에 직렬로 접속된 NMOS 트랜지스터 24 및 25를 갖고, NMOS 트랜지스터 24 및 25를 상보적으로 온, 오프시킴으로써 파워 디바이스 12를 스위칭하는 회로이다. 이때, 고전위측 전원(10)의 부극은 접속점 N1에 접속되어 있다. 또한, NMOS 트랜지스터 24 및 25의 접속점의 전압을 고전위측 출력전압 HO라고 칭한다.

또한, 고전위측 파워 디바이스 구동회로 HD는, NMOS 트랜지스터 24 및 25를 구동시키기 위해서, 외부에 설치된 마이크로컴퓨터 등으로부터 공급되어, 접지전위를 기준으로서 발생된 펄스형 입력신호 S1의 정 및 부의 레벨 천이에 응답하여, 펄스형 온 신호 및 오프신호를 발생시키는 펄스발생회로(3)를 갖는다.

펄스발생회로(3)의 2개의 출력은, 레벨 시프트 트랜지스터인 고내압 N채널형 전계 효과 트랜지스터(HNMOS 트랜지스터라 칭함) 4 및 5의 게이트전극에 접속되어 있다. 그리고, 온 신호는 HNMOS 트랜지스터 4의 게이트전극에, 오프 신호는 HNMOS 트랜지스터 5의 게이트전극에 공급되는 구성으로 되어 있다.

HNMOS 트랜지스터 4 및 5의 드레인전극은 각각, 저항 29 및 30의 한쪽 단에 접속됨과 동시에, 인버터회로 6 및 7의 입력에도 접속되어 있다.

그리고, 인버터회로 6 및 7의 출력은, 보호회로(8)의 입력에 접속되고, 보호회로(8)의 출력은 SR 플립플롭회로(9)의 세트입력 및 리세트 입력에 접속되어 있다. 여기서, 보호회로(8)는, SR 플립플롭회로(9)의 오동작을 방지하기 위한 필터회로로, 논리게이트로 구성된다. 이때, 이하에서는 보호회로(8)를 필터회로(8)로 칭하는 경우도 있다.

SR 플립플롭회로(9)의 Q 출력은, NMOS 트랜지스터 24의 게이트전극에 접속됨 과 동시에, 인버터회로(23)의 입력에도 접속되고, 인버터회로(23)의 출력은 NMOS 트랜지스터 25의 게이트전극에 접속되어 있다.

이때, 저항 29 및 30의 다른쪽 단은, NMOS 트랜지스터 24의 드레인전극측, 즉 고전위측 전원(10)의 정극(이 전압을 고전위측 부유 전원 절대전압 VB라 칭함)에 접속되어 있다. 또한, NMOS 트랜지스터 24의 소스전극, 즉 고전위측 전원(10)의 부극(이 전압을 고전위측 부유 전원 오프셋 전압 VS라 칭함)은, 다이오드 21 및 22의 애노드에 접속되고, 다이오드 21 및 22의 캐소드는, 각각 HNMOS 트랜지스터 4 및 5의 드레인전극에 접속되어 있다.

또한, 저전위측 파워 디바이스 구동회로 LD는, 해당 구동회로의 전원이 되는 저전위측 전원(11)의 정극(이 전압을 저전위측 고정 전원전압 VCC라 칭함)과 부극(접지전위) 사이에 직렬로 접속된 NMOS 트랜지스터 27 및 28을 갖고, NMOS 트랜지스터 27 및 28을 상보적으로 온, 오프시킴으로써 파워 디바이스(13)를 스위칭하는 회로이다. 여기서, NMOS 트랜지스터 27 및 28의 접속점의 전압을 저전위측 출력전압 LO라 칭하고, 여기의 전압변화가 제어신호 S7이 되어, 파워 디바이스(13)가 제어된다. 이때, NMOS 트랜지스터 27은 외부로부터 공급되는 입력신호 SO에 의해서 제어되고, NMOS 트랜지스터 28은 입력신호 SO를 인버터회로(26)에서 반전한 신호에 따라서 제어되도록 구성되어 있다.

다음에, 도 37에 나타낸 타이밍도를 사용하여, 레벨 시프트회로(90)의 동작에 관해서 설명한다.

도 37에서, 외부로부터 공급되는 펄스형 입력신호 S1의 정 및 부의 레벨 천이에 응답하여, 펄스발생회로(3)가 온 신호 S2 및 오프신호 S3으로서 펄스를 순차적으로 발생시킨다.

우선, 온 신호 S2로서 "H(고전위)"로 천이하는 펄스신호가 공급된다. 이때 오프 신호 S3은 "L(저전위)"상태로, 온 신호 S2에 의해서 HNMOS 트랜지스터 4가 온 한다. 이때, HNMOS 트랜지스터 5는 오프상태이다.

그에 따라서, HNMOS 트랜지스터 4에 접속된 저항 29에 전압강하가 발생하여, 인버터회로 6에 "L"신호가 입력된다. 한편, HNM0S 트랜지스터 5에 접속된 저항 30에는 전압강하가 발생하지 않기 때문에, 인버터회로 7에는 "H"신호가 계속 입력된다. 따라서, 인버터회로 6의 출력신호 S4는 "H"로 천이하는 펄스신호가 되어, 인버터회로 7의 출력신호 S5는 "L"상태를 유지한다.

그리고, 인버터회로 6 및 7의 출력신호 S4 및 S5를 받은 보호회로(8)로부터는, 출력신호 S6으로서, 인버터회로 6의 출력신호 S4에 대응하여 펄스신호가 출력되고, 출력신호 S7로서, 인버터회로 7의 출력신호 S5에 대응하여 "L"신호가 출력된다.

이때, 오프 신호 S3으로서 "H(고전위)"로 천이하는 펄스신호가 공급된 경우도, 상기와 같은 동작을 하고, 보호회로(8)로부터는, 출력신호 S7로서, 인버터회로 7의 출력신호 S5에 대응하여 펄스신호가 출력되고, 출력신호 S6으로서, 인버터회로 6의 출력신호 S4에 대응하여 "L"신호가 출력된다.

이 결과, SR 플립플롭회로(9)의 출력신호 S8은, 온 신호가 공급되는 타이밍에서 "H"로 천이하고, 오프 신호가 공급되는 타이밍에서 "L"로 천이한다. 이때, NMOS 트랜지스터 24 및 25를 상보적으로 온, 오프시켜서 얻어지는 파워 디바이스(12)의 제어신호 S9도 마찬가지의 신호가 된다.

여기서 문제가 되는 것은, 파워 디바이스 12 및 13으로 구성되는 하프브리지형 파워 디바이스의 스위칭상태에 따라서 접속점 N1부터 다이오드 21 및 22의 애노드에 달하는 라인에서 발생하는 dv/dt 과도신호이다.

dv/dt 과도신호가 발생하면, HNMOS 트랜지스터 4 및 5의 드레인-소스 사이의 기생 정전용량과 dv/dt 과도신호와의 적산으로 얻어지는 dv/dt 전류가 HNMOS 트랜지스터 4 및 5에 동시에 흐른다.

이에 따라, 온 신호 및 오프 신호 대신에, 신호 S2 및 S3으로서 dv/dt 과도신호에 의한 오류펄스 P1 및 P2가 동시에 공급되게 되지만, 보호회로(8)는, 이러한 경우에, SR 플립플롭회로(9)에 동시에 신호입력이 되는 것을 방지하도록 구성되어 있다.

그러나, 보호회로(8)는, 신호 S2 및 S3으로서 dv/dt 과도신호에 의한 오류펄스가 동시에 공급된 경우는 필터로서 기능하지만, dv/dt 과도신호에 의한 오류펄스 P1 및 P2가, HNMOS 트랜지스터 4 및 5의 소자특성의 차이에 의해, 조금이라도 시간차를 두고서 공급된 경우에는, 보호회로(8)의 출력신호 S6 및 S7에는 시간차에 따른 폭을 갖는 펄스신호 P11 및 P12가 공급되고, 펄스신호 P11 및 P12에 의해서 파워 디바이스(12)가 온 상태 또는 오프상태가 되는 오동작이 발생한다.

그리고, 파워 디바이스(12)가 오동작하면, 다음에 정상적인 온 신호 또는 오프 신호가 공급될 때까지 오동작이 유지되어, 경우에 따라서는 파워 디바이스 12 및 13이 단락하여 고장이 생길 가능성이 있다.

본 발명은 상기와 같은 문제점을 해소하기 위해서 주어진 것으로, dv/dt 과도신호가 시간차를 두고 공급된 경우에서도 파워 디바이스의 오동작을 방지할 수 있는 레벨 시프트회로를 제공하는 것을 목적으로 한다.

도 1은 본 발명에 따른 반도체장치의 실시예 1의 구성도,

도 2는 반복 펄스발생회로의 구성 예시도,

도 3은 본 발명에 따른 반도체장치의 실시예 1의 동작을 설명하는 타이밍도,

도 4는 본 발명에 따른 반도체장치의 실시예 2의 구성도,

도 5는 본 발명에 따른 반도체장치의 실시예 2의 동작을 설명하는 타이밍도,

도 6은 본 발명에 따른 반도체장치의 실시예 3의 구성도,

도 7은 본 발명에 따른 반도체장치의 실시예 3의 동작을 설명하는 타이밍도,

도 8은 본 발명에 따른 반도체장치의 실시예 4의 구성도,

도 9는 본 발명에 따른 반도체장치의 실시예 4의 동작을 설명하는 타이밍도,

도 10은 본 발명에 따른 반도체장치의 실시예 5의 구성도,

도 11은 본 발명에 따른 반도체장치의 실시예 5의 동작을 설명하는 타이밍도,

도 12는 본 발명에 따른 반도체장치의 실시예 5의 동작을 설명하는 타이밍도,

도 13은 본 발명에 따른 반도체장치의 실시예 6의 구성도,

도 14는 원-숏 펄스발생회로의 구성 예시도,

도 15는 원-숏 펄스발생회로의 동작을 설명하는 타이밍도,

도 16은 본 발명에 따른 반도체장치의 실시예 6의 동작을 설명하는 타이밍도,

도 17은 본 발명에 따른 반도체장치의 실시예 7의 구성도,

도 18은 본 발명에 따른 반도체장치의 실시예 7의 동작을 설명하는 타이밍도,

도 19는 본 발명에 따른 반도체장치의 실시예 8의 구성도,

도 20은 본 발명에 따른 반도체장치의 실시예 8의 동작을 설명하는 타이밍도,

도 21은 본 발명에 따른 실시예 6의 반도체장치에 필터회로를 구비한 구성도,

도 22는 필터회로의 구성도,

도 23은 필터회로를 구비한 구성의 동작을 설명하는 타이밍도,

도 24는 필터회로를 구비한 구성의 동작을 설명하는 타이밍도,

도 25는 본 발명에 따른 반도체장치의 실시예 9의 구성도,

도 26은 본 발명에 따른 반도체장치의 실시예 9의 동작을 설명하는 타이밍도,

도 27은 본 발명에 따른 반도체장치의 실시예 9의 동작을 설명하는 타이밍도,

도 28은 마스크 회로도,

도 29는 본 발명에 따른 반도체장치의 실시예 9의 변형예의 구성도,

도 30은 본 발명에 따른 반도체장치의 실시예 9의 변형예의 동작을 설명하는 타이밍도,

도 31은 본 발명에 따른 반도체장치의 실시예 9의 변형예의 구성도,

도 32는 본 발명에 따른 반도체장치의 실시예 10의 구성도,

도 33은 본 발명에 따른 반도체장치의 실시예 10의 동작을 설명하는 타이밍도,

도 34는 본 발명에 따른 반도체장치의 실시예 10의 동작을 설명하는 타이밍도,

도 35는 타이머 회로도,

도 36은 종래의 반도체장치의 구성도,

도 37은 종래의 반도체장치의 동작을 설명하는 타이밍도.

*도면의 주요 부분에 대한 부호의 설명*

12, 13 : 파워 디바이스 14 : 부하

16 : 클록신호 발생회로 17 : 반복 펄스발생회로

24, 25 : NMOS 트랜지스터 HD1: 고전위측 파워디바이스 구동회로

td, td1∼td6 : 시간 지연 Dt1, Dt2 : 데드 타임

본 발명에 따른 제 1 국면에 기재된 반도체장치는, 직렬로 접속되어, 고전위의 주전원 전위와 저전위의 주전원 전위의 사이에 삽입된 제 1 및 제 2 스위칭 디바이스의 구동을 제어하는 반도체장치에 있어서, 상기 제 1 및 제 2 스위칭 디바이스 중, 고전위측 스위칭 디바이스의 도통/비도통을 제어하는 제어부와, 상기 고전위측 스위칭 디바이스의 도통을 나타내는 제 1 상태 및 상기 고전위측 스위칭 디바이스의 비도통을 나타내는 제 2 상태를 갖는 제 1 입력신호의 상기 제 1 및 제 2 상태에 대응하여, 제 1 및 제 2 반복펄스신호를 발생하는 펄스 발생부와, 상기 제 1 및 제 2 반복펄스신호를 고전위측으로 레벨 시프트하여, 각각 제 1 및 제 2 레벨 시프트된 반복펄스신호를 얻는 레벨 시프트부를 구비하고, 상기 제어부는, 상기 제 1 및 제 2 레벨 시프트된 반복펄스신호에 따라서, 각각, 상기 고전위측 스위칭 디바이스를 도통 또는 비도통시키는 제어신호를 상기 고전위측 스위칭 디바이스에 출력한다.

본 발명에 따른 제 2 국면에 기재된 반도체장치는, 상기 펄스 발생부가, 클록신호를 생성하는 클록신호 발생부와, 상기 클록신호와 상기 제 1 입력신호를 받아, 상기 제 1 입력신호가 상기 제 1 상태에 있는 기간만 상기 클록신호를 상기 제 1 반복펄스신호로서 출력하고, 상기 제 1 입력신호가 상기 제 2상태에 있는 기간만 상기 클록신호를 상기 제 2 반복펄스신호로서 출력하는 반복펄스 발생부를 구비하고 있다.

본 발명에 따른 제 3 국면에 기재된 반도체장치는, 상기 펄스발생부가, 외부클록신호와 상기 제 1 입력신호를 받아, 상기 제 1 입력신호가 상기 제 1 상태에 있는 기간만 상기 외부클록신호를 상기 제 1 반복펄스신호로서 출력하고, 상기 제 1 입력신호가 상기 제 2 상태에 있는 기간만 상기 외부클록신호를 상기 제 2 반복펄스신호로서 출력하는 반복펄스 발생부를 구비하여, 상기 제 1 입력신호는, 상기 외부클록신호에 동기한다.

본 발명에 따른 제 4 국면에 기재된 반도체장치는, 상기 제 1 및 제 2 레벨 시프트된 반복펄스신호를 받아, 양자의 논리합을 취하여 상기 클록신호 또는 외부클록신호를 재생하여, 내부클록신호로서 출력하는 논리회로를 더 구비한다.

본 발명에 따른 제 5 국면에 기재된 반도체장치는, 상기 펄스 발생부가, 상기 제 1 입력신호를 받아 상기 제 1 입력신호가 제 1 상태로 천이하는 것과 동기하여, 상기 제 1 입력신호가 상기 제 1 상태에 있는 기간만 상기 제 1 반복펄스신호를 출력하는 제 1 발진회로와, 상기 제 1 입력신호를 받아 상기 제 1 입력신호가 제 2 상태에 천이하는 것과 동기하여, 상기 제 1 입력신호가 상기 제 2 상태에 있는 기간만 상기 제 2 반복펄스신호를 출력하는 제 2 발진회로를 구비한다.

본 발명에 따른 제 6 국면에 기재된 반도체장치는, 상기 제 1 및 제 2 스위칭 디바이스 중, 저전위측 스위칭 디바이스는, 제 2 입력신호에 의해서 도통/비도통으로 제어되고, 상기 반도체장치는, 상기 클록신호 또는 외부클록신호와 상기 제 2 입력신호를 받아 상기 제 2 입력신호를 상기 클록신호 또는 상기 외부클록신호에 동기시켜 동기제어신호로서 출력하는 동기회로를 더 구비하여, 상기 동기제어신호에 의해서 상기 제 2 스위칭 디바이스의 도통/비도통을 제어한다.

본 발명에 따른 제 7 국면에 기재된 반도체장치는, 상기 펄스 발생부는, 클록신호를 생성하는 클록신호 발생부와, 상기 클록신호와 상기 제 1 입력신호를 받아 상기 제 1 입력신호가 상기 제 1 상태에 있는 기간만 상기 클록신호를 제 1 신호로서 출력하고, 상기 제 1 입력신호가 상기 제 2 상태에 있는 기간만 상기 클록신호를 제 2 신호로서 출력하는 반복펄스 발생부와, 상기 제 1 입력신호를 받아 상기 제 1 입력신호의 각 주기에서, 상기 제 1 입력신호가 상기 제 1 상태로 천이하는 것과 동기된 하나의 펄스를 갖는 제 3 신호를 출력하는 제 1 원-숏 펄스발생회로와, 상기 제 1 입력신호의 반전신호를 받아 상기 제 1 입력신호의 각 주기에서, 상기 제 1 입력신호가 상기 제 2 상태로 천이하는 것과 동기된 하나의 펄스를 갖는 제 4 신호를 출력하는 제 2 원-숏 펄스발생회로와, 상기 제 1 및 상기 제 3 신호를 받아 양자의 논리합을 취하여 상기 제 1 반복펄스신호로서 출력하는 제 1 논리회로와, 상기 제 2 및 상기 제 4 신호를 받아 양자의 논리합을 취하여 상기 제 2 반복펄스신호로서 출력하는 제 2 논리회로를 구비한다.

본 발명에 따른 제 8 국면에 기재된 반도체장치는, 상기 펄스발생부가, 클록신호를 생성하는 클록신호 발생부와, 상기 클록신호와 상기 제 1 입력신호를 받아 상기 제 1 입력신호가 상기 제 1 상태에 있는 기간만 상기 클록신호를 제 1 신호로서 출력하여, 상기 제 1 입력신호가 상기 제 2 상태에 있는 기간만 상기 클록신호를 제 2 신호로서 출력하는 반복펄스 발생부와, 상기 클록신호와 상기 제 1 입력신호를 받아 상기 제 1 입력신호가 상기 제 1 상태로 천이하는 것과 동기하여 세트되는 제 1 출력단과, 상기 제 1 입력신호가 상기 제 2 상태로 천이하는 것과 동기하여 세트되는 제 2 출력단을 갖고, 상기 클록신호에 동기하여 상기 제 1 및 제 2 출력단이 리세트되는 래치회로와, 상기 제 1 신호와 상기 제 1 출력단으로부터 출력되는 제 3 신호를 받아 양자의 논리합을 취하여 상기 제 1 반복펄스신호로서 출력하는 제 1 논리회로와, 상기 제 2 신호와 상기 제 2 출력단으로부터 출력되는 제 4 신호를 받아 양자의 논리합을 취하여 상기 제 2 반복펄스신호로서 출력하는 제 2 논리회로를 구비한다.

본 발명에 따른 제 9 국면에 기재된 반도체장치는, 상기 펄스 발생부가, 클록신호를 생성하는 클록신호 발생부와, 상기 클록신호와 상기 제 1 입력신호를 받아 상기 제 1 입력신호가 상기 제 1 상태에 있는 기간만 상기 클록신호를 제 1 신호로서 출력하고, 상기 제 1 입력신호가 상기 제 2 상태에 있는 기간만 상기 클록신호를 제 2 신호로서 출력하는 반복펄스 발생부와, 상기 클록신호와 상기 제 1 입력신호를 받아 상기 제 1 입력신호가 상기 제 1 상태로 천이하는 것과 동기하여 세트되는 제 1 출력단과, 상기 제 1 입력신호가 상기 제 2 상태로 천이하는 것과 동기하여 세트되는 제 2 출력단을 갖고, 상기 클록신호에 동기하여, 상기 제 1 및 제 2 출력단이 리세트되는 래치회로와, 상기 제 1 신호와 상기 제 1 출력단으로부터 출력되는 제 3 신호를 받아 양자의 논리합을 취하여 상기 제 5 신호로서 출력하는 제 1 논리회로와, 상기 제 2 신호와 상기 제 2 출력단으로부터 출력되는 제 4 신호를 받아 양자의 논리합을 취하여 상기 제 6 신호로서 출력하는 제 2 논리회로와, 상기 제 5 신호를 받아 상기 제 5 신호에 포함되는 펄스 듀티비를 작게 하여 상기 제 1 반복펄스신호로서 출력하는 제 1 원-숏 펄스발생회로와, 상기 제 6 신호를 받아 상기 제 6 신호에 포함되는 펄스의 듀티비를 작게 하여 상기 제 2 반복펄스신호로서 출력하는 제 2 원-숏 펄스발생회로를 구비한다.

본 발명에 따른 제 10 국면에 기재된 반도체장치는, 상기 반복 펄스 발생부가, 상기 클록신호 및 상기 제 1 입력신호가 입력되는 제 1 AND 회로와, 상기 클록신호 및 상기 제 1 입력신호의 반전신호가 입력되는 제 2 AND 회로를 갖고, 상기 제 1 AND 회로로부터 상기 제 1 반복펄스신호가 출력되고, 상기 제 2 AND 회로로부터 상기 제 2 반복펄스신호가 출력된다.

본 발명에 따른 제 11 국면에 기재된 반도체장치는, 상기 제 1 및 제 2 원-숏 펄스발생회로가, 직렬로 접속된 제 1, 제 2, 제 3 및 제 4 인버터회로와, 상기 제 1 내지 제 4 인버터회로에 병렬로 접속된 제 5 인버터회로와, 상기 제 4 및 제 5 인버터회로의 출력부가 입력부에 접속된 NOR 회로와, 상기 제 2 인버터회로와 상기 제 3 인버터회로의 접속점과 상기 저전위 주전원 전위의 사이에 접속된 커패시터를 갖고, 상기 제 1 및 제 5 인버터회로의 입력부가, 상기 제 1 및 제 2 원-숏 펄스발생회로의 입력부에 해당하고, 상기 NOR 회로의 출력부가, 상기 제 1 및 제 2 원-숏 펄스발생회로의 출력부에 해당한다.

본 발명에 따른 제 12 국면에 기재된 반도체장치는, 상기 제 1 및 제 2 반복펄스신호가, 소정 간격 이상 근접하여 발생하지 않도록 상기 클록신호에 소정의 처리를 시행하는 클록신호 조정수단을 더 구비한다.

본 발명에 따른 제 13 국면에 기재된 반도체장치는, 상기 클록신호 조정수단이, 상기 제 7 국면에 기재된 반도체장치에서는, 상기 제 1 입력신호를 받아 소정의 지연을 주어 지연입력신호로 하고, 상기 제 1 입력신호 대신에 적어도 상기 반복 펄스 발생부, 상기 제 1 및 제 2 원-숏 펄스발생회로에 공급하는 지연회로와, 상기 클록신호를 받아 상기 제 1 입력신호 및 상기 지연입력신호에 따라서 유효상태에 있는 상기 클록신호를 상기 소정의 지연기간에 해당하는 소정기간만 마스크하고, 마스크신호로서 상기 반복 펄스 발생부에 공급하는 마스크회로를 갖는다.

본 발명에 따른 제 14 국면에 기재된 반도체장치는, 상기 클록신호 조정수단이, 상기 제 7 국면에 기재된 반도체장치에서는, 상기 제 1 입력신호를 받아 소정의 지연을 주어 지연입력신호로서, 상기 반복펄스 발생부, 상기 제 1 및 제 2 원-숏 펄스발생회로에 공급하는 지연회로를 갖고, 상기 반복펄스 발생부는, 상기 클록신호, 상기 제 1 입력신호 및 상기 지연입력신호를 받아 상기 제 1 및 제 2 반복펄스신호의 발생 간격을 상기 소정기간만큼 벌린다.

본 발명에 따른 제 15 국면에 기재된 반도체장치는, 상기 반복펄스 발생부가, 상기 클록신호, 상기 제 1 입력신호 및 상기 지연입력신호가 입력되는 제 1 AND 회로와, 상기 클록신호, 상기 제 1 입력신호의 반전신호 및 상기 지연입력신호의 반전신호가 입력되는 제 2 AND 회로를 갖고, 상기 제 1 AND 회로로부터 상기 제 1 반복펄스신호가 출력되고, 상기 제 2 AND 회로로부터 상기 제 2 반복펄스신호가 출력된다.

본 발명에 따른 제 16 국면에 기재된 반도체장치는, 상기 반복펄스 발생부가, 상기 제 1 입력신호 및 상기 지연입력신호가 입력되는 배타적 NOR 회로와, 상기 클록신호, 상기 지연입력신호 및 배타적 NOR 회로의 출력신호가 입력되는 제 1 AND 회로와, 상기 클록신호, 상기 지연입력신호의 반전신호 및 상기 배타적 NOR 회로의 상기 출력신호가 입력되는 제 2 AND 회로를 갖고, 상기 제 1 AND 회로로부터 상기 제 1 반복펄스신호가 출력되고, 상기 제 2 AND 회로로부터 상기 제 2 반복펄스신호가 출력된다.

본 발명에 따른 제 17 국면에 기재된 반도체장치는, 상기 제 1 입력신호의, 상기 제 2 상태로의 천이시부터와 상기 제 1 상태로의 천이시부터 소정기간만큼 상기 제 1 및 제 2 반복펄스신호를 발생하도록 상기 펄스 발생부를 제어하는 펄스제어수단을 더 구비한다.

본 발명에 따른 제 18 국면에 기재된 반도체장치는, 상기 펄스제어수단이, 상기 제 7 국면에 기재된 반도체장치에서는, 상기 반복펄스 발생부를 제어하는 수단에 있어서, 상기 제 1 입력신호를 받아 상기 소정기간만큼 유효상태가 되는 타이머신호를 출력하는 타이머회로를 갖고, 상기 타이머신호는 상기 반복펄스 발생부에 공급되고, 상기 반복 펄스 발생부는, 상기 타이머신호가 유효한 기간만큼 상기 클록신호에 대응하는 상기 제 1 및 제 2 반복펄스신호를 발생한다.

본 발명에 따른 제 19 국면에 기재된 반도체장치는, 상기 타이머회로가, 상기 제 1 입력신호를 받아 상기 제 1 입력신호가 상기 제 1 상태로 천이하는 것과 동기하여 상기 소정 기간만큼 유효상태가 되는 하나의 펄스를 출력하는 제 1 타이머용 원-숏 펄스발생회로와, 상기 제 1 입력신호의 반전신호를 받아 상기 제 1 입력신호가 상기 제 2 상태로 천이하는 것과 동기하여 상기 소정기간만큼 유효상태가 되는 하나의 펄스를 출력하는 제 2 타이머용 원-숏 펄스발생회로를 갖고, 상기 제 1 및 제 2 타이머용 원-숏 펄스발생회로의 출력을 상기 타이머신호로서 출력한다.

본 발명에 따른 제 20 국면에 기재된 반도체장치는, 상기 제 1 및 제 2 타이머용 원-숏 펄스발생회로가, 직렬로 접속된 제 1, 제 2, 제 3 및 제 4 인버터회로와, 상기 제 1 내지 제 4 인버터회로에 병렬로 접속된 제 5 인버터회로와, 상기 제4 및 제 5 인버터회로의 출력부가 입력부에 접속된 NOR 회로와, 상기 제 2 인버터회로와 상기 제 3 인버터회로의 접속점과, 상기 저전위 주전원 전위와의 사이에 접속된 커패시터를 갖고, 상기 제 1 및 제 5 인버터회로의 입력부가, 상기 제 1 및 제 2 타이머용 원-숏 펄스발생회로의 입력부에 해당하고, 상기 NOR 회로의 출력부가, 상기 제 1 및 제 2 타이머용 원-숏 펄스발생회로의 출력부에 해당한다.

본 발명에 따른 제 21 국면에 기재된 반도체장치는, 상기 제어부의 앞단에배치된 필터회로를 더 구비하고, 상기 필터회로는, 상기 제 1 및 제 2 레벨 시프트된 반복펄스신호가 동시에 입력되어 있는 기간에는, 상기 제어부에 대하여 직전의 상기 제어신호를 계속 출력하도록 소정의 신호를 공급한다.

[발명의 실시예]

<A.실시예 1>

<A-1.장치구성>

본 발명에 따른 반도체장치의 실시예 1로서, 도 1에 상태방식의 레벨 시프트회로(100)의 구성을 나타낸다.

도 1에서, 전원 PS의 정극과 부극(접지전위 GND)의 사이에 IGBT(절연 게이트형 바이폴라트랜지스터)등의 파워 디바이스 12 및 13이 토템폴 접속되어, 하프브리지형 파워 디바이스를 구성하고 있다. 또한, 파워 디바이스 12 및 13에는, 각각, 프리 휠 다이오드 D1 및 D2가 역병렬로 접속되어 있다. 그리고, 파워 디바이스 12와 파워 디바이스 13의 접속점 N1에는, 부하(모터 등의 유도성 부하)(14)가 접속하는 구성으로 되어 있다. 도 1에서, 파워 디바이스 12는 파워 디바이스 13과의 접속점 N1의 전위를 기준전위로서, 그 기준전위와 전원 PS가 공급하는 전원전위의 사이에서 스위칭 동작하는 디바이스로, 고전위측 파워 디바이스라고 호칭된다.

또한, 파워 디바이스 13은, 접지전위를 기준전위로 하여서, 그 기준전위와 접속점 N1의 전위의 사이에서 스위칭 동작하는 디바이스로, 저전위측 파워 디바이스라고 호칭된다.

레벨 시프트회로(100)는, 이러한 하프브리지형 파워 디바이스를 구동 제어하는 회로로, 고전위측 파워 디바이스 구동회로 HD1과, 저전위측 파워 디바이스 구동회로 LD로 구별된다.

고전위측 파워 디바이스 구동회로 HD1은, 그 구동회로의 전원이 되는 고전위측 전원(10)의 정극과 부극 사이에 직렬로 접속된 NMOS 트랜지스터 24 및 25를 갖고, NMOS 트랜지스터 24 및 25를 상보적으로 온, 오프시킴으로써 파워 디바이스(12)를 스위칭하는 회로이다. 이때, 고전위측 전원(10)의 부극은, 접속점 N1에 접속된다. 또한, NMOS 트랜지스터 24 및 25의 접속점의 전압을 고전위측 출력전압 HO라고 부른다.

또한, 고전위측 파워 디바이스 구동회로 HD1은, NMOS 트랜지스터 24 및 25를 구동시키기 위해서, 일정한 주기 T로 펄스를 출력함으로써, 소위 내부클록신호를 생성하는 클록신호 발생회로(16)와, 클록신호 발생회로(16)의 출력신호 S10에 동기하여 외부로부터의 입력신호 S1(제 1 입력신호)의 상태를 감시하여, 접지전위를 기준으로 하여서 발생된 펄스형(제 1 상태와 제 2 상태의 2개의 전위상태를 가짐) 입력신호 S1을 받아 펄스형 온 신호 S2(제 1 반복펄스신호) 및 오프 신호 S3(제 2 반복펄스신호)을 발생시키는 반복 펄스발생회로(17)를 갖는다.

이때, 클록신호 발생회로(16) 및 반복 펄스발생회로(17)를 합쳐서, 펄스 발생부라고 호칭할 수 있고, 또한, 양자는, 저전위측 파워 디바이스 구동회로 LD의 전원이 되는 저전위측 전원(11)으로부터 구동전력이 공급된다.

여기서, 도 2를 사용하여 반복 펄스발생회로(17)의 구성의 일례에 관해서 설명한다. 도 2에 나타낸 것처럼, 반복 펄스발생회로(17)는, 2개의 2입력 AND 회로171 및 172를 갖는다. 클록신호 발생회로(16)의 출력신호 S10은 AND 회로 171 및 172에 입력되고, 외부로부터의 입력신호 S1은 AND 회로 171에 입력됨과 동시에, 인버터회로(173)을 통해 AND 회로 172에 입력되는 구성으로 되어 있다. 그리고, AND 회로 171로부터 온 신호 S2가 출력되고, AND 회로 172로부터 오프 신호 S3이 출력된다.

이러한 구성에 의해, 입력신호 S1이 "H(고전위)"상태에 있는 기간, 즉 온 기간에는, 클록신호를 온 신호 S2로서 출력하고, 입력신호 S1이 "L(고전위)"상태에 있는 기간, 즉 오프 기간에는, 클록신호를 오프 신호 S3으로서 출력할 수 있다.

여기서, 도 1의 설명으로 되돌아간다. 반복 펄스발생회로(17)의 2개의 출력은 레벨 시프트 트랜지스터인 고내압 N 채널형 전계 효과 트랜지스터(HNMOS 트랜지스터라고 칭함) 4 및 5의 게이트전극에 접속된다. 그리고, 온 신호는 HNM0S 트랜지스터 4의 게이트전극에, 오프 신호는 HNMOS 트랜지스터 5의 게이트전극에 공급되는 구성으로 되어 있다.

HNMOS 트랜지스터 4 및 5의 드레인전극은 각각, 저항 29 및 30의 한쪽 단에 접속됨과 동시에, 인버터회로 6 및 7의 입력에도 접속된다.

그리고, 인버터회로 6 및 7의 출력은, SR 플립플롭회로(9)의 세트입력 및 리세트 입력에 접속된다.

SR 플립플롭회로(9)의 Q출력은, NMOS 트랜지스터 24의 게이트전극에 접속됨과 동시에, 인버터회로(23)의 입력에도 접속되고, 인버터회로(23)의 출력은 NMOS트랜지스터 25의 게이트전극에 접속된다.

이때, 저항 29 및 30의 다른쪽 단은, NMOS 트랜지스터 24의 드레인전극측, 즉 고전위측 전원(10)의 정극(이 전압을 고전위측 부유전원 절대전압 VB라 칭함)에 접속된다. 또한, NMOS 트랜지스터 24의 소스전극, 즉 고전위측 전원(10)의 부극(이 전압을 고전위측 부유 전원 오프셋전압 VS라 칭함)은, 다이오드 21 및 22의 애노드에 접속되고, 다이오드 21 및 22의 캐소드는, 각각 HNMOS 트랜지스터 4 및 5의 드레인전극에 접속된다.

또한, 저전위측 파워 디바이스 구동회로 LD는, 그 구동회로의 전원이 되는 저전위측 전원(11)의 정극(이 전압을 저전위측 고정 전원전압 VCC라 칭함)과 부극(접지전위)의 사이에 직렬로 접속된 NMOS 트랜지스터 27 및 28을 갖고, NMOS 트랜지스터 27 및 28을 상보적으로 온, 오프시킴으로써, 파워 디바이스(13)를 스위칭하는 회로이다.

여기서, NMOS 트랜지스터 27 및 28의 접속점의 전압을 저전위측 출력전압 LO라 칭하고, 여기의 전압변화가 제어신호 S17이 되고, 파워 디바이스 13이 제어된다.

이때, NMOS 트랜지스터 27은, 외부로부터 공급되는 입력신호 S0(제 2 입력신호)에 의해서 제어되고, NMOS 트랜지스터 28은, 입력신호 S0을 인버터회로(26)에서 반전한 신호에 의해서 제어되도록 구성된다.

<A-2. 장치동작>

다음에, 도 3에 나타낸 타이밍도를 사용하여, 레벨 시프트회로(100)의 동작에 관해서 설명한다.

도 3에서, 외부로부터 공급되는 펄스형 입력신호 S1을 받은 반복 펄스발생회로(17)는, 클록신호 발생회로(16)의 출력신호 S10의 펄스가 "H"로 천이하는(상승하는)타이밍에서, 출력신호 S10의 펄스에 동기한 펄스를 온 신호 S2로서 반복하여 출력한다. 이 동작은 입력신호 S1이 "L"로 천이하기(하강하기)까지 유지된다.

또한, 펄스형 입력신호 S1을 받은 반복 펄스발생회로(17)는, 입력신호 S1이 "H"상태를 유지하고 있는 기간은, 출력신호 S10의 펄스에 동기한 펄스를 오프 신호 S3으로서 출력하는 것을 정지하고, 입력신호 S1이 하강한 후는, 출력신호 S10의 펄스에 동기한 펄스를 오프 신호 S3으로서 출력한다. 이 동작은, 입력신호 S1이 "L"의 기간은 유지된다.

온 신호 S2의 펄스에 따라서, HNMOS 트랜지스터 4가 주기적으로 온 한다. 이때, HNM0S 트랜지스터 5는, 온 신호 S2로서 펄스가 출력되고 있는 기간은 오프상태를 유지한다.

HNMOS 트랜지스터 4가 온 되면, HNMOS 트랜지스터 4에 접속된 저항 29에 전압강하가 발생하고, 인버터회로 6에 "L"신호가 입력된다. 한편, HNMOS 트랜지스터 5에 접속된 저항 30에는 전압강하가 발생하지 않으므로, 인버터회로 7에는 "H"신호가 계속 입력된다. 따라서, 인버터회로 6은 출력신호 S4로서 펄스신호를 출력하고, 인버터회로 7의 출력신호 S5는 "L"상태를 유지한다.

여기서, SR 플립플롭회로(9)는 반전입력형으로, 세트 입력에 "H"신호, 리세트 입력에 "L"신호가 공급됨으로써, 세트상태가 되고, Q 출력은 "H"신호를 출력한다. 따라서, 인버터회로 6 및 7의 출력신호 S4 및 S5를 받은 SR 플립플롭회로(9)는, 출력신호 S4의 최초의 펄스가 "H"로 천이하는(상승하는) 타이밍에서 세트상태가 되고, 그 Q 출력으로부터의 출력신호 S8은, "H"상태를 유지한다. 이 상태는, 출력신호 S4로서 펄스가 반복하여 출력되어 있는 기간은 유지되고, 출력신호 S5로서 펄스가 출력되기 시작하면, 출력신호 S5의 최초의 펄스가 "H"로 천이하는(상승하는) 타이밍에서 리세트된다.

이때, 출력신호 S4 및 S5에 의해, NMOS 트랜지스터 24 및 25를 상보적으로 온, 오프시킴으로써 얻어지는 파워 디바이스 12의 제어신호 S9도 마찬가지의 신호가 된다.

이때, 입력신호 S1이 "L"의 기간은, 오프 신호 S3으로서 출력신호 S10의 펄스와 동기한 펄스가 반복적으로 출력되어, HNMOS 트랜지스터 5가 주기적으로 온 된다.

HNMOS 트랜지스터 5가 온 하면, HNMOS 트랜지스터 5에 접속된 저항 30에 전압강하가 발생하여, 인버터회로 7에 "L"신호가 입력된다. 한편, HNMOS 트랜지스터 4에 접속된 저항 29에는 전압강하가 발생하지 않으므로, 인버터회로 6에는 "H"신호가 계속 입력된다. 따라서, 인버터회로 7은 출력신호 S5로서, 펄스를 반복적으로 출력하고, 인버터회로 6의 출력신호 S4는 "L"상태를 유지한다.

그리고, 인버터회로 6 및 7의 출력신호 S4 및 S5를 받은 SR 플립플롭회로 9는, 출력신호 S5의 최초의 펄스가 상승하는 타이밍에서 리세트 상태가 되고, 그 Q 출력으로부터의 출력신호 S8은 "L"상태를 유지한다. 이 상태는, 출력신호 S5인 펄스가 반복적으로 출력되어 있는 기간은 유지된다.

<A-3. 작용효과>

이상 설명한 것처럼, 본 발명에 따른 실시예 1의 레벨 시프트회로(100)에 있어서는, 외부로부터의 입력신호 S1에 대응하여, 온 신호 S2 및 오프 신호 S3에는, 일정한 주기 T로 펄스가 반복적으로 공급되어, HNM0S 트랜지스터 4 및 5가 주기적으로 온함으로써, 온 신호 S2 및 오프 신호 S3이 고전위측으로 레벨 시프트되어 신호 S4 및 S5(레벨 시프트된 온 신호 및 오프 신호)가 된다.

따라서, 오프기간에, 온 신호 S2 및 오프 신호 S3에 dv/dt 과도신호에 의한 오류펄스 P3 및 P4가 공급되어, 오류펄스 P3에 의해서 SR 플립플롭회로(9)가 세트상태로 되어도, 그 기간은, 오프 신호 S3에 정상적인 펄스가 공급될 때까지 밖에 지속하지 않는다. 따라서, 파워 디바이스 12가 온 상태로 되어 있는 기간이 한정되고, 최대에서도 주기 T에 상당하는 기간이 되고, 그 후는 정상으로 제어되므로, 파워 디바이스 12 및 13이 동시에 온 상태가 되어 단락되어, 양자가 고장이 생기는 경우를 방지할 수 있다.

이때, 클록신호 발생회로(16)의 펄스 주기 T는, 펄스형 입력신호 S1의 주기보다도 충분히 짧고, 즉 주파수를 높게 한다. 예를 들면, 파워 디바이스 12 및 13이 단락상태로 되어 견디는 시간은 1μsec 정도이므로, 단락시간을 이것 이내로 억제하기 위해서는, 신호전달시간도 고려하여 1∼2MHz의 발진주파수가 되도록 클록신호 발생회로(16)를 구성하여도 된다.

<B. 실시예 2>

<B-1.장치구성>

본 발명에 따른 반도체장치의 실시예 2로서, 도 4에 레벨 시프트회로(200)의 구성을 나타낸다. 이때, 도 4에서, 도 1에 나타낸 레벨 시프트회로(100)와 동일한 구성에 관해서는 동일한 부호를 부여하여, 중복된 설명은 생략한다.

도 4에 나타낸 것처럼, 레벨 시프트회로(200)는, 고전위측 파워 디바이스 구동회로 HD2와, 저전위측 파워 디바이스 구동회로 LD로 구별되고, 고전위측 파워 디바이스 구동회로 HD2에서는, 도 1에 나타낸 레벨 시프트회로(100)에서 설치된 클록신호 발생회로(16)를 구비하지 않고, 외부로부터 공급되는 클록신호를 신호 S10으로서 반복 펄스발생회로(17)에 공급하는 구성으로 되어 있다.

도 1에 나타낸 레벨 시프트회로(100)에서는, 독자적으로 갖는 클록신호 발생회로(16)가 발생하는 펄스신호를 사용하였지만, 이 경우, 외부로부터의 입력신호 S1의 펄스가 공급되는 타이밍과, 클록신호 발생회로(16)로부터 공급되는 펄스의 타이밍이 일치하지 않을 가능성이 있고, 그 경우에는 입력신호 S1과, 파워 디바이스12의 제어신호 S9의 사이에서, 클록신호의 어긋남으로 인한 시간 지연 td가 생기게 된다(도 3 참조).

그러나, 본 실시예와 같이, 외부로부터 공급되는 클록신호를 사용함으로써, 시간 지연 td를 해소할 수 있다.

<B-2.장치동작>

이하, 도 5에 나타낸 타이밍도를 사용하여, 레벨 시프트회로(200)의 특징적인 동작에 관해서 설명한다.

외부로부터 공급되는 펄스형 입력신호 S1을 받은 반복 펄스발생회로(17)는, 외부로부터 공급되는 외부클록신호 S10의 펄스가 상승하는 타이밍에서, 외부클록신호 S10의 펄스에 동기한 펄스를 온 신호 S2로서 반복적으로 출력한다.

여기서, 레벨 시프트회로(200)를 포함시켜, 하프브리지형 파워 디바이스를 갖는 장치의 제어를 마이크로컴퓨터 등으로 하는 경우, 공통 클록신호(외부클록신호)가 사용되기 때문에, 입력신호 S1도 그 외부클록신호에 동기하여 생성된다.

따라서, 반복 펄스발생회로(17)에 공급되는 외부클록신호 S10과 입력신호 S1과는 동기하여, 입력신호 S1의 상승 타이밍과, 온 신호 S2의 최초의 펄스가 공급되는 타이밍이 일치하여, 양자의 어긋남으로 인한 시간 지연은 발생하지 않는다.

이것은, 입력신호 S1의 하강 타이밍과, 오프 신호 S3의 펄스가 공급되는 타이밍에서도 마찬가지이다.

<B-3.작용효과>

이상 설명한 것처럼, 본 발명에 따른 실시예 2의 레벨 시프트회로(200)에서는, 외부로부터의 입력신호 S1과 동기하여, 온 신호 S2 및 오프 신호 S3에는, 일정한 주기로 펄스가 반복적으로 공급되므로, 입력신호 S1과 파워 디바이스 12의 제어신호 S9의 사이, 즉 입출력간에 클록신호의 어긋남으로 인한 시간 지연을 해소할 수 있고, 파워 디바이스 12의 응답속도의 저하를 방지할 수 있다.

<C. 실시예 3>

<C-1.장치구성>

본 발명에 따른 반도체장치의 실시예 3으로서, 도 6에 레벨 시프트회로(300)의 구성을 나타낸다. 이때, 도 6에서, 도 1에 나타낸 레벨 시프트회로(100)와 동일한 구성에 관해서는 동일한 부호를 부여하고, 중복된 설명은 생략한다.

도 6에 나타낸 것처럼, 레벨 시프트회로(300)는, 고전위측 파워 디바이스 구동회로 HD3과 저전위측 파워 디바이스 LD로 구별되고, 고전위측 파워 디바이스 구동회로 HD3에서는, 반복적으로 공급되는 레벨 시프트된 온 신호 S4 및 레벨 시프트된 오프 신호 S5의 논리합을 취함으로써, 고전위 영역에서, 클록신호 발생회로(16)의 발진주파수와 동일 주파수의 클록신호를 얻는 OR 회로(19)를 갖는다.

즉, 인버터회로 6 및 7의 출력은, SR 플립플롭회로(9)의 세트 입력 및 리세트 입력에 접속됨과 동시에, OR 회로(19)의 2개의 입력에도 접속된다.

그리고, OR 회로(19)의 출력신호 Sc는, SR 플립플롭회로(9)의 Q 출력에 접속된 보호회로(20)에 공급되는 구성으로 되어 있다.

보호회로(20)는, 고전위측 전원(10)의 전원전압의 저하 등, 고전위 영역의 각 구성의 동작 오류를 검출하여, 입력 상태에 관계없이 출력을 강제적으로 정지시키는 기능을 갖고, 보호회로(20)의 출력은, NMOS 트랜지스터(24)의 게이트전극에 접속됨과 동시에, 인버터회로(23)의 입력에도 접속된다.

이때, 보호회로(20)의 출력신호는, SR 플립플롭회로(9)의 출력신호 S8과 실질적으로 동일하므로, 양자를 동시에 S8로서 도시하고 있다.

<C-2.장치동작>

이하, 도 7에 나타낸 타이밍도를 사용하여, 레벨 시프트회로(300)의 특징적인 동작에 관해서 설명한다.

도 7은 OR 회로(19)의 동작을 설명하는 타이밍도로, 반복적으로 공급되는 레벨 시프트된 온 신호 S4 및 레벨 시프트된 오프 신호 S5의 논리합을 취함으로써, 출력신호 Sc로서, 클록신호 발생회로(16)의 발진주파수와 동일 주파수의 클록신호를 얻을 수 있는 것을 나타낸다.

이와 같은 출력신호 Sc를 보호회로(20)에 공급함으로써, 보호회로(20)는 정확한 동작이 가능해진다.

즉, 보호회로(20)가, 모니터하고 있는 고전위 영역의 구성요소에 있어서, 오류 동작이 소정시간 이상 지속하지 않으면 오류로 보지 않는 필터회로를 갖는 경우, 출력신호 Sc에 따라서 오류 동작시간을 계측할 수 있기 때문에, 계측 정밀도가 향상하여, 정확한 보호동작이 가능해진다.

<C-3.작용효과>

이상 설명한 것처럼, 본 발명에 따른 실시예 3의 레벨 시프트회로(300)에서는, 레벨 시프트된 온 신호 S4 및 레벨 시프트된 오프 신호 S5의 논리합을 취함으로써, 고전위 영역에서, 클록신호 발생회로(16)의 발진주파수와 동일주파수의 클록신호를 얻을 수 있어, 그 클록신호를 보호회로(20)에 공급함으로써 고전위 영역의 각 구성의 동작 오류의 검출 정밀도가 향상하고, 보호회로(20)에 의한 정확한 보호동작이 가능해진다.

이때, 도 4에 나타낸 레벨 시프트회로(200) 구성에서, OR 회로(19) 및 보호회로(20)를 설치하여도 되는 것은 말할 필요도 없다. 그 경우, 고전위 영역에서 외부클록신호와 동일한 클록신호를 얻을 수 있다.

<D. 실시예4>

<D-1.장치구성>

본 발명에 따른 반도체장치의 실시예 4로서, 도 8에 레벨 시프트회로(400)의 구성을 나타낸다. 이때, 도 8에서, 도 1에 나타낸 레벨 시프트회로(100)와 동일한 구성에 관해서는 동일한 부호를 부여하여, 중복된 설명은 생략한다.

도 8에 나타낸 것처럼, 레벨 시프트회로(400)는, 고전위측 파워 디바이스 구동회로 HD4와 저전위측 파워 디바이스 구동회로 LD로 구별되고, 고전위측 파워 디바이스 구동회로 HD4에서는, 도 1에 나타낸 레벨 시프트회로(100)에 설치되어 있는 클록신호 발생회로(16) 및 반복 펄스발생회로(17)를 갖지 않고, 대신에 외부로부터의 입력신호 S1을 받아 입력신호 S1이 "H"로 천이하는(상승하는) 것과 동기하여, 온 신호 S2로서 일정한 주기의 펄스를 반복적으로 출력하는 발진회로 41과, 입력신호 S1의 하강과 동기하여, 오프 신호 S3으로서 일정한 주기의 펄스를 반복적으로 출력하는 발진회로 42를 구비하고 있다.

<D-2.장치동작>

이하, 도 9에 나타낸 타이밍도를 사용하여, 레벨 시프트회로(400)의 특징적인 동작에 관해서 설명한다.

도 9에 나타낸 것처럼, 외부로부터 공급되는 펄스형 입력신호 S1을 받은 발진회로(41)는, 입력신호 S1의 상승 타이밍에서 펄스의 일정주기로의 반복출력을 시작하여, 입력신호 S1의 하강 타이밍에서 펄스 출력을 정지한다. 따라서, 입력신호 S1의 상승 타이밍과 온 신호 S2의 최초의 펄스가 공급되는 타이밍이 일치하여, 양자의 어긋남으로 인한 시간 지연을 해소할 수 있다.

한편, 외부로부터 공급되는 펄스형 입력신호 S1을 받은 발진회로(42)는, 입력신호 S1이 "H"상태를 유지하고 있는 기간은, 펄스의 일정주기로의 반복출력을 정지하고, 입력신호 S1이 "L"로 하강한 후는, 펄스출력을 시작한다. 따라서, 입력신호 S1의 하강 타이밍과 오프 신호 S3의 최초의 펄스가 공급되는 타이밍이 일치하여, 양자의 어긋남으로 인한 시간 지연을 해소할 수 있다.

<D-3.작용효과>

이상 설명한 것처럼, 본 발명에 따른 실시예 4의 레벨 시프트회로(400)에서는, 온 신호 S2 및 오프 신호 S3으로서, 입력신호 S1과 동기적으로 일정한 주기의 펄스를 반복적으로 출력하는 발진회로 41 및 42를 구비하므로, 입력신호 S1과, 파워 디바이스 12의 제어신호 S9의 사이, 즉 입출력사이에서 클록신호의 어긋남으로 인한 시간 지연을 해소할 수 있어, 파워 디바이스 12의 응답속도 저하를 방지할 수 있다.

<E. 실시예 5>

<E-1.장치구성>

본 발명에 따른 반도체장치의 실시예 5로서, 도 10에 레벨 시프트회로(500)의 구성을 나타낸다. 이때, 도 10에서, 도 1에 나타낸 레벨 시프트회로(100)와 동일한 구성에 관해서는 동일한 부호를 부여하고, 중복된 설명은 생략한다.

도 10에 나타낸 것처럼, 레벨 시프트회로(500)는, 고전위측 파워 디바이스 구동회로 HD1과 저전위측 파워 디바이스 구동회로 LD1로 구별되고, 저전위측 파워디바이스 구동회로 LD1에서는, 클록신호 발생회로(16)의 출력신호 S10과 외부로부터 공급되는 입력신호 S0을 받아 입력신호 S0의 "H"로의 천이(상승) 및 "L"로의 천이(하강)에 대응함과 동시에, 출력신호 S10의 펄스의 상승 타이밍에 동기하여, 상승 및 하강이 설정되는 펄스형 동기제어신호 S16을 출력하는 동기회로(50)를 갖는다.

도 1에 나타낸 레벨 시프트회로(100)는, 독자적으로 갖는 클록신호 발생회로(16)가 발생하는 펄스를 사용하여, dv/dt 과도신호에 의해 발생하는 오류펄스의 영향을 경감하는 구성으로, 이 경우, 외부로부터의 입력신호 S1의 펄스가 공급되는 타이밍과 클록신호 발생회로(16)로부터 공급되는 펄스의 타이밍이 일치하지 않은 경우에는, 입력신호 S1과 파워 디바이스(12)의 제어신호 S9의 사이에서, 클록신호의 어긋남으로 인한 시간 지연이 생기는 경우는 앞서 설명하였다.

그러나, 레벨 시프트회로(100)를 구성하는 저전위측 파워 디바이스 구동회로 LD에서는, 파워 디바이스 13을 외부로부터의 입력신호 S0에 의해 독립적으로 제어하기 때문에, 입력신호 S0과 파워 디바이스 13의 제어신호 S17의 사이에, 신호 지연 등으로 인한 시간 지연이 생긴다. 이 시간 지연과, 고전위측 파워 디바이스 구동회로 HD1에서의 클록신호의 어긋남으로 인한 시간 지연은, 지연 기간에 큰 차가 있으므로 양자를 매칭하는 것은 어렵다.

그래서, 레벨 시프트회로(500)에서는, 동기회로(50)에 의해서 클록신호 발생회로(16)의 출력신호 S10에 입력신호 S0을 동기시킴으로써, 고전위측 파워 디바이스 구동회로 HD1에서 발생하는 시간 지연과 저전위측 파워 디바이스 구동회로 LD1에서 발생하는 시간 지연을 매칭하기 쉽게 한 것이다.

<E-2.장치동작>

이하, 도 11 및 도 12에 나타낸 타이밍도를 사용하여, 레벨 시프트회로(500)의 특징적인 동작에 관해서 설명한다.

이때, 도 11에서, 고전위측 파워 디바이스 구동회로 HD1에 공급되는 입력신호 S1, 클록신호 발생회로(16)의 출력신호 S10, 온 신호 S2 및 오프 신호 S3, 레벨 시프트된 온 신호 S4 및 레벨 시프트된 오프 신호 S5, SR 플립플롭회로(9)의 출력신호 S8, 파워 디바이스 12의 제어신호 S9의 출력신호에 관해서는, 도 1∼도 3을 사용하여 설명한 레벨 시프트회로(100)와 동일하기 때문에 설명은 생략하고, 저전위측 파워 디바이스 구동회로 LD1에 공급되는 입력신호 S0과, 동기회로(50)가 출력하는 동기제어신호 S16 및, 동기제어신호 S16에 의거한 파워 디바이스 13의 제어신호 S17의 타이밍에 관해서, 도 11의 부분 확대도인 도 12를 사용하여 설명한다.

이때, 파워 디바이스 12의 제어신호 S9는, SR 플립플롭회로(9)의 출력신호 S8과 실질적으로 동일하고, 파워 디바이스 13의 제어신호 S17은 동기제어신호 S16과 실질적으로 동일하므로, 이하의 설명에서는, 편의상 출력신호 S8, 동기제어신호 S16에 관해서만 언급한다.

도 12에 나타낸 것처럼, 외부로부터 공급되는 입력신호 S0을 받은 동기회로(50)는, 입력신호 S0이 하강한 경우에는, 클록신호 발생회로(16)의 출력신호 S10의 펄스 상승의 타이밍에서 동기제어신호 S16을 하강시키고, 입력신호 S0이 상승한 경우에는, 출력신호 S10의 펄스의 상승 타이밍에서 동기제어신호 S16을 상승시킨다.

여기서, 도 12에서는, 입력신호 S0 및 동기제어신호 S16의 하강 타이밍의 어긋남을 시간 지연 td1로서, 입력신호 S0 및 동기제어신호 S16의 상승 타이밍의 어긋남을 시간 지연 td2로서 나타낸다. 또한, 입력신호 S1 및 SR 플립플롭회로(9)의 출력신호 S8의 상승 타이밍의 어긋남을 시간 지연 td3으로서, 입력신호 S1 및 동기제어신호 S8의 하강 타이밍의 어긋남을 시간 지연 td4로서 나타낸다.

도 12에 도시된 것처럼, 시간 지연 td1∼td4는 모두, 클록신호 발생회로(16)의 클록신호 S10에만 의존하여 결정되기 때문에, 매칭하기 쉬워, 파워 디바이스 12및 13의 양쪽이 중지하고 있는 기간(데드 타임)의 확보가 용이해진다.

즉, 파워 디바이스 12 및 13은, 상보적으로 동작하는 것이 기본으로, 지금까지도 설명한 것처럼, 양자가 동시에 온 상태가 되는 것은 피해야 된다. 그 때문에, 데드 타임을 의도적으로 설정함으로써, 소자의 동작특성의 차이 등에 의해 양자가 동시에 온 상태가 되는 것을 방지하고 있다.

예를 들면, 입력신호 S0과 S1을 비교한 경우, 파워 디바이스 13이 오프상태의 기간쪽이, 파워 디바이스 12가 온 상태의 기간보다 길게 되도록 펄스 폭이 설정되어, 신호변화시에는 데드 타임 Dt1이 확보된다.

그리고, 시간 지연 td1∼td4가, 클록신호 발생회로(16)의 클록신호 S10에만 의존하여 결정되는 레벨 시프트회로(500)에서는, 출력신호 S8과 동기제어신호 S16의 관계에 있어서도 데드 타임 Dt2가 확보된다. 그리고, 그 데드 타임 Dt2는, 시간 지연 td1∼td4의 존재에 의해 데드 타임 Dt1보다도 길게 되는 특징이 있어, 미리설정하는 데드 타임 Dt1을 짧게 하여도, 데드 타임 Dt1보다도 긴 데드 타임 Dt2를 확실히 확보할 수 있다.

따라서, 결과적으로, 데드 타임 Dt2, 즉, 실제로 파워 디바이스 12 및 13이 중지하고 있는 기간을 짧게 할 수 있어, 전력효율을 향상시킬 수 있다.

또한, 시간 지연 td1∼td4가, 클록신호 발생회로(16)의 클록신호 S10에만 의존하여 결정되므로, 그 길이는, 최대에서도 클록신호 S10의 1주기의 길이가 되어, 최대-최소의 범위를 예측할 수 있어, 데드 타임 Dt2도 마찬가지로 예측 가능해진다.

따라서, 데드 타임 Dt1을 설정할 때에는, 불확정한 요소가 배제되기 때문에, 데드 타임 Dt1에 큰 마진을 포함하게 하는 것이 불필요해지고, 그 점에서도, 실제로 파워 디바이스 12 및 13이 중지하고 있는 기간을 짧게 할 수 있어, 전력효율을 향상시킬 수 있다.

<E-3.작용효과>

이상 설명한 것처럼, 본 발명에 따른 실시예 5의 레벨 시프트회로(500)에서는, 저전위측 파워 디바이스 구동회로 LD1에 동기회로(50)를 설치함으로써, 클록신호 발생회로(16)의 출력신호 S10에 외부로부터의 입력신호 S0을 동기시킴으로써, 고전위측 파워 디바이스 구동회로 HD1에서 발생하는 시간 지연과, 저전위측 파워 디바이스 구동회로 LD1에서 발생하는 시간 지연을 매칭시키는 것을 용이하게 할 수 있다.

또한, 저전위측 파워 디바이스 구동회로 LD1에서도 의도적으로 시간 지연을발생시킴으로써, 데드 타임의 제어가 용이해지고, 실제로 파워 디바이스 12 및 13이 중지하고 있는 기간을 짧게 할 수 있어, 전력효율을 향상시킬 수 있다. 또한, 데드 타임 설정시에는, 불확정한 요소가 배제되기 때문에, 데드 타임에 큰 마진을 포함시키는 것이 불필요해져, 전력효율을 향상시킬 수 있다.

이때, 상기에서는, 저전위측 파워 디바이스 구동회로 LD1에 설치한 동기회로(50)에 클록신호 발생회로(16)의 출력신호 S10을 공급하는 구성을 나타내었지만, 도 4를 사용하여 설명한 레벨 시프트회로(200)와 마찬가지로, 신호 S10으로서 외부클록신호를 사용하는 구성에 있어서, 저전위측 파워 디바이스 구동회로에 동기회로(50)를 설치하도록 하여도 된다.

<F.실시예 6>

<F-1.장치구성>

본 발명에 따른 반도체장치의 실시예 6으로서, 도 13에 레벨 시프트회로(600)의 구성을 나타낸다. 이때, 도 13에서, 도 1에 나타낸 레벨 시프트회로(100)와 동일한 구성에 관해서는 동일한 부호를 부여하고, 중복된 설명은 생략한다.

도 13에 나타낸 것처럼, 레벨 시프트회로(600)는, 고전위측 파워 디바이스 구동회로 HD4와 저전위측 파워 디바이스 구동회로 LD로 구별되고, 고전위측 파워 디바이스 구동회로 HD4에서는, 클록신호 발생회로(16) 및 반복 펄스발생회로(17)와 아울러 원-숏 펄스 발생부(15)를 구비한다.

원-숏 펄스 발생부(15)는, 입력되는 펄스의 상승시(또는 하강시)에, 소정 폭의 펄스를 출력하는 것으로, 온 신호 S2용 및 오프 신호 S3용으로 각각 원-숏 펄스 발생회로 151 및 152를 갖는다.

여기서, 원-숏 펄스발생회로 151 및 152는, 일반적인 회로로, 동일한 회로가 클록신호 발생회로(16)내에도 설치된다.

즉, 도 13에 나타낸 것처럼, 클록신호 발생회로(16)는, 소스 클록신호 발생회로(161)와 원-숏 펄스발생회로(162)를 갖고, 소스 클록신호 발생회로(161)에서 생성된 펄스 신호에 따라서 원-숏 펄스발생회로(162)에서 소정 폭의 펄스를 생성하여, 신호 S10으로서 출력한다.

여기서, 도 14에 원-숏 펄스발생회로의 구성의 일례를 나타내고, 그 동작 타이밍도를 도 15에 나타낸다.

도 14에 나타낸 것처럼, 원-숏 펄스발생회로는, 직렬로 접속된 4개의 인버터회로 G1, G2, G3 및 G4와, 인버터회로 G1∼G4와는 병렬로 배치된 인버터회로 G5와, 인버터회로 G4 및 G5의 출력을 받는 NOR 회로 G6과, 인버터회로 G2와 G3의 접속점과 접지전위 GND의 사이에 배치된 커패시터 CP를 갖는다. 이때, 인버터회로 G1 및 G5에는 공통 신호가 입력된다.

도 15에서는, 인버터회로 G1 및 G5의 신호입력부를 A점, 인버터회로 G2와 G3의 접속점을 B점, 인버터회로 G4의 출력점을 C점, 인버터회로 G5의 출력점을 D점, NOR 회로 G6의 출력점을 E점으로 하여, 각 점에서의 신호상태를 도시하고 있다.

A점에서의 외부로부터 입력된 펄스는, 클록신호 발생회로(16)에서는 소스 클록신호 발생회로(161)로부터 공급되는 신호에 해당하고, 원-숏 펄스발생회로 151및 152에서는, 외부로부터의 입력신호 S1에 해당한다.

인버터회로 G1에 입력된 펄스는, B점에서 커패시터 CP의 존재에 의해 파형이 무디어지지만, 인버터회로 G3 및 G4를 거침으로써 C점에서는 복원된다. 그러나, 파형의 왜곡으로 인하여 지연이 발생한다.

한편, 인버터회로 G5에 입력된 펄스는, D점에서 반전되어 출력되지만 지연은 발생하지 않는다. 따라서, C점 및 D점에서의 신호를 NOR 회로 G6에 입력하면, E점에서는 신호 지연 폭에 해당하는 펄스 폭을 갖는 원-숏 펄스를 얻을 수 있게 된다. 이때, 이 원-숏 펄스 상승은, 외부로부터 입력된 펄스의 상승에 동기하게 된다.

이와 같이, 원-숏 펄스발생회로에 펄스를 입력함으로써, 입력된 펄스의 상승에 동기하여, 회로내부의 구성에서 설정되는 소정 폭을 갖는 펄스를 얻을 수 있다.

여기서, 도 13의 설명으로 되돌아가면, 원-숏 펄스발생회로 151에는 외부로부터의 입력신호 S1이 입력되고, 원-숏 펄스발생회로(152)에는 입력신호 S1이 반전하여 입력되는 구성으로 되어 있다.

그리고, 원-숏 펄스발생회로 151의 출력신호 S22는, 반복 펄스발생회로(17)를 구성하는 AND 회로 171의 출력신호 S12와 동시에, OR 회로 31에 입력되고, 원-숏 펄스발생회로 152의 출력신호 S23은, 반복 펄스발생회로(17)를 구성하는 AND 회로(172)의 출력신호 S13과 동시에, OR 회로 32에 입력된다.

그리고, OR 회로 31의 출력신호 S2는, 온 신호로서 HNMOS 트랜지스터 4에 공급되고, OR 회로 32의 출력신호 S3은, 오프 신호로서 HNMOS 트랜지스터 5에 공급되는 구성으로 되어 있다.

<F-2.장치동작>

이하, 도 16에 나타낸 타이밍도를 사용하여, 레벨 시프트회로(600)의 특징적인 동작에 관해서 설명한다.

이때, 도 16에서, 고전위측 파워 디바이스 구동회로 HD4에 공급되는 입력신호 S1, 저전위측 파워 디바이스 구동회로 LD에 공급되는 입력신호 S0, 클록신호 발생회로(16)의 출력신호 S10의 타이밍에 관해서는, 도 1∼도 3을 사용하여 설명한 레벨 시프트회로(100)와 동일하기 때문에 설명은 생략한다.

또한, 입력신호 S1은 설명의 간략화를 위해, 편의상 하강을 클록신호 발생회로(16)의 출력신호 S10의 상승과 동기시킨다.

도 16에 나타낸 것처럼, AND 회로(171)의 출력신호 S12는 입력신호 S1에 동기하지 않기 때문에, 입력신호 S1의 각 주기에 대응하여 공급되는 출력신호 S12의 최초의 펄스 상승은 조금씩 어긋나고 있다.

그러나, 원-숏 펄스발생회로(151)의 출력신호 S22의 펄스 상승은, 입력신호 S1에 동기하여 공급되기 때문에, 출력신호 S22와 출력신호 S12의 논리합이 되는 OR 회로 31의 출력신호 S2(온 신호)는, 입력신호 S1의 각 주기에서, 최초의 펄스 상승이, 반드시 입력신호 S1의 상승에 동기하고 있다. 이때, 출력신호 S22와 출력신호 S12의 논리합을 취함으로써 출력신호 S2의 펄스배열은 불규칙하게 된다.

이때, OR 회로 32의 출력신호 S3(오프 신호)도, 출력신호 S23과 출력신호 S13(도시하지 않음)의 논리합을 취한 결과이지만, 출력신호 S13의 펄스(도시하지 않음)는, 입력신호 S1의 하강에 동기하므로, 출력신호 S3의 펄스배열은 규칙성을유지한다.

이때, 레벨 시프트된 온 신호 S4 및 레벨 시프트된 오프 신호 S5도 마찬가지의 신호가 되고, 이 결과, SR 플립플롭회로(9)의 출력신호 S8 및 파워 디바이스 12의 제어신호 S9는, 입력신호 S1과 일치하게 된다.

<F-3.작용효과>

이상 설명한 것처럼, 본 발명에 따른 실시예 6의 레벨 시프트회로(600)에서는, 외부로부터의 입력신호 S1에 동기한 원-숏 펄스를 발생하는 원-숏 펄스 발생부(15)를 구비하고, 원-숏 펄스 발생부(15)의 출력신호 S22 및 S23의 각각과, 출력신호 S12 및 S13의 논리합을 취한 신호를 온 신호 S2 및 오프 신호 S3으로서 사용하기 때문에, 입력신호 S1의 각 주기에 있어서, 온 신호 S2의 최초의 펄스 상승이 반드시 입력신호 S1의 상승에 동기하게 되어, 결과적으로, 입력신호 S1의 상승과, 파워 디바이스(12)의 제어신호 S9의 상승을 일치시킬 수 있어, 시간 지연을 해소하고, 파워 디바이스(12)의 응답속도의 저하를 방지할 수 있다. 이때, 일반적으로 입력신호 S1의 하강은, 클록신호 발생회로(16)의 출력신호 S10과 동기하지 않지만, 그 경우도 상기와 같은 작용으로 입력신호 S1의 하강과 제어신호 S9의 하강을 일치시킬 수 있다.

<G.실시예 7>

<G-1.장치구성>

본 발명에 따른 반도체장치의 실시예 7로서, 도 17에 레벨 시프트회로(700)의 구성을 나타낸다. 이때, 도 17에서, 도 13에 나타낸 레벨 시프트회로(600)와 동일한 구성에 관해서는 동일한 부호를 부여하고, 중복된 설명은 생략한다.

도 17에 나타낸 것처럼, 레벨 시프트회로(700)는, 고전위측 파워 디바이스 구동회로 HD5와 저전위측 파워 디바이스 구동회로 LD로 구별되어, 고전위측 파워 디바이스 구동회로 HD5는, 도 13에 나타낸 레벨 시프트회로(600)의 펄스 발생부(15) 대신에, 래치회로(18)를 구비한다.

래치회로(18)의 T 입력에는, 외부로부터의 입력신호 S1이 공급되고, 리세트입력에는, 클록신호 발생회로(16)의 출력신호 S10이 공급되는 구성으로 되어 있다.

그리고, 래치회로(18)의 Qon 출력으로부터의 출력신호 S32는, 반복 펄스 발생회로(17)를 구성하는 AND 회로 171의 출력신호 S12와 동시에, OR 회로 31에 입력되고, 래치회로(18)의 Qoff 출력으로부터의 출력신호 S33은, 반복 펄스발생회로(17)를 구성하는 AND 회로 172의 출력신호 S13과 동시에, OR 회로 32에 입력된다.

이러한 구성을 사용함으로써, 래치회로(18)는, 입력신호 S1의 상승에서 Qon 출력이 세트되고, 또한, 입력신호 S1의 하강에서 Qoff 출력이 세트되어, 클록신호 발생회로(16)의 출력신호 S10의 펄스의 상승에서 Qon 출력 및 Qoff 출력이 동시에리세트되게 된다.

<G-2.장치동작>

이하, 도 18에 나타낸 타이밍도를 사용하여, 레벨 시프트회로(700)의 특징적인 동작에 관해서 설명한다.

이때, 도 18에서, 고전위측 파워 디바이스 구동회로 HD5에 공급되는 입력신호 S1, 저전위측 파워 디바이스 구동회로 LD에 공급되는 입력신호 S0, 클록신호 발생회로(16)의 출력신호 S10, AND 회로 171의 출력신호 S12의 타이밍에 관해서는, 도 16을 사용하여 설명한 레벨 시프트회로(600)의 타이밍도와 동일하기 때문에 설명은 생략한다.

도 18에 나타낸 것처럼, 래치회로(18)의 Qon 출력의 출력신호 S32는, 입력신호 S1의 펄스 상승에서 세트되고, 출력신호 S10의 펄스 상승에서 리세트 된다. 따라서, 그 펄스 폭은, 입력신호 S1의 각 주기에서의 출력신호 S10의 최초의 펄스 상승과 입력신호 S1의 펄스 상승의 어긋남 폭에 해당하고, 그 어긋남 폭은, 입력신호 S1의 각 주기에 있어서 각각 다르기 때문에, 출력신호 S32의 각 펄스의 폭은 각각 다르다.

이때, 래치회로(18)의 Qoff 출력으로부터의 출력신호 S33은, 입력신호 S1의 펄스 하강이 출력신호 S10의 상승과 동기하므로, Qoff출력이 세트되지 않고, 출력신호 S33에는 펄스는 존재하지 않게 된다.

그리고, 각 펄스 폭이 각각 다른 출력신호 S32와, AND 회로 171의 출력신호 S12의 논리합이 되는 OR 회로(31)의 출력신호 S2(온 신호)는, 입력신호 S1의 각 주기에서, 최초의 펄스 상승이, 반드시 입력신호 S1의 상승에 동기하고 있다. 이때, 출력신호 S32와 출력신호 S12의 논리합을 취함으로써 출력신호 S2의 펄스배열은 불규칙하게 된다.

레벨 시프트된 온 신호 S4도 마찬가지의 신호가 되고, 이 결과, SR 플립플롭회로(9)의 출력신호 S81 및 파워 디바이스(12)의 제어신호 S9는, 입력신호 S1과 일치하게 된다.

<G-3.작용효과>

이상 설명한 것처럼, 본 발명에 따른 실시예 7의 레벨 시프트회로(700)에서는, 외부로부터의 입력신호 S1에 동기하여 출력이 세트되어, 클록신호 발생회로(16)의 출력신호 S10의 펄스 상승에서 리세트 되는 래치회로(18)를 구비하고, 래치회로(18)의 출력신호 S32 및 S33의 각각과, 출력신호 S12 및 S13과의 논리합을 취한 신호를 온 신호 S2 및 오프 신호 S3으로서 사용하기 때문에, 입력신호 S1의 각 주기에 있어서, 온 신호 S2의 최초의 펄스 상승이 반드시 입력신호 S1의 상승에 동기하게 되고, 결과적으로, 입력신호 S1의 상승과, 파워 디바이스(12)의 제어신호 S9의 상승을 일치시킬 수 있어, 시간 지연을 해소하고, 파워 디바이스(12)의 응답속도의 저하를 방지할 수 있다. 이때, 일반적으로 입력신호 S1의 하강은, 클록신호 발생회로(16)의 출력신호 S10과 동기하지 않지만, 그 경우도 상기와 마찬가지의 작용으로 입력신호 S1의 하강과 제어신호 S9의 하강을 일치시킬 수 있다.

<H. 실시예 8>

<H-1.장치구성>

본 발명에 따른 반도체장치의 실시예 8로서, 도 19에 레벨 시프트회로(800)의 구성을 나타낸다. 이때, 도 19에서, 도 17에 나타낸 레벨 시프트회로(700)와 동일한 구성에 관해서는 동일한 부호를 부여하고, 중복된 설명은 생략한다.

도 19에 나타낸 것처럼, 레벨 시프트회로(800)는, 고전위측 파워 디바이스구동회로 HD6과 저전위측 파워 디바이스 구동회로 LD로 구별되고, 고전위측 파워 디바이스 구동회로 HD6에서는, 레벨 시프트회로(700)에서 사용되었던 클록신호 발생회로(16) 대신에, 클록신호 발생회로(16)를 구성하는 소스 클록신호 발생회로(161)가 배치된다. 그리고, 소스 클록신호 발생회로(161)로부터 출력되는 소스 클록신호 S44가, 반복 펄스발생회로(17)를 구성하는 AND 회로 171 및 172의 입력과, 래치회로(18)의 리세트 입력에 공급되는 구성으로 되어 있다.

또한, 래치회로(18)의 Qon 출력의 출력신호 S32와, AND 회로 171의 출력신호 S12의 논리합이 되는 OR 회로 31의 출력신호 S42는, 원-숏 펄스발생회로 51에 입력되고, 원-숏 펄스발생회로 51의 출력신호 S2가 온 신호로서 HNMOS 트랜지스터 4에 공급되고, 래치회로(18)의 Qoff 출력의 출력신호 S33과, AND 회로 172의 출력신호 S13의 논리합이 되는 OR 회로 32의 출력신호 S43은, 원-숏 펄스발생회로 52에 입력되고, 원-숏 펄스발생회로 52의 출력신호 S3은, 오프 신호로서 HNMOS 트랜지스터 5에 공급되는 구성으로 되어 있다.

<H-2.장치동작>

이하, 도 20에 나타낸 타이밍도를 사용하여, 레벨 시프트회로(800)의 특징적인 동작에 관해서 설명한다.

이때, 도 20에서, 고전위측 파워 디바이스 구동회로 HD6에 공급되는 입력신호 S1, 저전위측 파워 디바이스 구동회로 LD에 공급되는 입력신호 S0, 클록신호 발생회로(16)의 출력신호 S10의 타이밍에 관해서는, 도 16을 사용하여 설명한 레벨 시프트회로(600)의 타이밍도와 동일하기 때문에 설명은 생략한다.

도 20에 나타낸 것처럼, 소스 클록신호 발생회로(161)로부터 출력되는 소스 클록신호 S44는, 펄스 폭이 비교적 넓은 펄스이다.

그리고, AND 회로 171의 출력신호 S12는, 입력신호 S1에 동기하지 않기 때문에, 입력신호 S1의 각 주기에 대응하여 공급되는 출력신호 S12의 최초의 펄스 상승은, 조금씩 어긋나 있다.

또한, 래치회로(18)의 Qon 출력의 출력신호 S32는, 입력신호 S1의 펄스 상승에서 세트되고, 소스 클록신호 S44의 펄스 상승에서 리세트되므로, 그 펄스폭은, 입력신호 S1의 각 주기에서의 소스 클록신호 S44의 최초의 펄스 상승과 입력신호 S1의 펄스 상승의 어긋남 폭에 해당하고, 그 어긋남 폭은, 입력신호 S1의 각 주기에 있어서 각각 다르기 때문에, 출력신호 S32의 각 펄스 폭은 각각 다르다.

이때, 래치회로(18)의 Qoff 출력으로부터의 출력신호 S33은, 입력신호 S1의 펄스 하강이 소스 클록신호 S44의 상승과 동기하므로, Qoff 출력이 세트되지 않고, 출력신호 S33에는 펄스는 존재하지 않게 된다.

그리고, 각 펄스 폭이 각각 다른 출력신호 S32와, AND 회로 171의 출력신호 S12의 논리합이 되는 OR 회로 31의 출력신호 S42는, 입력신호 S1의 각 주기에서, 최초의 펄스 상승이, 반드시 입력신호 S1의 상승에 동기하고 있다. 이때, 출력신호 S32와 출력신호 S12의 논리합을 취함으로써 출력신호 S42의 펄스배열은 불규칙하게 된다.

또한, 출력신호 S42는, 원-숏 펄스발생회로(51)에 입력되고, 도 14 및 도 15를 사용하여 설명한 것과 같은 구조에서, 펄스 폭을 좁게, 즉 듀티비를 작게 하여,온 신호 S2가 된다.

출력신호 S33과 출력신호 S13의 논리합을 취한 출력신호 S43에서도 원-숏 펄스발생회로(52)에서 마찬가지로 처리되어, 오프 신호 S3이 된다. 이때, 일반적으로 입력신호 S1의 하강은, 소스 클록신호 S44의 상승과 동기하지 않지만, 그 경우도 상기와 같은 작용으로, OR 회로 32의 출력신호 S43은 입력신호 S1의 하강에 동기하게 된다.

레벨 시프트된 온 신호 S4 및 레벨 시프트된 오프 신호 S5도, 온 신호 S2 및 오프 신호 S3과 같은 신호가 되고, 이 결과, SR 플립플롭회로(9)의 출력신호 S8 및 파워 디바이스 12의 제어신호 S9는, 입력신호 S1과 일치하게 된다.

<H-3.작용효과>

이상 설명한 것처럼, 본 발명에 따른 실시예 8의 레벨 시프트회로(800)에서는, 래치회로(18)의 출력신호 S32 및 S33의 각각과, 출력신호 S12 및 S13과의 논리합을 취한 출력신호 S42 및 S43을, 원-숏 펄스발생회로 51 및 52를 통하여, 펄스 폭을 좁게 한 온 신호 S2 및 오프 신호 S3을 얻기 때문에, 온 신호 S2 및 오프 신호 S3의 듀티비가 작아져, HNMOS 트랜지스터 4 및 5의 동작시간을 짧게 하여 소비전력을 감소할 수 있다.

<I. 실시예 9>

<I-1. 필터회로를 구비한 구성에 관해서>

이상 설명한 실시예 1∼8에서는, HNM0S 트랜지스터 4 및 5에 의해 레벨 시프트되어, 인버터회로 6 및 7에 의해 반전된 신호 S4 및 S5를 SR 플립플롭회로(9)의세트 입력 및 리세트 입력에 공급하는 구성을 나타내었다.

그러나, 인버터회로 6 및 7과 SR 플립플롭회로(9)의 사이에, 종래부터 사용하였던 필터회로(8)를 전기적으로 삽입하여, 신호 S2 및 S3으로서 dv/dt 과도신호에 의한 오류펄스가 동시에 공급된 경우에, SR 플립플롭회로(9)에 동시에 신호입력이 행해지는 것을 방지하도록 하여도 되는 것은 말할 필요도 없다.

도 21에 인버터회로 8을 갖는 고전위측 파워 디바이스 구동회로 HD4A를 구비한 레벨 시프트회로(600A)의 구성을 나타낸다. 이때, 도 21에서, 도 13에 나타낸 레벨 시프트회로(600)와 동일한 구성에 관해서는 동일한 부호를 부여하고, 중복된 설명은 생략한다.

도 21에 나타낸 것처럼, 인버터회로 6 및 7의 출력은 필터회로(8)의 입력에 접속되고, 필터회로(8)의 출력은 SR 플립플롭회로(9)의 세트입력 및 리세트 입력에 접속된다. 이때, 도 21에서는, HNMOS 트랜지스터 4 및 5에 의해 레벨 시프트된 신호를 각각 신호 S21 및 S31로서 나타내고, 필터회로(8)로부터 SR 플립플롭회로(9)의 세트입력 및 리세트 입력에 공급되는 신호를 각각 신호 S41 및 S51로서 나타낸다.

도 22에 필터회로(8)의 구성예를 나타낸다. 도 22에 나타낸 것처럼, 필터회로(8)는, 인버터회로 6 및 7의 출력신호 S4 및 S5가 공급되는 NAND 회로 G31과, NAND 회로 G31의 출력이 공급되는 인버터회로 G32와, 인버터회로 G32의 출력이 공급되는 NOR 회로 G33 및 G34를 갖는다. 또한, 인버터회로 6의 출력신호 S4는, 직렬로 접속된 인버터회로 G41, G42 및 G43을 통해 NOR 회로 G33에 공급되고, 인버터회로 7의 출력신호 S5는, 직렬로 접속된 인버터회로 G51, G52 및 G53을 통해 NOR 회로 G34에 공급되는 구성으로 되어 있다. 그리고, NOR 회로 G33 및 G34의 출력신호 S41 및 S51이, 필터회로(8)의 출력으로서, SR 플립플롭회로(9)의 세트 입력 및 리세트 입력에 공급된다.

여기서, NAND 회로 G31 대신에 반전입력의 OR회로를 사용하여도 되고, NOR 회로 G33 및 G34 대신에 반전입력의 AND 회로를 사용하여도 되다.

이때, 상기 필터회로(8)의 구성예는, 일본국 특개평 9-200017호 공보에 개시되어 있는 필터회로의 하나이고, dv/dt 과도신호에 의해 신호 S4 및 S5로서 동시에 "H"신호가 공급된 경우에, 필터회로(8)의 출력(여기서는, NOR 회로 G33 및 G34의 출력신호 S41 및 S51)을 동시에 "L"신호로 되는 것이면, 상기 구성으로 한정되는 것이 아니다.

이 경우, SR 플립플롭회로(9)는, 세트입력에 "L"신호, 리세트 입력에도 "L"신호가 공급되므로, Q 출력이 유지되게 된다.

이와 같이, 필터회로(8)를 설치함으로써, dv/dt 과도신호에 의한 오류 펄스가 SR 플립플롭회로(9)에 동시에 공급되는 것이 방지되어, SR 플립플롭회로(9)가 오동작하는 것을 방지할 수 있다. 또한, dv/dt 과도신호에 의한 오류펄스가 시간차를 갖고 공급되는 경우라도, 반복 펄스발생회로(17)로부터 공급되는 반복펄스에 의해, 파워 디바이스 12 및 13이 단락상태가 되는 기간이 제한되기 때문에, 파워 디바이스 12 및 13을 보호하는 것이 가능해진다. 이때, 상기에서는, 도 13에 나타낸 레벨 시프트회로(600)에 필터회로(8)를 설치한 구성을 나타내었지만, 도 1에 나타낸 레벨 시프트회로(100)등, 본 발명에 따른 실시예 1∼8에 나타낸 어느 쪽의 레벨 시프트회로에 필터회로(8)를 설치하여도 되는 것은 말할 필요도 없다.

도 21에 나타낸 레벨 시프트회로(600A)에서는, 입력신호 S1의 상승 및 하강시에, 원-숏 펄스 발생부(15)로부터 원-숏 펄스를 출력하고, 이 펄스와 반복펄스와의 논리합을 취한 신호를 신호 S2 및 S3으로서 HNMOS 트랜지스터 4 및 5를 제어하므로, 입력신호 S1의 엣지에서 반드시 신호전달이 행하여져, 이상적인 상태에서는 입력신호를 받고 나서 출력신호가 얻어지기까지의 입출력 전달 지연시간은 일정하게 된다.

<I-2.입출력 전달 지연시간의 지터에 관해서>

그러나, 실제의 디바이스에서는, 입출력 전달 지연시간은, 입력신호가 전환할 때마다 수십∼백 수십 nsec의 범위로 변화되어, 지터(jitter)로서 관측된다. 이하, 입출력 전달 지연시간의 지터에 관해서 설명한다.

도 23에 레벨 시프트회로(600A)의 동작을 설명하는 타이밍도를 나타낸다. 이때, 도 23에서, 도 13을 사용하고 설명한 레벨 시프트회로(600)와 같은 동작을 나타낸 신호에 관해서는 설명을 생략한다.

도 23에서는, 입력신호 S1이 오프지령 즉 "L"상태로부터 온 지령 즉 "H"상태로 바뀌는 경우를 중심으로 도시하고 있다.

이하, 전제조건으로서, 도 33에 나타낸 것처럼, 반복펄스에 근거한 신호 S3(이후, 내부 오프신호라 칭하는 경우가 있음)이 유효한 경우("H"상태인 경우)에, 입력신호 S1이 오프지령으로부터 온 지령으로 바뀌는 경우를 가정하면, 내부 오프 신호 S3이 강제적으로 차단됨과 동시에, 반복펄스에 근거한 신호 S2(이후, 내부 온 신호라 칭하는 경우가 있음)가 유효하게 된다.

여기서 문제가 되는 것은, 내부 오프신호 S3과 내부 온 신호 S2가 유효한 상태가 근접하게 존재하는 것이다.

먼저 설명한 것처럼, 내부 온 신호 S2 및 내부 오프 신호 S3은, 각각 HNM0S 트랜지스터 4 및 5를 통해 레벨 시프트 되고, 인버터회로 6 및 7에 의해 반전되어 신호 S4(이후, 내부 온 지령신호라 칭하는 경우가 있음) 및 S5(이후, 내부 오프지령신호라 칭하는 경우가 있음)가 된다.

따라서, 내부 온 신호 S2 및 내부 오프 신호 S3이, 각각 신호 S4 및 S5로서 필터회로(8)에 공급될 때까지는, HNM0S 트랜지스터 4 및 5의 기생용량(드레인-소스간의 기생용량)과, 저항 29 및 30에 의해 결정되는 시정수와, 인버터회로 6 및 7의 한계치의 영향을 받는다. 또한, 파워 디바이스의 스위칭시의 dv/dt 과도신호의 영향을 받는 경우도 있다.

특히, 내부 오프 지령신호 S5의 전환 타이밍은, HNMOS 트랜지스터 5의 기생용량과 저항 30으로 결정되는 시정수의 영향을 크게 받아 내부 오프신호 S3의 전환 타이밍보다도 지연되게 된다. 이 타이밍의 어긋남을 시간 지연 td5로 칭한다. HNMOS 트랜지스터 4 및 5에 의해 레벨 시프트된 신호 S21 및 S31은, 시정수에 의해 상승이 완만해진다.

시간 지연 td5는, 그 정도 큰 값은 아니지만, 내부 오프신호 S3과 내부 온 신호 S2가 유효한 상태로 근접하게 존재하고 있는 경우에는, 내부 온 지령신호 S4와 내부 오프 지령신호 S5가 동시에 유효, 즉 "H"상태로 되는 경우가 발생한다.

여기서, 레벨 시프트회로(600A)에서는, dv/dt과도신호에 의한 오류 펄스가 SR 플립플롭회로(9)에 동시에 공급되는 것을 방지하기 위해서 필터회로(8)를 구비하지만, 상술한 것과 같은 동작에 의해서 내부 온 지령신호 S4와 내부 오프 지령신호 S5가 동시에 유효하게 된 경우에도, 필터회로(8)는 동작한다.

즉, 내부 온 지령신호 S4와 내부 오프 지령신호 S5가 동시에 "H"상태에 있는 기간, 즉, 시간 지연 td5의 기간은, 필터회로(8)의 출력신호 S41 및 S51은, 동시에 "L"상태를 유지하고 결과적으로 SR 플립플롭회로(9)의 출력신호 S8은 "L"상태를 유지하고, "H"상태에의 천이는, 시간 지연 td5의 경과 후가 된다.

이 때문에, 입력신호 S1이 "L"상태로부터 "H"상태로 전환하여도, 고전위측 파워 디바이스 구동회로 HD4A의 출력인 파워 디바이스 12의 제어신호 S9는, 시간 지연 td5의 경과 후까지 전환하지 않고, 시간 지연 td5분만큼 입출력 전달 지연시간이 증대하게 된다.

일반적으로(도 4를 사용하여 설명한 레벨 시프트회로(200)와 같이, 외부로부터 공급되는 클록신호에 동기하여 반복펄스를 발생시키는 구성은 제외하고), 반복펄스와 입력신호는 비동기이기 때문에, 반복펄스에 근거하는 내부 오프신호 S3이 유효한 경우에, 입력신호 S1이 오프 지령으로부터 온 지령으로 전환하는 현상은 랜덤하게 발생하고, 결과적으로, 입출력 전달 지연시간이 랜덤한 지터로서 관측되게 된다.

이때, 반복펄스에 근거하는 내부 오프신호 S3이 유효한 경우에, 입력신호 S1이 오프 지령으로부터 온 지령으로 전환하면 입출력 전달 지연시간이 증대하지만, 반복펄스에 근거하는 내부 오프신호 S3이 유효하지 않은 경우에는, 입력신호 S1이 오프 지령으로부터 온 지령으로 전환하여도 시간 지연 td5가 발생하는 경우는 없고, 입출력 전달 지연시간은 증대하지 않는다.

도 24에 반복펄스에 근거하는 내부 오프신호 S3이 유효하지 않은 경우에, 입력신호 S1이 오프 지령으로부터 온 지령으로 전환한 경우의 타이밍도를 나타낸 것이다.

도 24에 나타낸 것처럼, 반복펄스에 근거하는 내부 오프신호 S3이 유효하지 않은 경우("L"상태인 경우)에, 입력신호 S1이 오프 지령으로부터 온 지령으로 전환하면, 그것에 동기하여 내부 온 신호 S2가 유효하게 된다. 이 경우, 내부 오프 신호 S3과 내부 온 신호 S2가 유효한 상태는 근접하게 존재하지 않고 있으므로, 내부 온 지령신호 S4와 내부 오프 지령신호 S5가 동시에 유효하게 되는 경우는 회피된다.

<I-3.장치구성>

이상 설명한 것처럼, 필터회로를 구비함으로써 입출력 전달 지연시간에 랜덤한 지터가 발생할 가능성이 있고, 또한 필터회로를 구비하지 않은 구성(도 13의 레벨 시프트회로(600)와 같은 구성)이어도, SR 플립플롭회로(9)의 래치동작에 의해 입출력 전달 지연시간에 랜덤한 지터가 발생할 가능성이 있었다.

이하, 본 발명에 따른 반도체장치의 실시예 9로서, 입출력 전달 지연시간의 지터를 억제한 레벨 시프트회로(900)에 관해서 설명한다. 이때, 이하의 설명에서는, 도 21에 나타낸 레벨 시프트회로(600A)를 원형으로서 하고 있지만, 본 발명에 따른 실시예 1∼8에 나타낸 레벨 시프트회로(도 4를 사용하여 설명한 레벨 시프트회로(200)와 같이, 외부로부터 공급되는 클록신호에 동기하여 반복펄스를 발생시키는 구성은 제외하고, 입력신호 S1이 클록신호 발생회로(16)의 출력신호 S10과 비동기로 전환하는 레벨 시프트회로)를 원형으로 하여도 되는 것은 말할 필요도 없다. 또한, 필터회로(8)는 반드시 갖지 않아도 된다.

도 25에 레벨 시프트회로(900)의 구성을 나타낸다. 이때, 도 25에서, 도 21에 나타낸 레벨 시프트회로(600A)와 동일한 구성에 관해서는 동일한 부호를 부여하고, 중복된 설명은 생략한다.

도 25에 나타낸 것처럼, 레벨 시프트회로(900)는, 고전위측 파워 디바이스 구동회로 HD7과, 저전위측 파워 디바이스 구동회로 LD로 구별되고, 고전위측 파워 디바이스 구동회로 HD7에서는, 레벨 시프트회로(600A)의 고전위측 파워 디바이스 구동회로 HD4A에, 지연회로(76)와 마스크회로(77)를 더 갖는 구성으로 되어 있다.

그리고, 지연회로(76)에 의해 입력신호 S1을 지연시켜 지연입력신호 S1d를 생성하고, 지연입력신호 S1d는 반복 펄스발생회로(17)에 공급됨과 동시에, 입력신호 S1과, 지연입력신호 S1d가 마스크회로(77)에 공급되는 구성으로 되어 있다.

마스크회로(77)는, 클록신호 발생회로(16)의 출력신호 S10을 받아 입력신호 S1과 지연입력신호 S1d에 의거하여 유효상태에 있는 신호 S10을 소정 기간 무효로 한(마스크한) 마스크신호 S10m을 출력하는 기능을 갖는다.

지연입력신호 S1d는, AND 회로 171에 입력됨과 동시에, 인버터회로(173)를통해 AND 회로 172에 입력되고, 또한 원-숏 펄스발생회로 151 및 152에도 공급된다. 또한, 마스크신호 S10m은, AND 회로 171 및 172에 공급된다.

이때, 지연회로(76)에 연결된 마스크회로(77)는, 클록신호 발생회로(16)의 출력신호 S10을 마스크하여 조정하기 때문에 클록신호 조정수단이라고 칭하는 경우도 있다.

<I-4.장치동작>

도 26은 레벨 시프트회로(900)의 동작을 설명하는 타이밍도이다. 이때, 도 26에서, 도 13을 사용하여 설명한 레벨 시프트회로(600)와 마찬가지의 동작을 나타낸 신호에 관해서는 설명을 생략한다.

도 26에 나타낸 것처럼, 지연입력신호 S1d의 입력신호 S1에 대한 시간 지연은 td6이고, 클록신호 발생회로(16)의 출력신호 S10은, 시간 지연 td6의 기간만큼 무효상태("L"상태, 무신호 상태라고 칭하는 경우도 있음)로 되어, 마스크신호 S10m으로서 마스크회로(77)로부터 출력된다.

이 때문에, 반복펄스에 근거하는 내부 오프신호 S3이 유효한 경우에, 입력신호 S1이 오프 지령으로부터 온 지령으로 전환하는 경우가 되고, 또한 내부 오프 지령신호 S5의 전환 타이밍이 내부 오프신호 S3의 전환 타이밍보다도 시간 지연 td5만큼 어긋나는 경우이어도, 시간 지연 td6이 시간 지연 td5보다도 충분히 길게 설정되어 있으면, 내부 오프신호 S3과 내부 온 신호 S2가 유효한 상태로 근접되게 존재하는 것이 방지되고, 내부 온 지령신호 S4와 내부 오프 지령신호 S5가 동시에 유효, 즉 "H"상태로 되는 경우가 발생하는 일이 방지된다.

여기서, 시간 지연 td5를 100nsec 정도로 가정하면, 시간 지연 td6은 150nsec 정도로 설정된다. 이 경우, 내부 오프 신호 S3과 내부 온 신호 S2가 유효한 상태는, 적어도 150nsec의 시간 간격으로 떨어져 있다고 말 할 수 있다. 시간 지연 td6의 바람직한 값은, 장치에 따라서 다르지만, 전형적인 시간 지연 td5가 100nsec 전후이기 때문에, 적어도 100nsec 이상인 것이 바람직하다.

이때, 도 27은, 반복펄스에 근거한 내부 오프신호 S3이 유효하지 않은 경우에, 입력신호 S1이 오프 지령으로부터 온 지령으로 전환한 경우의 타이밍도를 나타낸다.

도 27에 나타낸 것처럼, 반복펄스에 근거한 내부 오프신호 S3이 유효하지 않은 경우("L"상태인 경우)에, 입력신호 S1이 오프 지령으로부터 온 지령으로 전환하면, 그것에 동기하여 내부 온 신호 S2가 유효하게 된다. 이 경우, 내부 오프신호 S3과 내부 온 신호 S2가 유효한 상태는 근접하게 존재하지 않으므로, 내부 온 지령신호 S4와 내부 오프 지령신호 S5가 동시에 유효하게 되는 경우는 회피된다.

여기서, 도 28은 마스크회로(77)의 구성예를 도시한 것이다. 도 28에 나타낸 것처럼, 마스크회로(77)는, 배타적 NOR 회로 G10과 AND 게이트 G11을 갖고, 배타적 NOR 회로 G10에, 입력신호 S1과 지연입력신호 S1d가 공급되고, 배타적 NOR 회로 G10의 출력과 클록신호 발생회로(16)의 출력신호 S10이 AND 회로 G11에 공급되고, AND 회로 G11이 마스크신호 S10m을 출력하는 구성으로 되어 있다.

<I-5. 작용효과>

이상 설명한 것처럼, 본 발명에 따른 실시예 9의 레벨 시프트회로(900)에서는, 지연회로(76)에 의해 입력신호 S1을 지연시켜 지연입력신호 S1d를 생성하고, 지연입력신호 S1d와 입력신호 S1에 따라서, 클록신호 발생회로(16)의 출력신호 S10을 소정 기간 마스크한 마스크신호 S10m을 생성하여 반복 펄스발생회로(17)에 공급하고, 내부 온 지령신호 S4와 내부 오프 지령신호 S5가 동시에 유효, 즉 "H"상태로 되는 경우가 발생하는 일이 방지되기 때문에, 입출력 전달 지연시간에 랜덤한 지터가 발생하는 것을 억제할 수 있다.

이때, 지금까지 설명한 실시예 1∼8에서의 레벨 시프트회로(도 4를 사용하여 설명한 레벨 시프트회로(200)와 같이, 외부로부터 공급되는 클록신호에 동기하여 반복펄스를 발생시키는 구성은 제외하고)에, 반복펄스신호 S2 및 S3이 소정 간격 이상 근접하게 발생하지 않도록 클록신호 발생회로(16)의 출력신호 S10에 소정의 처리를 시행하는 클록신호 조정수단을 부가함으로써, 상술한 효과와 동일한 효과를 얻을 수 있다.

<I-6. 변형예 1>

이상 설명된 본 발명에 따른 실시예 9의 레벨 시프트회로(900)에서는, 마스크회로(77)에 있어서, 지연입력신호 S1d와 입력신호 S1에 따라서, 클록신호 발생회로(16)의 출력신호 S10을 소정 기간 마스크한 마스크신호 S10m을 생성하는 구성을 나타내었지만, 도 29에 나타낸 구성을 사용함으로써, 회로규모를 작게 할 수 있다.

도 29는 마스크회로의 기능을 구비한 반복 펄스발생회로(17A)의 구성을 나타낸 것이다. 이때, 반복 펄스발생회로(17A) 이외의 구성은, 도 25에 나타낸 레벨 시프트회로(900)와 동일하고, 도시 및 중복 설명은 생략한다.

도 29에 나타낸 것처럼, 반복 펄스발생회로(17A)는, 2개의 3입력 AND 회로171A 및 172A를 갖고, 클록신호 발생회로(16)의 출력신호 S10은, AND 회로 171A 및 172A에 입력되고, 입력신호 S1은 AND 회로 171A에 입력됨과 동시에, 인버터회로(1731)를 통해 AND 회로 172A에 입력되는 구성으로 되어 있다. 또한, 지연회로(76)가 출력하는 지연입력신호 S1d는, AND 회로 171A에 입력됨과 동시에, 인버터회로(1732)를 통해 AND 회로 172A에 입력된다.

도 30은, 반복 펄스발생회로(17A)의 동작을 설명하는 타이밍도이다.

도 30에 나타낸 것처럼, 지연입력신호 S1d의 입력신호 S1에 대한 시간 지연은 td6이고, 입력신호 S1이 "L"로부터 "H"로 전환하여도 지연입력신호 S1d가 "L"로부터 "H"로 전환하지 않은 기간(td6)에서는, 실질적으로 클록신호 발생회로(16)의 출력신호 S1이 마스크 되어, AND 회로 171A의 출력신호 S12와 AND 회로 172A의 출력신호 S13은 유효한 기간이 시간 지연 td6의 기간만큼 벌어지게 되어, 결과적으로, 내부 오프 신호 S3과 내부 온 신호 S2가 유효한 상태로 근접하지 않고, 내부 온 지령신호 S4와 내부 오프 지령신호 S5가 동시에 유효하게 되는 경우를 회피할 수 있다.

이때, 도 29에 나타낸 구성을 사용함으로써, 도 25에 나타낸 레벨 시프트회로(900)보다도 회로규모를 작게 할 수 있어, 그 부분만큼 시간 지연 td5를 작게 할 수 있다.

이때, 지연회로(76) 및 반복 펄스발생회로(17A)에 포함되는 마스크기능은, 클록신호 발생회로(16)의 출력신호 S10을 마스크하여 조정하기 때문에 클록신호 조정수단이라고 칭하는 경우도 있다.

<I-7. 변형예 2>

이상 설명한 본 발명에 따른 실시예 9의 변형예 1에서는, 마스크회로의 기능을 구비한 반복 펄스발생회로(17A)를 사용하는 구성을 나타내었지만, 도 29에 나타낸 구성에서는, 입력신호 S1의 상승과 하강에서, 신호가 통과하는 게이트 수에 차이가 생긴다.

즉, 입력신호 S1이 상승하는 경우, 즉 온 지령이 공급된 경우에는, 입력신호 S1은, AND 회로 171A를 통해 OR 회로 31에 입력되지만, 입력신호 S1이 하강하는 경우, 즉 오프 지령이 공급된 경우에는, 입력신호 S1은, 인버터회로 1732 및 AND 회로 172A를 통해 OR 회로 32에 입력된다.

따라서, 오프 지령쪽이, 보다 많은 논리게이트를 통과하게 되어, 온 지령과 오프 지령에서 상대적인 전달속도에 차가 생기게 된다.

그러나, 도 31에 나타낸 구성을 사용함으로써, 신호전달속도의 차를 해소할 수 있다.

도 31에, 마스크회로의 기능을 구비한 반복 펄스발생회로(17B)의 구성을 나타낸다. 도 31에 나타낸 것처럼, 반복 펄스발생회로 17B는, 2개의 3입력 AND 회로 171A 및 172A를 갖는다는 점에서는, 도 29에 나타낸 반복 펄스발생회로(17A)와 동일하지만, 입력신호 S1이 배타적 NOR 회로(174)를 통해 AND 회로 171A 및 172A에 입력되는 구성으로 되어 있다. 그 밖의 구성은, 반복 펄스발생회로 17A와 동일하다.

반복 펄스발생회로(17B)의 동작은, 반복 펄스발생회로(17A)와 동일하지만, 입력신호 S1로서 온 지령이 공급된 경우에는, 배타적 NOR 회로(174) 및 AND 회로 171A를 통해 OR 회로 31에 입력되고, 오프 지령이 공급된 경우에는, 배타적 NOR 회로(174) 및 AND 회로 172A를 통해 OR 회로 32에 입력되기 때문에, 온 지령과 오프 지령에서 입력신호 S1의 상대적인 전달속도를 거의 동일하게 할 수 있어, 신호전달속도의 차를 해소할 수 있다.

이때, 지연회로(76) 및 반복 펄스발생회로(17B)에 포함되는 마스크기능은, 클록신호 발생회로(16)의 출력신호 S10을 마스크하여 조정하기 때문에 클록신호 조정수단이라고 칭하는 경우도 있다.

<J. 실시예 10>

이상 설명한 본 발명에 따른 실시예 9의 레벨 시프트회로(900)에서는, 지연회로(76)에 의해 입력신호 S1을 소정시간(td5) 지연시키므로, 입출력 전달 지연시간의 지터를 억제할 수 있는 한편, 입출력 전달 지연시간이 증대하는 것은 부정하지 않을 수 없었다.

이하, 본 발명에 따른 실시예 10으로서, 입출력 전달 지연시간의 지터를 억제할 수 있음과 동시에, 입출력 전달 지연시간의 증대도 억제 가능한 레벨 시프트회로(1000)에 관해서 설명한다. 이때, 이하의 설명에서는, 도 21에 나타낸 레벨 시프트회로(600A)를 원형으로서 하고 있지만, 본 발명에 따른 실시예 1∼8에 나타낸 레벨 시프트회로(도 4를 사용하여 설명한 레벨 시프트회로(200)와 같이, 외부로부터 공급되는 클록신호에 동기하여 반복펄스를 발생시키는 구성은 제외하고, 입력신호 S1이 클록신호 발생회로(16)의 출력신호 S10과 비동기로 전환하는 레벨 시프트회로)를 원형으로 하여도 되는 것은 말할 필요도 없다. 또한, 필터회로(8)는 반드시 갖지 않아도 된다.

<J-1. 장치구성>

도 32에 레벨 시프트회로(1000)의 구성을 나타낸다. 이때, 도 32에서, 도 21에 나타낸 레벨 시프트회로(600A)와 동일한 구성에 관해서는 동일한 부호를 부여하고, 중복된 설명은 생략한다.

도 32에 나타낸 것처럼, 레벨 시프트회로(1000)는, 고전위측 파워 디바이스 구동회로 HD8과 저전위측 파워 디바이스 구동회로 LD로 구별되고, 고전위측 파워 디바이스 구동회로 HD8에서는, 레벨 시프트회로(600A)의 고전위측 파워 디바이스 구동회로 HD4A에 타이머회로(78)를 더 갖는 구성으로 되어 있다.

타이머회로(78)는, 입력신호 S1을 받아 입력신호 S1로서 온 지령 및 오프 지령이 공급된 경우에, 소정기간만큼 유효상태가 되는 타이머신호 S1t를 출력하는 기능을 갖는다. 그리고, 타이머신호 S1t는 반복 펄스발생회로(17C)에 공급되고, 반복 펄스발생회로(17C)가 출력하는 반복펄스 출력신호 S12 및 S13의 유효상태를 제한한다.

반복 펄스발생회로(17C)는, 2개의 3입력 AND 회로 171A 및 172A를 갖고, 클록신호 발생회로(16)의 출력신호 S10은 AND 회로 171A 및 172A에 입력되고, 입력신호 S1은 AND 회로 171A에 입력됨과 동시에, 인버터회로(173)를 통해 AND 회로 172A에 입력되는 구성으로 되어 있다. 또한, 타이머회로(78)가 출력하는 타이머신호S1t는, AND 회로 171A 및 172A에 입력된다.

<J-2. 장치동작>

도 33은 레벨 시프트회로(1000)의 동작을 설명하는 타이밍도이다. 이때, 도 33에서, 도 13을 사용하여 설명한 레벨 시프트회로(600)와 마찬가지의 동작을 나타낸 신호에 관해서는 설명을 생략한다.

도 33에 나타낸 것처럼, 반복펄스에 근거한 내부 오프 신호 S3이 유효한 경우에, 입력신호 S1이 오프 지령으로부터 온 지령으로 전환하면, 타이머회로(78)가 출력하는 타이머신호 S1t가 기간 ton만큼 유효상태("H"상태)로 되고, 그 기간만큼 클록신호 발생회로(16)의 출력신호 S10에 대응한 신호 S12가 반복펄스로서 반복 펄스발생회로(17C)로부터 출력된다.

이때, 타이머신호 S1t의 유효상태가 끝나면, 무효상태("L"상태)로 되고, 타이머신호 S1t가 무효상태에 있는 기간은, 신호 S12는 무효상태를 유지하기 때문에, 입력신호 S1의 상태(status)를 항상 전달하지는 않고, 레벨 시프트회로(1000)는, 정확하게는 준상태방식의 레벨 시프트회로라고 칭하는 경우도 있다.

여기서, 도 33에서는, 반복펄스에 근거한 내부 오프 신호 S3이 유효한 경우에, 입력신호 S1이 온 지령으로부터 오프 지령으로 전환하는 상태를 더불어 예시하고 있고, 입력신호 S1이 온 지령으로부터 오프 지령으로 전환하면, 타이머회로(78)가 출력하는 타이머신호 S1t가 기간 toff만큼 유효상태가 되어, 이 경우는, 클록신호 발생회로(16)의 출력신호 S10에 대응한 신호 S13이 반복펄스로서 반복 펄스발생회로(17C)로부터 출력된다.

이때, 도 34는, 반복펄스에 근거한 내부 오프 신호 S3이 유효하지 않은 경우에, 입력신호 S1이 오프 지령으로부터 온 지령으로 전환된 경우 및 온 지령으로부터 오프 지령으로 전환된 경우의 타이밍도이다.

도 34에 나타낸 것처럼, 반복펄스에 근거한 내부 오프 신호 S3이 유효하지 않은 경우("L"상태인 경우)에, 입력신호 S1이 오프 지령으로부터 온 지령으로 전환하면, 그것에 동기하여 타이머회로(78)가 출력하는 타이머신호 S1t가 기간 ton만큼 유효상태가 되고, 그 기간만큼 클록신호 발생회로(16)의 출력신호 S10에 대응한 신호 S12가 반복펄스로서 반복 펄스발생회로(17C)로부터 출력된다. 또한, 입력신호 S1이 온 지령으로부터 오프 지령으로 전환하면, 타이머회로(78)가 출력하는 타이머신호 S1t가 기간 toff만큼 유효상태가 되고, 이 경우는, 클록신호 발생회로(16)의 출력신호 S10에 대응한 신호 S13이 반복펄스로서 반복 펄스발생회로(17C)로부터 출력된다.

이때, 상술한 것처럼, 반복 펄스발생회로(17C)의 출력신호 S12 및 S13은, 무신호상태가 계속적으로 존재하기 때문에, dv/dt 과도신호에 의한 오류펄스가 공급된 경우의 파워 디바이스의 오동작이 정상동작으로 복귀할 확률은, 계산상으로는 약간 저하하지만, dv/dt과도신호에 의한 오류펄스는, 입력신호 S1의 전환 직후, 즉, 파워 디바이스 12 및 13의 전환 직후에 발생하는 빈도가 높기 때문에, 타이머신호 S1t의 유효기간 ton 및 toff를 적절한 길이로 설정하면, 실용상의 문제는 없다.

여기서, 타이머신호 S1t의 유효기간 ton 및 toff의 적절한 길이란, dv/dt 과도신호에 의해 발생하는 오류펄스 폭 이상에서, 입력신호 S1의 최소 입력 펄스 폭 미만이다. 구체적으로는, 오류펄스 폭을 100nsec정도, 최소 입력 펄스 폭을 300nsec∼1μsec로 설정하여도 된다.

도 35에 타이머회로(78)의 구성예를 나타낸다. 도 35에 나타낸 것처럼, 타이머회로(78)는, 2개의 원-숏 펄스발생회로 781 및 782와, 원-숏 펄스발생회로 781 및 782의 출력을 받는 OR 회로 784와, 원-숏 펄스발생회로 782의 입력에 접속된 인버터회로 783을 갖고, 입력신호 S1이 원-숏 펄스발생회로 781에 공급됨과 동시에, 인버터회로 783을 통해 원-숏 펄스발생회로 782에 공급되는 구성으로 되어 있다. 그리고, OR 회로 784의 출력이 타이머신호 S1t가 된다.

이때, 원-숏 펄스발생회로 781 및 782의 구성은, 예를 들면, 도 14를 사용하여 설명한 구성과 같은 것을 사용하여도 되고, 원-숏 펄스발생회로를 구성하는 인버터회로 G1∼G5의 한계치와 커패시터 CP의 용량으로 타이머신호 S1t의 유효기간을 설정할 수 있다.

이때, 타이머회로(78)는, 타이머신호 S1t에 의해서 반복 펄스발생회로(17C)가 처리하는 클록신호 발생회로(16)의 출력신호 S10을 제한하여 반복펄스의 발생을 제어하므로, 펄스제어수단이라고 칭하는 경우도 있다.

<J-3.작용효과>

이상 설명한 것처럼, 본 발명에 따른 실시예 10의 레벨 시프트회로(1000)에서는, 입력신호 S1이 오프 지령으로부터 온 지령으로 전환하는 타이밍의 직전 및 입력신호 S1이 온 지령으로부터 오프 지령으로 전환하는 타이밍의 직전에는, 클록신호 발생회로(16)의 출력신호 S10을 실질적으로 무효상태로 하기 때문에, 내부 오프 신호 S3과 내부 온 신호 S2가 유효한 상태로 근접하게 존재하는 것이 방지되어, 내부 온 지령신호 S4와 내부 오프 지령신호 S5가 동시에 유효하게 되는 경우가 회피된다.

이때, 타이머회로(78) 대신에, 카운터를 사용하여 클록신호 발생회로(16)의 출력신호 S10을 소정 펄스 수만큼 카운트함으로써 타이머신호 S1t를 생성하도록 하여도 된다. 이 경우, 타이머신호 S1t의 유효기간의 설정이 용이해질 수 있다.

이때, 지금까지 설명한 실시예 1∼8에서의 레벨 시프트회로(도 4를 사용하여 설명한 레벨 시프트회로(200)와 같이, 외부로부터 공급되는 클록신호에 동기하여 반복펄스를 발생시키는 구성은 제외함)에, 입력신호 S1이 오프 지령으로부터 온 지령으로 전환하는 타이밍의 직전 및 입력신호 S1이 온 지령으로부터 오프 지령으로 전환하는 타이밍으로부터 소정 기간만, 신호 S2 및 S3을 발생하도록 펄스 발생부를 제어하는 펄스 제어수단을 부가함으로써, 상술한 효과와 동일한 효과를 얻을 수 있다.

본 발명에 따른 제 1 국면에 기재된 반도체장치에 의하면, 제 1 입력신호에 대응하여, 온 신호 및 오프 신호로서, 일정한 주기의 펄스를 갖는 제 1 및 제 2 반복 펄스신호가 공급되어, 제 1 및 제 2 레벨 시프트용 반도체 소자가 주기적으로 온함으로써, 온 신호 및 오프 신호가 고전위측으로 레벨 시프트되어 제 1 및 제 2레벨 시프트된 반복펄스신호가 된다. 따라서, 제 1 및 제 2 반복펄스신호에 dv/dt 과도신호에 의한 오류펄스가 공급되고, 제어부가 세트상태로 되어도, 그 기간은, 오프 신호로서 정상적인 펄스가 공급될 때까지 밖에 지속하지 않는다. 따라서, 제 1 및 제 2 스위칭 디바이스가, 동시에 온 상태로 되어 있는 기간이 한정되어, 최대에서도 제 1 및 제 2 반복펄스신호의 주기에 해당하는 기간이 되고, 그 후는 정상으로 제어되므로, 제 1 및 제 2 스위칭 디바이스가 동시에 온 상태로 되어 단락하고, 양자가 고장이 생기는 것을 방지할 수 있다.

본 발명에 따른 제 2 국면에 기재된 반도체장치에 의하면, 펄스 발생부에서 독자적으로 생성한 펄스신호를 사용하기 때문에, 독립성이 높은 반도체장치를 얻을 수 있다.

본 발명에 따른 제 3 국면에 기재된 반도체장치에 의하면, 제 1 및 제 2 반복펄스신호는 제 1 입력신호와 동기하기 때문에, 제 1 입력신호와 고전위측 스위칭 디바이스의 제어신호의 사이, 즉 입출력사이에서, 신호의 어긋남으로 인한 시간 지연을 해소할 수 있고, 고전위측 스위칭 디바이스의 응답속도 저하를 방지할 수 있다.

본 발명에 따른 제 4 국면에 기재된 반도체장치에 의하면, 제 1 및 제 2 레벨 시프트된 신호의 논리합을 취함으로써 내부클록신호를 얻기 때문에, 해당 내부클록신호를 고전위 영역의 각 구성의 클록신호로서 사용하는 것으로, 정확한 동작이 가능해진다.

본 발명에 따른 제 5 국면에 기재된 반도체장치에 의하면, 제 1 입력신호와고전위측 스위칭 디바이스의 제어신호의 사이, 즉 입출력사이에서, 신호의 어긋남으로 인한 시간 지연을 해소할 수 있고, 고전위측 스위칭 디바이스의 응답속도 저하를 방지할 수 있다.

본 발명에 따른 제 6 국면에 기재된 반도체장치에 의하면, 클록신호 또는 외부클록신호와 제 2 입력신호를 받아, 제 2 입력신호를 클록신호 또는 외부클록신호에 동기시켜 동기제어신호로서 출력하는 동기회로를 구비하고, 클록신호 또는 외부클록신호에 제 2 입력신호를 동기시킴으로써, 고전위측 스위칭 디바이스에서 발생하는 시간 지연과 저전위측 스위칭 디바이스에서 발생하는 시간 지연을 매칭시키는 것이 용이하게 된다. 또한, 저전위측 스위칭 디바이스에서 의도적으로 시간 지연을 발생시킴으로써, 데드 타임의 제어가 용이해지고, 실제로 제 1 및 제 2 스위칭 디바이스가 중지하고 있는 기간을 짧게 할 수 있어, 전력효율을 향상할 수 있다. 또한, 데드 타임의 설정에 있어서는, 불확정한 요소가 배제되기 때문에, 데드 타임에 큰 마진을 포함시키는 것이 불필요해져 전력효율을 향상할 수 있다.

본 발명에 따른 제 7 국면에 기재된 반도체장치에 의하면, 반복 펄스 발생부가 출력하는 제 1 및 제 2 신호의 각각과 제 1 및 제 2 원-숏 펄스발생회로가 출력하는 제 3 및 제 4 신호와의 논리합을 취한 신호를 제 1 및 제 2 반복펄스신호로서 사용하기 때문에, 제 1 및 제 2 반복펄스신호와 제 1 입력신호가 동기하고, 제 1 입력신호와 고전위측 스위칭 디바이스의 제어신호의 사이, 즉 입출력사이에서, 신호의 어긋남으로 인한 시간 지연을 해소할 수 있고, 고전위측 스위칭 디바이스의 응답속도 저하를 방지할 수 있다.

본 발명에 따른 제 8 국면에 기재된 반도체장치에 의하면, 반복 펄스 발생부가 출력하는 제 1 및 제 2 신호의 각각과 래치회로가 출력하는 제 3 및 제 4 신호와의 논리합을 취한 신호를, 제 1 및 제 2 반복펄스신호로서 사용하기 때문에, 제 1 및 제 2 반복펄스신호와 제 1 입력신호가 동기하여, 제 1 입력신호와 고전위측 스위칭 디바이스의 제어신호의 사이, 즉 입출력사이에서, 신호의 어긋남으로 인한 시간 지연을 해소할 수 있고, 고전위측 스위칭 디바이스의 응답속도 저하를 방지할 수 있다.

본 발명에 따른 제 9 국면에 기재된 반도체장치에 의하면, 반복 펄스발생부가 출력하는 제 1 및 제 2 신호의 각각과 래치회로가 출력하는 제 3 및 제 4 신호와의 논리합을 취한 제 5 및 제 6 신호를, 제 1 및 제 2 원-숏 펄스발생회로를 통함으로써, 듀티비를 작게 하기 때문에, 제 1 및 제 2 레벨 시프트용 반도체소자 동작시간을 짧게 하여 소비전력을 감소할 수 있다.

본 발명에 따른 제 10 국면에 기재된 반도체장치에 의하면, 반복펄스 발생부의 구체적인 구성을 얻을 수 있다.

또한, 본 발명에 따른 제 11 국면에 기재된 반도체장치에 의하면, 제 1 및 제 2 원-숏 펄스발생회로의 구체적인 구성을 얻을 수 있다.

본 발명에 따른 제 12 국면에 기재된 반도체장치에 의하면, 제 1 및 제 2 반복펄스신호가, 소정간격 이상 근접하게 발생하는 것을 방지할 수 있기 때문에, 제 1 및 제 2 반복펄스신호가 유효한 경우에, 제 1 입력신호가 전환하는 경우라도, 제 1 및 제 2 반복펄스신호가 거의 동시에 발생하는 것이 방지되어, 제 1 및 제 2 반복펄스신호가 동시에 공급된 경우에 발생하는 시간 지연을 억제하고, 입력신호를 받고 나서 출력신호가 얻어질 때까지의 입출력 전달 지연시간의 지터를 억제할 수 있다.

또한, 본 발명에 따른 제 13 국면에 기재된 반도체장치에 의하면, 지연회로에 의해 제 1 입력신호를 지연시켜 지연입력신호를 생성하고, 지연입력신호와 제 1 입력신호에 따라서 클록신호를 소정 기간 마스크한 마스크신호를 생성하여 반복 펄스발생부에 공급하므로, 제 1 및 제 2 반복펄스신호가 거의 동시에 발생하는 것이 방지된다.

본 발명에 따른 제 14 국면에 기재된 반도체장치에 의하면, 반복 펄스 발생부가 마스크회로의 기능을 구비하므로, 마스크회로가 불필요해져 회로규모를 작게 할 수 있다.

또한, 본 발명에 따른 제 15 국면에 기재된 반도체장치에 의하면, 마스크회로의 기능을 구비한 반복 펄스발생부의 구체적인 구성을 얻을 수 있다.

본 발명에 따른 제 16 국면에 기재된 반도체장치에 의하면, 고전위측 스위칭 디바이스의 도통 지령과 비도통 지령으로, 제 1 입력신호가 상대적인 전달속도를 거의 동일하게 할 수 있어, 신호전달속도의 차를 해소할 수 있다.

본 발명에 따른 제 17 국면에 기재된 반도체장치에 의하면, 제 1 입력신호의 제 2 상태로의 천이시 직전 및 제 1 입력신호의 제 1 상태로의 천이시 직전에는, 클록신호를 실질적으로 무효상태로 하기 때문에, 제 1 및 제 2 반복펄스신호가 유효한 경우에, 제 1 입력신호가 전환하는 경우라도, 제 1 및 제 2 반복펄스신호가거의 동시에 발생하는 것이 방지되어, 제 1 및 제 2 반복펄스신호가 동시에 공급된 경우에 발생하는 시간 지연을 억제하고, 입력신호를 받고 나서 출력신호가 얻어질 때까지의 입출력 전달 지연시간의 지터를 억제할 수 있다.

본 발명에 따른 제 18 국면에 기재된 반도체장치에 의하면, 펄스 제어수단의 구체적인 구성을 얻을 수 있다.

본 발명에 따른 제 19 국면에 기재된 반도체장치에 의하면, 타이머회로의 구체적인 구성을 얻을 수 있다.

본 발명에 따른 제 20 국면에 기재된 반도체장치에 의하면, 회로규모가 작은 타이머회로를 얻을 수 있다.

또한, 본 발명에 따른 제 21 국면에 기재된 반도체장치에 의하면, 제어부에 제 1 및 제 2 레벨 시프트된 반복펄스신호가 동시에 입력되는 것을 방지할 수 있어, 제어부의 오동작을 방지할 수 있다.

Claims (5)

1. 직렬로 접속되고, 고전위의 주전원 전위와 저전위의 주전원 전위 사이에 삽입된 제 1 및 제 2 스위칭 디바이스의 구동을 제어하는 반도체장치에 있어서,

   상기 제 1 및 제 2 스위칭 디바이스 중 고전위측 스위칭 디바이스의 도통/비도통을 제어하는 제어부와,

   상기 고전위측 스위칭 디바이스의 도통을 나타낸 제 1 상태 및 상기 고전위측 스위칭 디바이스의 비도통을 나타낸 제 2 상태를 갖는 제 1 입력신호의 상기 제 1 및 제 2 상태에 대응하여, 제 1 및 제 2 반복펄스신호를 발생하는 펄스 발생부와,

   상기 제 1 및 제 2 반복펄스신호를 고전위측으로 레벨 시프트하여, 각각 제 1 및 제 2 레벨 시프트된 반복펄스신호를 얻는 레벨 시프트부를 구비하고,

   상기 제어부는,

   상기 제 1 및 제 2 레벨 시프트된 반복펄스신호에 따라서, 각각, 상기 고전위측 스위칭 디바이스를 도통 또는 비도통시키는 제어신호를 상기 고전위측 스위칭 디바이스에 출력하는 것을 특징으로 하는 반도체장치.

   
   
2. 제 1 항에 있어서,

   상기 펄스 발생부는,

   클록신호를 생성하는 클록신호 발생부와,

   상기 클록신호와 상기 제 1 입력신호를 받아 상기 제 1 입력신호가 상기 제 1 상태에 있는 기간만 상기 클록신호를 제 1 신호로서 출력하고, 상기 제 1 입력신호가 상기 제 2 상태에 있는 기간만 상기 클록신호를 제 2 신호로서 출력하는 반복 펄스 발생부와,

   상기 제 1 입력신호를 받아 상기 제 1 입력신호의 각 주기에서, 상기 제 1 입력신호가 상기 제 1 상태로 천이하는 것과 동기한 하나의 펄스를 갖는 제 3 신호를 출력하는 제 1 원-숏 펄스발생회로와,

   상기 제 1 입력신호의 반전신호를 받아 상기 제 1 입력신호의 각 주기에서, 상기 제 1 입력신호가 상기 제 2 상태로 천이하는 것과 동기한 하나의 펄스를 갖는 제 4 신호를 출력하는 제 2 원-숏 펄스발생회로와,

   상기 제 1 및 상기 제 3 신호를 받아 양자의 논리합을 취하여 상기 제 1 반복펄스신호로서 출력하는 제 1 논리회로와,

   상기 제 2 및 상기 제 4 신호를 받아 양자의 논리합을 취하여 상기 제 2 반복펄스신호로서 출력하는 제 2 논리회로를 구비한 것을 특징으로 하는 반도체장치.

   
   
3. 제 1 항 또는 제 2 항에 있어서,

   상기 제 1 및 제 2 반복펄스신호가, 소정 간격 이상 근접하게 발생하지 않도록 상기 클록신호에 소정의 처리를 시행하는 클록신호 조정수단을 더 구비한 것을특징으로 하는 반도체장치.

   
   
4. 제 1 항 또는 제 2 항에 있어서,

   상기 제어부의 앞단에 배치된 필터회로를 더 구비하고,

   상기 필터회로는, 상기 제 1 및 제 2 레벨 시프트된 반복펄스신호가 동시에 입력되어 있는 기간에는, 상기 제어부에 대하여, 직전의 상기 제어신호를 계속 출력하도록 소정의 신호를 공급하는 것을 특징으로 하는 반도체장치.

   
   
5. 제 3 항에 있어서,

   상기 제어부의 앞단에 배치된 필터회로를 더 구비하고,

   상기 필터회로는, 상기 제 1 및 제 2 레벨 시프트된 반복펄스신호가 동시에 입력되어 있는 기간에는, 상기 제어부에 대하여, 직전의 상기 제어신호를 계속 출력하도록 소정의 신호를 공급하는 것을 특징으로 하는 반도체장치.