JP2011244191A - 駆動装置 - Google Patents
駆動装置 Download PDFInfo
- Publication number
- JP2011244191A JP2011244191A JP2010114267A JP2010114267A JP2011244191A JP 2011244191 A JP2011244191 A JP 2011244191A JP 2010114267 A JP2010114267 A JP 2010114267A JP 2010114267 A JP2010114267 A JP 2010114267A JP 2011244191 A JP2011244191 A JP 2011244191A
- Authority
- JP
- Japan
- Prior art keywords
- circuit
- drive
- signal
- sink
- current
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
Images
Classifications
-
- H—ELECTRICITY
- H02—GENERATION; CONVERSION OR DISTRIBUTION OF ELECTRIC POWER
- H02M—APPARATUS FOR CONVERSION BETWEEN AC AND AC, BETWEEN AC AND DC, OR BETWEEN DC AND DC, AND FOR USE WITH MAINS OR SIMILAR POWER SUPPLY SYSTEMS; CONVERSION OF DC OR AC INPUT POWER INTO SURGE OUTPUT POWER; CONTROL OR REGULATION THEREOF
- H02M1/00—Details of apparatus for conversion
- H02M1/38—Means for preventing simultaneous conduction of switches
Landscapes
- Engineering & Computer Science (AREA)
- Power Engineering (AREA)
- Electronic Switches (AREA)
- Power Conversion In General (AREA)
Abstract
【課題】駆動回路やトランジスタにおいてばらつきがあっても、PWM駆動信号の駆動デューティ成分が小さい場合にも、上側トランジスタと下側トランジスタのシュート・スルー(貫通状態)を防止する。
【解決手段】入力端子の第2レベルまたは第1レベル信号に応じてスイッチングデバイスの制御端子に駆動電流をシンク出力するシンク回路と、スイッチングデバイスのオフ期間中に制御端子を経て容量性の電流をシンクする電流シンクトランジスタと、入力端子の信号に応じてソース回路の入力駆動信号と、シンク回路あるいは前記シンクトランジスタへの入力駆動信号とを生成するI/F回路と、シンク回路または前記シンクトランジスタへの入力駆動信号をシンク回路かあるいはシンクトランジスタのどちらに入力駆動信号として出力するかを選択するセレクタと、この選択動作を制御するセレクタへの選択信号を受ける入力端子とを備える。
【選択図】図1
【解決手段】入力端子の第2レベルまたは第1レベル信号に応じてスイッチングデバイスの制御端子に駆動電流をシンク出力するシンク回路と、スイッチングデバイスのオフ期間中に制御端子を経て容量性の電流をシンクする電流シンクトランジスタと、入力端子の信号に応じてソース回路の入力駆動信号と、シンク回路あるいは前記シンクトランジスタへの入力駆動信号とを生成するI/F回路と、シンク回路または前記シンクトランジスタへの入力駆動信号をシンク回路かあるいはシンクトランジスタのどちらに入力駆動信号として出力するかを選択するセレクタと、この選択動作を制御するセレクタへの選択信号を受ける入力端子とを備える。
【選択図】図1
Description
本発明は、半導体集積回路装置に搭載されるスイッチングデバイスの駆動装置に関するもので、特に、スイッチングデバイスのオフ期間中に制御端子に容量性の電流が流れるスイッチングデバイスを駆動するための駆動装置に関するものである。
図4に、従来のスイッチングデバイスの駆動回路を用いた高圧半ブリッジ回路を示す。尚、このような従来の駆動装置は、特許文献1に記載されている。
この半ブリッジ回路では、高圧半ブリツジ回路の下側トランジスタT2を駆動するための下側駆動回路DLと、上側トランジスタT1を駆動するための上側駆動回路DUとを有し、これらの上側及び下側駆動回路DLとDUが、各トランジスタT1,T2をタ−ン・オン/タ−ン・オフさせるとともにトランジスタの制御端子からの容量性電流をシンクさせる第1段のSW0及び第2段のシンクトランジスタM1を有する。そして前記シンクトランジスタM1により、前記トランジスタT1とT2のうちの一方のトランジスタが前記の容量性電流により不所望にタ−ン・オンさせられるのを防止し、且つ、前記半ブリッジ回路の出力電圧変動の値を重大な電磁障害が発生するような高レベルに上昇させないようにする。これによりシュート・スルーを防止し、電磁障害レベルを最小にすることができるという効果がある。
以下にその説明を行うがその前に、図5A,図5B,図6A,図6Bを用いて半ブリッジ回路のシュート・スルーについての説明をする。シュート・スルーとは、前記半ブリッジ回路の上側トランジスタT1と下側トランジスタT2とが同時にオン動作をしてT1に接続される上側電源(VM)とT2に接続される下側電源(GND)間に大電流が流れる事で、本説明では、別名称として貫通状態とも示す。また本説明では、前記のT1とT2を通して前記VMと前記GND間に流れる大電流の事を貫通電流と示す。
最初に図5A,図5Bを用いて半ブリッジ回路のOUT端子出力から負荷電流をソース出力する場合のシュート・スルーが発生する要因について説明する。
図5A,図5Bは半ブリッジ回路の出力であるOUT端子から負荷電流をソース出力する場合の動作説明のための図で、この図5A,図5Bでは、動作状態を説明するために、各ブロックと各ブロックの入出力信号とOUT端子に接続される負荷の接続状態と負荷電流の流れとを示すブロック図と、前記の各入力信号と出力信号と負荷電流のタイミング波形図とを含んでいる。
図5A,図5Bは半ブリッジ回路の出力であるOUT端子から負荷電流をソース出力する場合の動作説明のための図で、この図5A,図5Bでは、動作状態を説明するために、各ブロックと各ブロックの入出力信号とOUT端子に接続される負荷の接続状態と負荷電流の流れとを示すブロック図と、前記の各入力信号と出力信号と負荷電流のタイミング波形図とを含んでいる。
また前記図5Aのブロック図は前記図4の従来発明の駆動回路を用いた半ブリッジ回路とほぼ同じものであるが、図5Aのブロック図ではシュート・スルーの説明に不必要なブロックは省略している。
また、前記図5Bのタイミング波形図を描く上で、上側駆動回路DUと下側駆動回路DLは、電流能力が十分にあり、且つ、OUT端子の出力電圧のスルーレートを制御できるように電流値を制御できる能力があると仮定してタイミング波形図を描いている。これはスイッチングデバイスである上側トランジスタT1と下側トランジスタT2の制御端子である各ゲート端子の各ゲート電流IGU、IGLの動きを説明しやすくする為に設定した仮定である。現実的にはこのような仮定はありえず、その為に特許文献1に記載されているような従来技術の駆動回路が考案されている。
半ブリッジ回路が周期性のある入力信号の駆動信号を受けてOUT端子出力から負荷電流をソース出力するまでの半ブリッジ回路の一連の周期的動作は、図5Aのブロック図と図5Bのタイミング波形図に図示されている。これにより、前記の周期性のある駆動信号から、OUT端子の出力電圧OUTおよび負荷電流がどのように作用を受け出力されるかは理解できるので、この点に関する説明は割愛する。
前記トランジスタT1とT2間でシュート・スルー(貫通状態)が発生する要因についての説明には、半ブリッジ回路の一連の周期動作において、前記ゲート電流IGU、IGLについての説明が必要である。この点について下記に説明する。
まず図5Aのブロック図の上側トランジスタT1のゲート電流IGUについて説明する。
図5Bのタイミング波形図で(e)に示されるゲート電流IGUは、半ブリッジ回路の駆動信号の立ち上りエッジから遅延時間DTだけ遅延された信号GUDの立ち上りエッジにより、上側駆動回路DUが上側トランジスタT1のゲート電圧GUをHレベルにする為に、前記トランジスタT1のゲート端子へソース出力した電流である。半ブリッジ回路がOUT端子出力から負荷電流をソース出力する場合は、前記トランジスタT1がOUT出力を駆動するので、このゲート電流値とトランジスタT1のゲート/ドレイン間の容量CT1の容量値とで、OUT端子出力電圧の立ち上りスルーレートが決まる。
図5Bのタイミング波形図で(e)に示されるゲート電流IGUは、半ブリッジ回路の駆動信号の立ち上りエッジから遅延時間DTだけ遅延された信号GUDの立ち上りエッジにより、上側駆動回路DUが上側トランジスタT1のゲート電圧GUをHレベルにする為に、前記トランジスタT1のゲート端子へソース出力した電流である。半ブリッジ回路がOUT端子出力から負荷電流をソース出力する場合は、前記トランジスタT1がOUT出力を駆動するので、このゲート電流値とトランジスタT1のゲート/ドレイン間の容量CT1の容量値とで、OUT端子出力電圧の立ち上りスルーレートが決まる。
同じくタイミング波形図で(f)に示されるゲート電流IGUは、半ブリッジ回路の駆動信号の立ち下りエッジから遅延時間DTだけ遅延された信号GUDの立ち下りエッジにより、上側駆動回路DUが上側トランジスタT1のゲート電圧GUをLレベルにする為に、前記トランジスタT1のゲート端子から吸い込む電流である。半ブリッジ回路が前記のOUT端子出力から負荷電流をソース出力する場合は、前記トランジスタT1がOUT出力を駆動するので、このゲート電流値とトランジスタT1のゲート/ドレイン間の容量CT1の容量値とで、OUT端子出力電圧の立ち下りスルーレートが決まる。
次に、前記図5Aのブロック図に図示された下側トランジスタT2のゲート電流IGLについて説明する。
図5Bのタイミング波形図で(a)に示されるゲート電流IGLは、半ブリッジ回路の駆動信号の立ち上りエッジに応じてHレベルからLレベルに立ち下がる信号GLDにより、下側駆動回路DLが下側トランジスタT2のゲート電圧GLをLレベルにする為に前記トランジスタT2のゲート端子から吸い込む電流である。
図5Bのタイミング波形図で(a)に示されるゲート電流IGLは、半ブリッジ回路の駆動信号の立ち上りエッジに応じてHレベルからLレベルに立ち下がる信号GLDにより、下側駆動回路DLが下側トランジスタT2のゲート電圧GLをLレベルにする為に前記トランジスタT2のゲート端子から吸い込む電流である。
同じくタイミング波形図で(b)のゲート電流IGLは、前記トランジスタT2のオフ期間中に、OUT端子の出力電圧OUTが立ち上る事で、前記トランジスタT2のゲート端子から前記下側駆動回路DLへ流れ込む電流である。この電流は、前記出力電圧OUTの立ち上りスルーレートと前記トランジスタT2のゲート/ドレイン間の容量CT2の容量値によりその電流値が決まる容量性電流である。この電流値に対して下側駆動回路DLのシンク電流能力が低ければ、前記トランジスタT2のゲート電圧GLがHレベル側に振られ、前記トランジスタT1、T2間で貫通電流が流れるシュート・スルーが起こる恐れがある。
同じくタイミング波形図で(c)のゲート電流IGLは、前記トランジスタT2のオフ期間中に、OUT端子の出力電圧OUTが立ち下る事で、前記下側駆動回路DLから前記トランジスタT2のゲート端子へ流れ込む電流である。この電流は、前記出力電圧OUT立ち下りスルーレートと前記トランジスタT2のゲート/ドレイン間の容量CT2の容量値とによりその電流値が決まる容量性電流である。 この電流値に対して下側駆動回路DLのソース電流能力が低ければ、前記トランジスタT2のゲート電圧GLがGNDレベルより下がるが、その為に前記トランジスタT1とT2間で貫通電流が流れる事はない。
同じくタイミング波形図で(d)のゲート電流IGLは、半ブリッジ回路の駆動信号の立ち下りエッジから前記遅延時間DTの2倍の時間だけ遅延された信号GLDの立ち上りエッジにより、前記の下側駆動回路DLが前記トランジスタT2のゲート電圧GLをHレベルにする為にソース出力した電流である。
次に図6A,図6Bを用いて半ブリッジ回路のOUT端子出力に負荷電流がシンク入力される場合のシュート・スルーが発生する要因について説明する。
図6A,図6Bは半ブリッジ回路の出力であるOUT端子へ負荷電流をシンク入力する場合の動作説明のための図で、この図6A,図6Bでは、前記図5A,図5Bの場合と同様に、動作状態を説明するために、各ブロックと各ブロックの入出力信号とOUT端子に接続される負荷の接続状態と負荷電流の流れとを示すブロック図と、前記の各入出力信号と負荷電流のタイミング波形図とを含んでいる。
図6A,図6Bは半ブリッジ回路の出力であるOUT端子へ負荷電流をシンク入力する場合の動作説明のための図で、この図6A,図6Bでは、前記図5A,図5Bの場合と同様に、動作状態を説明するために、各ブロックと各ブロックの入出力信号とOUT端子に接続される負荷の接続状態と負荷電流の流れとを示すブロック図と、前記の各入出力信号と負荷電流のタイミング波形図とを含んでいる。
図6Aにおいても前記図5Aと同じ目的で、図4の従来発明の駆動回路を用いた半ブリッジ回路に対しての省略と仮定が施されている。その説明内容は、前記図5Aのところで説明しているので割愛する。
図5Aの半ブリッジ回路の出力であるOUT端子から負荷電流をソース出力する場合と同様に、トランジスタT1とT2のシュート・スルー(貫通状態)が発生する要因についての説明には、半ブリッジ回路の一連の周期動作において、前記ゲート電流IGU、IGLについての説明が必要である。この点について下記に説明する。
まず前記図6Aのブロック図の下側トランジスタT2のゲート電流IGLについて説明する。図6Bのタイミング波形図で(g)に示されるゲート電流IGLは、半ブリッジ回路の駆動信号の立ち上りエッジに応じてHレベルからLレベルに立ち下がる信号GLDにより、下側駆動回路DLが下側トランジスタT2のゲート電圧GLをLレベルにする為に前記トランジスタT2のゲート端子から吸い込む電流である。半ブリッジ回路がOUT端子出力へ負荷電流をシンク入力する場合は、前記T2がOUT出力を駆動するので、このゲート電流値とT2のゲート/ドレイン間の容量CT2の容量値とで、OUT端子出力電圧の立ち上りスルーレートが決まる。
同じくタイミング波形図で(h)のゲート電流IGLは、半ブリッジ回路の駆動信号の立ち下りエッジから前記遅延時間DTの2倍の時間だけ遅延された信号GLDの立ち上りエッジにより、前記の下側駆動回路DLが前記トランジスタT2のゲート電圧GLをHレベルにする為にソース出力した電流である。半ブリッジ回路が前記のOUT端子出力へ負荷電流をシンク入力する場合は、前記T2がOUT出力を駆動するので、このゲート電流値とT2のゲート/ドレイン間の容量CT2の容量値とで、OUT端子出力電圧の立ち下りスルーレートが決まる。
次に、前記図6Aのブロック図に図示された上側トランジスタT1のゲート電流IGUについて説明する。
図6Bのタイミング波形図で(i)に示されるゲート電流IGUは、前記トランジスタT1のオフ期間中に、OUT端子の出力電圧OUTが立ち上がる事で、前記上側駆動回路DUから前記トランジスタT1のゲート端子へ流れ込む電流である。このゲート電流は、前記出力電圧OUT立ち上りスルーレートと前記トランジスタT1のゲート/ドレイン間容量CT1の容量値とによりその電流値が決まる容量性電流である。 この電流値に対して上側駆動回路DUのソース電流能力が低ければ、前記トランジスタT1のゲート電圧GUとOUT出力電圧の差電圧GU−OUTが0Vより下がるが、その為に前記トランジスタT1とT2間で貫通電流が流れる事はない。
図6Bのタイミング波形図で(i)に示されるゲート電流IGUは、前記トランジスタT1のオフ期間中に、OUT端子の出力電圧OUTが立ち上がる事で、前記上側駆動回路DUから前記トランジスタT1のゲート端子へ流れ込む電流である。このゲート電流は、前記出力電圧OUT立ち上りスルーレートと前記トランジスタT1のゲート/ドレイン間容量CT1の容量値とによりその電流値が決まる容量性電流である。 この電流値に対して上側駆動回路DUのソース電流能力が低ければ、前記トランジスタT1のゲート電圧GUとOUT出力電圧の差電圧GU−OUTが0Vより下がるが、その為に前記トランジスタT1とT2間で貫通電流が流れる事はない。
同じくタイミング波形図で(j)に示されるゲート電流IGUは、半ブリッジ回路の駆動信号の立ち上りエッジから遅延時間DTだけ遅延された信号GUDの立ち上りエッジにより、上側駆動回路DUが上側トランジスタT1のゲート電圧GUをHレベルにする為に、前記トランジスタT1のゲート端子へソース出力した電流である。
同じくタイミング波形図で(k)に示されるゲート電流IGUは、半ブリッジ回路の駆動信号の立ち下りエッジから遅延時間DTだけ遅延された信号GUDの立ち下りエッジにより、上側駆動回路DUが上側トランジスタT1のゲート電圧GUをLレベルにする為に前記トランジスタT1のゲート端子から吸い込む電流である。
同じくタイミング波形図で(l)に示されるゲート電流IGUは、前記トランジスタT1のオフ期間中に、OUT端子の出力電圧OUTが立ち下る事で、前記トランジスタT1のゲート端子から前記下側駆動回路DUへ流れ込む電流である。この電流は、前記出力電圧OUTの立ち上りスルーレートと前記トランジスタT1のゲート/ドレイン間容量CT1の容量値によりその電流値が決まる、容量性電流である。この電流値に対して上側駆動回路DUのシンク電流能力が低ければ、前記トランジスタT1のゲート電圧GUとOUT出力電圧の差電圧GU−OUTがHレベル側に振られ、前記トランジスタT1とT2間で貫通電流が流れるシュート・スルーが起こる恐れがある。
以上の説明からわかるように、半ブリッジ回路のOUT端子出力から負荷電流をソース出力する場合は、前記トランジスタT2のオフ期間中に、OUT端子の出力電圧OUTが立ち上る事で、前記トランジスタT2のゲート端子から前記下側駆動回路DLへ流れ込む図5Bの(b)のゲート電流IGLが問題となる。この電流によって、下側駆動回路DLのシンク電流能力が低ければ、前記トランジスタT2のゲート電圧GLがHレベル側に振られ、前記トランジスタT1、T2間で貫通電流が流れるシュート・スルーが起こる恐れがあるからである。
半ブリッジ回路のOUT端子出力へ負荷電流をシンク入力する場合は、前記トランジスタT1のオフ期間中に、OUT端子の出力電圧OUTが立ち下る事で、前記トランジスタT1のゲート端子から前記上側駆動回路DUへ流れ込む図6Bの(l)のゲート電流IGUが問題となる。この電流によって、上側駆動回路DUのシンク電流能力が低ければ、前記トランジスタT1のゲート電圧GUがHレベル側に振られ、前記トランジスタT1、T2間で貫通電流が流れるシュート・スルーが起こる恐れがあるからである。
半ブリッジ回路のシュート・スルーの発生要因についての説明は以上であり、次にこの問題点に対し、従来発明の駆動回路を用いた半ブリッジ回路を前記図5A,図5Bの出力端子OUTから負荷電流をソース出力される場合に当てはめて考える。
前記従来発明の駆動回路の動作機構によると、下記の2つの条件の論理積(and)で満足すると、前記駆動回路のシンク電流能力の高いシンクトランジスタM1が動作する。
(1) 駆動回路DLについては、入力信号GLDがLレベルである事。
(2) (駆動回路DUについては、入力信号GUDがLレベルである事。)
(3) 下側トランジスタT2のゲート端子電圧GLがトランジスタT2の動作電圧VGSonより低目に設定された閾値電圧VthLより下である事。(駆動回路DUについては、上側トランジスタT1のゲート端子電圧GU−OUTがトランジスタT1の動作電圧VGSonより低目に設定された閾値電圧VthLより下である事。)
その為に、前記図5Bの(b)の場合のトランジスタT2の容量性ゲート電流IGLは下側駆動回路DLのシンクトランジスタM1によってシンクされ、トランジスタT2のゲート端子電圧GLは十分に低いLレベルに維持されるので、前記図5Bの(b)の場合でもトランジスタT1とT2によるシュート・スルー(貫通状態)は起こらない。
(2) (駆動回路DUについては、入力信号GUDがLレベルである事。)
(3) 下側トランジスタT2のゲート端子電圧GLがトランジスタT2の動作電圧VGSonより低目に設定された閾値電圧VthLより下である事。(駆動回路DUについては、上側トランジスタT1のゲート端子電圧GU−OUTがトランジスタT1の動作電圧VGSonより低目に設定された閾値電圧VthLより下である事。)
その為に、前記図5Bの(b)の場合のトランジスタT2の容量性ゲート電流IGLは下側駆動回路DLのシンクトランジスタM1によってシンクされ、トランジスタT2のゲート端子電圧GLは十分に低いLレベルに維持されるので、前記図5Bの(b)の場合でもトランジスタT1とT2によるシュート・スルー(貫通状態)は起こらない。
一方で、上側駆動回路DUのシンクトランジスタM1は、上記(1)、(2)の条件の全てを満足しないため、動作しない。そのおかげで、図5Aに図示された半ブリッジ回路の出力端子電圧OUTのスルーレートを決める上側駆動回路DUのゲート電流IGUは、出力端子電圧OUTがVMと0Vとを遷移する間は、上側駆動回路DUのシンク・トランジスタM1の影響を受けずに所望のスルーレートの値にあわせた設定が可能となる。
次に、従来発明の駆動回路を用いた半ブリッジ回路を前記図6A,図6Bの出力端子OUTへ負荷電流をシンク入力される場合に当てはめて考える。
この場合も前記の出力端子OUTから負荷電流をソース出力される場合の上記の説明と同様に、前記図6Bの(l)の場合のトランジスタT1の容量性ゲート電流IGUは上側駆動回路DUのシンクトランジスタM1によってシンクされ、トランジスタT1のゲート端子電圧GUと出力電圧OUTとの差電圧GU−OUTは十分に低いLレベルに維持されるので、前記図6Bの(l)の場合でもトランジスタT1とT2によるシュート・スルー(貫通状態)は起こらない。
一方で、下側駆動回路DLのシンクトランジスタM1は、上記(1)、(2)の条件の全てを満足しないため、動作しない。そのおかげで、図6Aに図示された半ブリッジ回路の出力端子電圧OUTのスルーレートを決める下側駆動回路DLのゲート電流IGLは、出力端子電圧OUTがVMと0Vとを遷移する間は、下側駆動回路DLのシンク・トランジスタM1の影響を受けずに所望のスルーレートの値にあわせて設定が可能となる。
以上の説明により、従来の技術の駆動回路を用いる半ブリッジ回路では、出力電圧のスルーレートを所望の値に設定することが可能で、それにより重大な電磁障害を発生することを防止できる。それに加え上側トランジスタT1と下側トランジスタT2のシュート・スルー(貫通状態)を防止することができるという効果がある。
しかしながら、従来の駆動回路を用いた半ブリッジ回路では、この半ブリッジ回路のPWM入力信号である駆動信号が小さい場合(すなわちPWM駆動信号の駆動デューティ成分が小さい)場合に、上側トランジスタT1と下側トランジスタT2とのシュート・スルー(貫通状態)が発生する可能性があるという問題が発生する。以下にこの問題について説明をする。
図7A,図7B,図7Cと図8A,図8B,図8Cはこの問題点を説明するための図である。
図7A,図7B,図7Cは、前記の図5A,図5Bの(b)の下側トランジスタT2のゲート電流IGLによるシュート・スルーの可能性に関するものに対応し、その部分のみを図示したものである。特に、図7Aは、OUT端子から負荷電流が吐き出される場合を示す。図7Bは、負荷電流が大きく、T2のVGSonが大きい場合であって、電流シンク段トランジスタM2が働き、IGLをシンクするので、T2はオンせず、貫通モード(シュートスルー)にならない状態を示す。図7Cは、負荷電流が小さく、T2のVGSonが小さい場合であって、M2がオンする前にIGLが流入した為、T2がオンし始め、貫通モード(シュートスルー)が発生する状態を示す。
図7A,図7B,図7Cは、前記の図5A,図5Bの(b)の下側トランジスタT2のゲート電流IGLによるシュート・スルーの可能性に関するものに対応し、その部分のみを図示したものである。特に、図7Aは、OUT端子から負荷電流が吐き出される場合を示す。図7Bは、負荷電流が大きく、T2のVGSonが大きい場合であって、電流シンク段トランジスタM2が働き、IGLをシンクするので、T2はオンせず、貫通モード(シュートスルー)にならない状態を示す。図7Cは、負荷電流が小さく、T2のVGSonが小さい場合であって、M2がオンする前にIGLが流入した為、T2がオンし始め、貫通モード(シュートスルー)が発生する状態を示す。
同様に図8A,図8B,図8Cは、前記の図6A,図6Bの(l)の上側トランジスタT1のゲート電流IGUによるシュート・スルーの可能性に関するものに対応し、その部分のみを図示したものである。特に、図8Aは、OUT端子から負荷電流が吸い込まれる場合を示す。図8Bは、負荷電流が大きく、T1のVGSonが大きい場合であって、電流シンク段トランジスタM1が働き、IGUをシンクするので、T1はオンせず、貫通モード(シュートスルー)にならない状態を示す。図8Cは、負荷電流が小さく、T1のVGSonが小さい場合であって、M1がオンする前にIGUが流入した為、T1がオンし始め、貫通モード(シュートスルー)が発生する状態を示す。
図7A−図8Cの図中には図示していないが半ブリッジ回路の駆動信号の駆動デューティ成分が小さい場合、つまり図5Bと図6Bにおいて駆動信号のHレベルのパルス幅が小さい場合を想定している。その為に、前記遅延時間DTが小さいと仮定している。
前記の図5Bの(b)の下側トランジスタT2のゲート電流IGLによるシュート・スルーの可能性に関する図7A,図7B,図7Cを用いて、従来の技術の駆動回路の問題点を説明する。
前記従来技術の発明の効果が作用するのは、図7AのようにOUT端子が負荷電流を吐き出す場合では、トランジスタT2はオフ状態で、トランジスタT1がオフからオン状態に遷移し、OUT端子の出力電圧が立ち上がる時である。
この場合でも図7Bに示すように、トランジスタT1とT2の特性に対してこの従来発明の駆動回路のVthLや遅延時間DT等が適切に設定されていれば、シンクトランジスタM1が適切に動作して、トランジスタT1とT2が同時オン動作をするシュート・スルー(貫通状態)は発生せず、且つ、OUT端子の出力電圧スルーレートも適切な値となり、電磁障害レベルを最小にする事ができる。
前述したようにトランジスタM1は、図7BではGLD=LかつGL<VthLでオン動作をする。
しかしながら、この従来発明の駆動回路では、トランジスタT1とT2が駆動する負荷の負荷電流が変化し、トランジスタT1とT2がオン/オフ動作を切り換えるVGSon電圧が変化した場合、図7Cに示すようにシンクトランジスタM1が動作する前に、トランジスタT1がオン動作を始め、OUT端子の出力電圧が立ち上り、その為にCT2から容量性電流のIGLがトランジスタT2のゲート端子に流入し、トランジスタT2がオフからオン動作に入り、シュート・スルー(貫通状態)に入る。
しかしながら、この従来発明の駆動回路では、トランジスタT1とT2が駆動する負荷の負荷電流が変化し、トランジスタT1とT2がオン/オフ動作を切り換えるVGSon電圧が変化した場合、図7Cに示すようにシンクトランジスタM1が動作する前に、トランジスタT1がオン動作を始め、OUT端子の出力電圧が立ち上り、その為にCT2から容量性電流のIGLがトランジスタT2のゲート端子に流入し、トランジスタT2がオフからオン動作に入り、シュート・スルー(貫通状態)に入る。
また、この従来の発明の駆動回路では、前記の信号GLDとGUD間の遅延時間DTがばらついた場合、あるいは、トランジスタT1、T2の寄生のゲート・ソース間、ゲート・ドレイン間の容量値がばらついた場合などでも、図7Cと同様なシュート・スルー(貫通状態)を発生する恐れがある。
同様に、図8AのようにOUT端子が負荷電流を吸い込む場合で、前記従来技術の発明の効果が作用するのは、トランジスタT1はオフ状態で、トランジスタT2がオフからオン状態に遷移し、OUT端子の出力電圧が立ち下がる時である。
この場合でも図8Bに示すように、トランジスタT1とT2の特性に対してこの従来発明の駆動回路のVthLや遅延時間DT等が適切に設定されていれば、シンクトランジスタM1が適切に動作して、トランジスタT1とT2が同時オン動作をするシュート・スルー(貫通状態)は発生せず、且つ、OUT端子の出力電圧スルーレートも適切な値となり、電磁障害レベルを最小にする事ができる。
前述したようにトランジスタM1は、図8BではGUD=LかつGU<VthLでオン動作をする。
しかしながら、この従来の発明の駆動回路では、トランジスタT1とT2が駆動する負荷の負荷電流が変化し、トランジスタT1とT2がオン/オフ動作を切り換えるVGSon電圧が変化した場合、図8Cに示すようにシンクトランジスタM1が動作する前に、トランジスタT2がオン動作を始め、OUT端子の出力電圧が立ち下り、CT1から容量性電流のIGUがトランジスタT1のゲート端子に流入し、トランジスタT1がオフからオン動作に入り、シュート・スルー(貫通状態)に入る。
しかしながら、この従来の発明の駆動回路では、トランジスタT1とT2が駆動する負荷の負荷電流が変化し、トランジスタT1とT2がオン/オフ動作を切り換えるVGSon電圧が変化した場合、図8Cに示すようにシンクトランジスタM1が動作する前に、トランジスタT2がオン動作を始め、OUT端子の出力電圧が立ち下り、CT1から容量性電流のIGUがトランジスタT1のゲート端子に流入し、トランジスタT1がオフからオン動作に入り、シュート・スルー(貫通状態)に入る。
また、この従来の発明の駆動回路では、前記の信号GLDとGUD間の遅延時間DTがばらついた場合、あるいは、トランジスタT1、T2の寄生のゲート・ソース間、ゲート・ドレイン間の容量値がばらついた場合などでも、図8Cと同様なシュート・スルー(貫通状態)を発生する恐れがある。
以上の説明から、従来の駆動回路を用いた半ブリッジ回路では、この半ブリッジ回路のPWM入力信号である駆動信号が小さい場合(PWM駆動信号の駆動デューティ成分が小さい場合)、上側駆動回路の入力信号GUDと下側駆動回路の入力信号GLD間の遅延時間DTも小さくする必要があり、その結果、駆動回路の負荷電流やVGSon電圧や遅延時間DTやトランジスタT1とT2の寄生のゲート・ソース間およびゲート・ドレイン間の容量値等がばらついた時に、上側トランジスタT1と下側トランジスタT2のシュート・スルー(貫通状態)が発生する可能性があるという問題が発生する。
本発明は前記の従来の駆動回路を用いた半ブリッジ回路の問題点を解決するものであり、本発明の目的は、半ブリッジ回路のPWM入力信号である駆動信号が小さい場合(PWM駆動信号の駆動デューティ成分が小さい場合)においてでも、駆動回路の負荷電流やVGSon電圧や遅延時間DTやトランジスタT1とT2の寄生のゲート・ソース間およびゲート・ドレイン間の容量値等がばらついたとしても、上側トランジスタT1と下側トランジスタT2のシュート・スルー(貫通状態)が発生せず、且つ、出力電圧のスルーレートを所望の値に調整でき、電磁障害レベルを最適化できる半ブリッジ回路を構成する駆動回路を提供することにある。
また本発明の第2の目的は、本発明の駆動回路と、本発明の第2、第3の発明となるこの駆動回路を制御する駆動方向判別回路とを用いて、半ブリッジ回路だけでなく、Hブリッジ回路、3相インバータ回路等の応用において、出力電圧のスルーレートを所望の値に調整でき、電磁障害レベルを最適にでき、かつシュート・スルーの発生しない出力回路の駆動方法を提供する事にある。
上記課題を解決するための第1の発明は、制御端子を有しているスイッチングデバイスのオフ期間中に前記制御端子を経て容量性の電流が流れるスイッチングデバイスを駆動する駆動回路が前記スイッチングデバイスをオンまたはオフさせる制御信号を受けるための入力端子と、前記入力端子のHレベルまたはLレベル信号に応じて前記デバイスの前記制御端子に駆動電流をソース出力するソース回路と、前記入力端子のLレベルまたはHレベル信号に応じて前記スイッチングデバイスの前記制御端子に駆動電流をシンク出力するシンク回路と、前記スイッチングデバイスオフ期間中に制御端子を経て容量性の電流をシンクする電流シンクトランジスタM1と、前記入力端子の信号に応じて前記ソース回路の入力駆動信号と、前記シンク回路あるいは前記シンクトランジスタM1への入力駆動信号とを生成するI/F回路と、前記シンク回路または前記トランジスタM1への入力駆動信号を前記シンク回路かあるいは前記M1トランジスタのどちらに入力駆動信号として出力するかを選択するセレクタと、この選択動作を制御する前記セレクタへの選択信号を受ける入力端子とを備えていることを特徴とする駆動回路とした。
また、本発明では、前記セレクタは、前記入力駆動信号を前記シンク回路に出力してこのシンク回路を駆動する時は前記シンクトランジスタM1をオフさせる信号を送り、また前記入力駆動信号を前記シンクトランジスタM1の制御端子に出力してこのトランジスタを駆動する時は前記シンク回路をオフさせる信号を送るかあるいは前記シンク回路を継続してオンさせる信号を送る事を特徴とする、前記の駆動回路とした。
また、本発明では、前記ソース回路のソース電流と前記シンク回路のシンク電流は、前記スイッチングデバイスの制御端子に適切な駆動電流を与え、複数の前記スイッチングデバイスと前記駆動回路で構成される半ブリッジ回路、Hブリッジ回路、3相インバータ回路等の出力電圧のスルーレートを適切な値に設定する事を特徴とする前記の駆動回路とした。
このソース回路とシンク回路により、本発明の駆動回路で構成される半ブリッジ回路、Hブリッジ回路、3相インバータ回路の出力電圧のスルーレートが所望の値に設定できるようになり、電磁障害レベルを最適化すことができる。
また、本発明では、前記電流シンクトランジスタM1の電流能力は十分にあり、前記スイッチングデバイスの制御端子に流れる容量性電流を十分に吸い込める事を特徴とする前記の駆動回路とした。
このシンクトランジスタM1により、本発明の駆動回路で構成される半ブリッジ回路、Hブリッジ出力回路、3相インバータ回路のスイッチングデバイスのオフ期間中に、容量性の電流がこのスイッチングデバイスの制御端子へ流れ込んでも、これらのスイッチングデバイス間でのシュート・スルー(貫通状態)が起こらなくなる。
また第1の発明の駆動回路の前記セレクタを制御する第2の発明となる駆動方向判別回路は:オフ期間中にその制御端子に容量性の電流が流れる2個のスイッチングデバイスT1及びT2及び;前記スイッチングデバイスT1とT2を駆動する2つの前記の駆動回路DU及びDL及び;入力信号の駆動信号を信号処理して上側スイッチングデバイスT1を駆動する上側駆動回路DUへ入力される上側駆動信号GUDと下側スイッチングデバイスT2を駆動する下側駆動回路DLへ入力される下側駆動信号GLDとを生成し出力する駆動制御回路及び;上側駆動回路DUへGUD信号を伝達するレベルシフト及び;上側駆動回路DUのセレクタへの入力信号と下側駆動回路DLのセレクタへ入力信号との極性を反転させるインバータとで構成される半ブリッジ回路の出力電圧と;半ブリッジ回路の駆動制御回路の入力信号である前記駆動信号と;前記上側駆動回路DUへ入力される上側駆動信号GUDと;前記下側駆動回路DLへ入力される下側駆動信号GLDとから;前記の上側駆動回路DUと下側駆動回路DLのセレクタへ選択信号となる方向信号を生成することを特徴とした駆動方向判別回路とした。
また第2の発明となる駆動方向判別回路は:前記半ブリッジ回路の出力電圧がある閾値電圧を越えているのを検出する信号と前記駆動信号と前記上側駆動信号GUDとで生成される方向検出信号か;前記半ブリッジ回路の出力電圧がある閾値電圧を越えているのを検出する信号と前記駆動信号と前記下側駆動信号GLDとで生成される方向検出信号との;いずれか一方か又は両方を、その信号が示す方向極性に応じて、HレベルかLレベル出力する方向検出回路と;前記方向検出回路の出力信号のHレベルからLレベルへの遷移時にあるパルス幅を有するパルスを出力する立ち下り出力端子と前記方向検出回路の出力信号のLレベルからHレベルへの遷移時にあるパルス幅を有するパルスを出力する立ち上り出力端子とを有する微分パルス回路と;前記方向検出回路の出力が複数あるか又は前記方向検出回路と同様な方向信号出力が複数ある事に応じて前記微分パルス回路が複数ある場合、複数の前記微分パルス回路の立ち下り出力端子と複数の前記微分パルス回路の立ち上り出力端子とをそれぞれ一つの立ち下り出力端子と立ち上り出力端子にまとめるパルス加算回路と;前記パルス加算回路の立ち上り出力端子と立ち下り出力端子から出る各々のパルスをセットパルス/リセットパルスまたはリセットパルス/セットパルスとして受けて、HレベルかLレベルの信号を出力するSR_フリップフロップとで構成された事を特徴とする駆動方向判別回路とした。
また前記方向検出回路は:ヒステリシス・コンパレータを有していて;前記駆動信号のHレベルかLレベルのいずれか一方の極性に応じて前記半ブリッジ回路の出力電圧が前記ヒステリシス・コンパレータのHレベルの閾値電圧を超える時に、前記下側駆動信号GLDのHレベルかLレベルの極性に応じてHレベルかLレベルのいずれかの極性の信号を出力する出力端子と、前記駆動信号の他方の極性に応じて前記半ブリッジ回路の出力電圧が前記ヒステリシス・コンパレータのLレベルの閾値電圧より下がる時に、前記上側駆動信号GUDのHレベルかLレベルの極性に応じてHレベルかLレベルのいずれかの極性の信号を出力する出力端子との;いずれか一方かまたは両方を持つ方向検出回路を有する事を特徴とする前記駆動方向判別回路とした。
以上の構成の第2の発明となる駆動方向判別回路を用いると、前記半ブリッジ回路の出力電圧の立ち上り時または立ち下り時に、半ブリッジ回路の出力端子に接続した負荷の負荷電流が吐き出されているのか、吸い込まれているのかを判別でき、その電流方向の判別結果(駆動方向判別結果)である方向信号を第1の発明である駆動回路のセレクタへの適切な選択信号として送ることができる。前記半ブリッジ回路を構成する2つの駆動回路は、この方向信号により、適切にスイッチングデバイスの制御端子に流れる容量性電流を十分に吸い込めるシンクトランジスタの動作制御をしてシュート・スルー(貫通状態)を防止し、かつ半ブリッジ回路の出力電圧のスルーレートを適切な値に調整できるようになる。
また第1の発明の駆動回路を制御する第3の発明となる駆動方向判別回路は:オフ期間中にその制御端子に容量性の電流が流れる2個のスイッチングデバイスT1及びT2及び;前記スイッチングデバイスT1とT2を駆動する2個の前記の駆動回路DU及びDL及び;入力信号の駆動信号を信号処理して上側スイッチングデバイスT1を駆動する上側駆動回路DUへ入力される上側駆動信号GUDと下側スイッチングデバイスT2を駆動する下側駆動回路DLへ入力される下側駆動信号GLDとを生成し出力する駆動制御回路及び;上側駆動回路DUへGUD信号を伝達するレベルシフト及び;上側駆動回路DUのセレクタへの入力信号と下側駆動回路DLのセレクタへの入力信号との極性を反転させるインバータとで構成される半ブリッジ回路のスイッチングデバイスT1またはT2の制御端子電圧(すなわち前記上側駆動回路DUまたは下側駆動回路DLの出力電圧)と;前記上側駆動回路DUまたは下側駆動回路DLへ入力される入力駆動信号とから;前記半ブリッジ回路の前記上側駆動回路DUと下側駆動回路DLのセレクタへ選択信号となる方向信号を生成することを特徴とした駆動方向判別回路とした。
また第3の発明となる駆動方向判別回路は:前記スイッチングデバイスの制御端子電圧(すなわち前記の駆動回路の出力電圧)がある閾値電圧を越えているかを検出する信号と前記入力駆動信号をある時間遅延させた遅延入力駆動信号の立ち上りエッジ信号とで生成される方向検出信号か;前記スイッチングデバイスの制御端子電圧がある閾値電圧を越えているかを検出する信号と前記入力駆動信号をある時間遅延させた遅延入力駆動信号の立ち下りエッジ信号とで生成される方向検出信号の、いずれか一方かまたは両方を、その信号が示す方向極性に応じて、HレベルかLレベルの出力する方向検出回路と;前記方向検出回路の出力信号のHレベルからLレベルへの遷移時にあるパルス幅を有するパルスを出力する立ち下り出力端子と前記方向検出回路の出力信号のLレベルからHレベルへの遷移時にあるパルス幅を有するパルスを出力する立ち上り出力端子とを有する微分パルス回路と;前記方向検出回路の出力が複数あるか又は前記方向検出回路と同様な方向信号出力が複数ある事に応じて前記微分パルス回路が複数ある場合、複数の前記微分パルス回路の立ち下り出力端子と複数の前記微分パルス回路の立ち上り出力端子とを各々、一つの立ち下り出力端子と立ち上り出力端子にまとめるパルス加算回路と;前記パルス加算回路の立ち上り出力端子と立ち下り出力端子から出る各々のパルスをセットパルス/リセットパルスまたはリセットパルス/セットパルスとして受けて、HレベルかLレベルの信号を出力するSR_フリップフロップとで構成された事を特徴とする駆動方向判別回路とした。
また前記方向検出回路は:ヒステリシス・コンパレータを有していて;前記入力駆動信号をある時間遅延させた遅延入力駆動信号の立ち上りエッジかまたは立ち下りエッジのいずれかの時に、前記スイッチングデバイスT1またはT2の制御端子電圧が前記ヒステリシス・コンパレータのHレベルの閾値電圧を超えるか否かに応じてHレベルかLレベルのいずれかの極性の信号を出力する出力端子と;前記入力駆動信号をある時間遅延させた遅延入力駆動信号の立ち下りエッジかまたは立ち上りエッジのいずれかの時に、前記スイッチングデバイスT1またはT2の制御端子電圧が前記ヒステリシス・コンパレータのLレベルの閾値電圧より下がるか否かに応じてHレベルかLレベルのいずれかの極性の信号を出力する出力端子との;いずれか一方かまたは両方を持つ方向検出回路を有する事を特徴とする前記駆動方向判別回路とした。
以上の構成の第3の発明となる駆動方向判別回路を用いると、前記第2の発明の駆動方向判別回路と同じように、前記半ブリッジ回路を構成する駆動回路の入力駆動信号の立ち上り時または立ち下り時に、半ブリッジ回路の出力端子に接続した負荷の負荷電流が吐き出されているのか、吸い込まれているのかを判別でき、その電流方向の判別結果(駆動方向判別結果)である方向信号を第1の発明である駆動回路のセレクタへの適切な選択信号として送ることができる。前記半ブリッジ回路を構成する2つの駆動回路は、この方向信号により、適切にスイッチングデバイスの制御端子に流れる容量性電流を十分に吸い込めるシンクトランジスタの動作制御をしてシュート・スルー(貫通状態)を防止し、かつ半ブリッジ回路の出力電圧のスルーレートを適切な値に調整できるようになる。
本発明の駆動回路は、オフ期間中にその制御端子に容量性の電流が流れ込むスイッチングデバイスを用いて構成される半ブリッジ回路に使用される駆動回路であり、本発明の駆動回路を前記の半ブリッジ回路に適用すれば、半ブリッジ回路の出力電圧のスルーレートを所望の値に調整でき、電磁障害レベルを最適化できる。
また本発明の駆動回路を前記の半ブリッジ回路に適用すれば、半ブリッジ回路のPWM入力信号である駆動信号が小さい場合(PWM駆動信号の駆動デューティ成分が小さい場合)においてさえ、駆動回路の負荷電流、VGSon電圧、遅延時間DT、トランジスタT1、T2の寄生のゲート・ソース間およびゲート・ドレイン間の容量値等がばらついたとしても、上側トランジスタT1と下側トランジスタT2のシュート・スルー(貫通状態)が発生しない半ブリッジ回路が構成することができる。
また、本発明の駆動回路とこの駆動回路のセレクタの選択信号入力端子に半ブリッジ回路の駆動方向を判別する信号を送る駆動方向判別回路とを用いて、半ブリッジ回路だけでなく、Hブリッジ回路や3相インバータ回路等の応用において、出力電圧のスルーレートを所望の値に調整でき、電磁障害レベルを最適にでき、かつシュート・スルーの発生しない出力回路の駆動方法が提供できる。
(第1の実施形態)
図1は本発明の駆動装置の具体的な実施形態の構成図である。以下に、図1を用いて、本発明の駆動装置である半ブリッジ回路の第1の実施形態を説明する。
図1は本発明の駆動装置の具体的な実施形態の構成図である。以下に、図1を用いて、本発明の駆動装置である半ブリッジ回路の第1の実施形態を説明する。
図1は、第1の実施形態に基づく、駆動回路を用いた半ブリッジ回路を示す。
半ブリッジ回路は:オフ期間中にその制御端子、すなわちゲート端子、に容量性の電流が流れる2個のパワーMOSFETトランジスタなどのスイッチングデバイスT1とスイッチングデバイスT2と;トランジスタT1とT2をそれぞれ駆動する上側駆動回路DUと下側駆動回路DLと;この半ブリッジ回路を駆動する駆動信号を信号処理して上側トランジスタT1を駆動する上側駆動回路DUへ入力される上側駆動信号GUDと下側トランジスタT2を駆動する下側駆動回路DLへ入力される下側駆動信号GLDとを生成する駆動制御回路5と;上側駆動回路DUへGUD信号を伝達するレベルシフト6と;半ブリッジ回路の出力端子OUTに接続される負荷11の他端を電源VMに接続するかGNDに接続を切替えるための負荷スイッチ7と;負荷スイッチ7の切り替えを制御する切替手段8と;上側駆動回路DUのセレクタ34の入力信号と下側駆動回路DLのセレクタ44の入力信号との極性を反転させるインバータ10とで構成される。
駆動回路DUは、インターフェス31、ソース回路32、シンク回路33、セレクタ34、シンクトランジスタM1を有する。インターフェス31からは、ソース回路用の信号、シンク回路用の信号が出力され、シンク回路用の信号は、セレクタ34の選択により、シンク回路33又はシンクトランジスタM1のいずれかに供給される。シンクトランジスタM1は、スイッチングデバイスオフ期間中に制御端子を経て容量性の電流をシンクするトランジスタである。
駆動回路DLは、インターフェス41、ソース回路42、シンク回路43、セレクタ44、シンクトランジスタM2を有する。インターフェス41からは、ソース回路用の信号、シンク回路用の信号が出力され、シンク回路用の信号は、セレクタ44の選択により、シンク回路43又はシンクトランジスタM2のいずれかに供給される。シンクトランジスタM2は、スイッチングデバイスオフ期間中に制御端子を経て容量性の電流をシンクするトランジスタである。
切替手段8から出力される制御信号は、負荷スイッチ7を切り替えて、半ブリッジ回路の出力端子OUTに接続された負荷の他端を電源VMに接続するかまたは負荷の他端をGNDに接続するかを制御すると同時に、上側駆動回路DUと下側駆動回路DLのセレクタ34、44の選択信号となる方向信号DIRとしても用いられる。切替手段8から出力される第1の制御信号により、負荷スイッチ7が点線で示す方向に接続されると共に、セレクタ34,44も、点線で示す方向に接続される。これにより、負荷11の他端がVMに接続され、上側駆動回路DUではシンクトランジスタM1が選択され、下側駆動回路DLではシンク回路43が選択される。また切替手段8から出力される第2の制御信号により、負荷スイッチ7が実線で示す方向に接続されると共に、セレクタ34,44も、実線で示す方向に接続される。これにより、負荷11の他端がGNDに接続され、上側駆動回路DUではシンク回路33が選択され、下側駆動回路DLではシンクトランジスタM2が選択される。切替手段8からの第1の制御信号、第2の制御信号は、所定の周波数F1で切り替わる。この周波数F1は、上側駆動信号GUDと下側駆動信号GLDが切り替わる周波数F2とは独立したものであり、周波数F1は、周波数F2と比べ、数桁低い周波数である。従って、切替手段8からの第1の制御信号により、負荷11に正方向の電流が流れている間、スイッチングデバイスT1又はスイッチングデバイスT2は、数百回から数千回のオーダーでオン・オフを繰り返している。
切替手段8は、負荷11に所望の周波数の交流電流を供給するために、第1の制御信号と第2の制御信号を交互に繰り返して出力する。負荷11から接地GND側に流れる場合は、負荷スイッチ7は、実線で示すように接続され、図5Aの点線で示すような負荷電流が流れる。負荷11から電源VM側に流れる場合は、負荷スイッチ7は、点線で示すように接続され、図6Aの点線で示すような負荷電流が流れる。
なお、切替手段8の出力端子とインバータ10の入力端子および下側駆動回路DLのセレクタ44の入力端子との間には、負荷11の種類により、ある適切な遅延時間を有する遅延回路9を設置しても良い。これは、負荷がインダクター成分等を持つ誘導性負荷であって、負荷スイッチの切り替え発生時に負荷電流の流れる方向の切り替わりが負荷スイッチの切り替えに対して遅れる場合に対応したもので、遅延回路の遅延時間は負荷のインダクター成分と抵抗成分から適切な遅延時間の値が設定できる。
図1で図示された本発明の駆動回路を用いた半ブリッジ回路においては、PWM入力信号である駆動信号のデューティ比が小さい場合であっても、上側トランジスタT1と下側トランジスタT2のシュート・スルー(貫通状態)が発生する可能性を大幅に改善し、且つ出力回路スルーレートも適切な値に設定でき電磁障害レベルを最小にすることが可能となる。この点について、図2A,図2Bと図3A,図3Bを用いて説明する。
図2Aと図2Bは、半ブリッジ回路の出力であるOUT端子から負荷電流をソース出力する場合の動作説明のための図である。図2Aは、負荷の他端が端子GNDに接地された場合、すなわちOUT端子から負荷電流が吐き出される場合を示す。図2Bは、下側駆動信号GLDがHからLへの変化に応答して電流シンクトランジスタM2が働き、ゲート電流IGLをシンクした場合、トランジスタT2はオンせず、貫通モード(シュートスルー)にならない状態を示す。
図2Aは、動作状態を説明するために、上側駆動回路DUと下側駆動回路DLの駆動信号GUDとGLDと、各駆動回路に入力される方向信号DIRと、OUT端子に接続される負荷の接続状態とを示すブロック図である。
OUT端子から負荷電流をソース出力する場合、切替手段8によりOUT端子に接続される負荷の他端はGNDに接続され、下側駆動回路DLに入力される方向信号DIRはHレベルとなり、また上側駆動回路DUに入力される方向信号は図1で図示されたインバタータ10によりLレベルとなる。なお、この2つの駆動回路に入力される方向信号の極性は、上述した説明と逆であってもかまわず、この状況においては、上側駆動回路DUのセレクタ34はシンク回路33を動作させてシンクトランジスタM1はオフさせる事と、下側駆動回路DLのセレクタ44はシンク回路43を動作させてもオフさせてもかまわないがシンクトランジスタM1は動作させるように方向信号DIRが各駆動回路DUとDLを制御する事が重要である。下記にこの事について説明をする。
図5Aを用いた半ブリッジ回路のOUT端子出力から負荷電流をソース出力する場合の上側トランジスタT1のゲート電流IGUと下側トランジスタT2のゲート電流IGLの挙動についての説明から、半ブリッジ回路のOUT端子出力から負荷電流をソース出力する場合、以下の2つの事がわかる。
1.OUT端子の出力電圧の立ち上り及び立ち下りスルーレートを決めているのは、上側駆動回路DUから上側トランジスタT1のゲート端子へソース出力するゲート電流IGU及びゲート端子にシンク入力されるゲート電流IGUである。
2.下側トランジスタT2のゲート端子に流れ込む容量性電流によって上側トランジスタT1と下側トランジスタT2がシュート・スルー(貫通状態)になる原因は、下側駆動回路DLの電流シンク能力が低いためである。
従って、半ブリッジ回路の出力であるOUT端子から負荷電流をソース出力する場合、上側駆動回路DUはシンクトランジスタM1が常にオフしていて、ソース回路とシンク回路がゲート電流IGUを所望の値で出力するかまたは入力し、OUT端子出力電圧の立ち上り及び立ち下りスルーレートを決められるようにする。一方で、OUT端子出力電圧の立ち上り及び立ち下りスルーレートは下側トランジスタT2のゲート電流には依存しないので、下側駆動回路DLは、トランジスタT2をオフさせる時は、常にシンクトランジスタM2を動作させて容量性電流によるシュート・スルーが発生しないようにすればよい事がわかる。
本発明の駆動回路はこの考えにそって考案されたもので、一般的に負荷電流の方向は負荷の他端の接続状況から決まるので、負荷の他端を電源VMに接続するかGNDに接続を切替えるための負荷スイッチ7の切り替え制御をする切替手段8から出力される制御信号を方向信号DIRとして用いて、負荷11の他端がGNDに接続された場合は、上側駆動回路DUではシンク回路33が選択され動作し、下側駆動回路DLではシンクトランジスタM2が選択され動作するように切替手段8の出力信号と負荷スイッチを設定する。この設定により、半ブリッジ回路の出力電圧のスルーレートを所望の値に設定でき、且つ、シュート・スルーを防止する事ができる。
なお前述したように、切替手段8の出力端子とインバータ10の入力端子および下側駆動回路DLのセレクタ44の入力端子との間に、ある適切な遅延時間を有する遅延回路9を設置しても良い。これは、負荷11がインダクター成分等を持つ誘導性負荷であって、負荷スイッチ7の切り替え発生時に負荷電流の流れる方向の切り替わりが負荷スイッチの切り替えに対して遅れる場合に対応したもので、遅延回路9の遅延時間は負荷のインダクター成分と抵抗成分から適切な遅延時間の値を設定すればよい。
ただし、遅延回路9だけでは、正確なタイミングで負荷電流の方向がソース出力からシンク入力に切り替わったことがわからないため、負荷電流の方向の切り替わりを判別する方向判別回路を用いて、負荷電流の方向を検出して、それを基にして方向信号DIRを駆動回路DUとDLに送ってもよい。この検出方法については別の発明として後述する。
図2Bは、従来の駆動回路で問題を指摘した図7Cに対応する本発明の駆動回路での動作波形図で、遅延時間DTが小さい時でも、シンクトランジスタM1の高いシンク能力により下側トランジスタT2のゲート端子電圧GLのHレベルからLレベルへの遷移が急峻のため、上側トランジスタT1のVGSon電圧が低くてもシュート・スルーが発生しない事がわかる。
図3Aと図3Bは、半ブリッジ回路の出力であるOUT端子が負荷電流をシンク(吸い込む)場合の動作説明のための図である。図3Aは、負荷の他端が端子VMに接続された場合、すなわちOUT端子から負荷電流が吸い込まれる場合を示す。図3Bは、上側駆動信号GUDがHからLへの変化に応答して電流シンクトランジスタM1が働き、ゲート電流IGUをシンクした場合、トランジスタT1はオンせず、貫通モード(シュートスルー)にならない状態を示す。
図3Aは、動作状態を説明するために、上側駆動回路DUと下側駆動回路DLの駆動信号GUDとGLDと、各駆動回路に入力される方向信号DIRと、OUT端子に接続される負荷の接続状態とを示すブロック図である。
OUT端子が負荷電流を吸い込む場合、図1に図示された切替手段8により、OUT端子に接続される負荷11の他端はパワー電源VMに接続され、下側駆動回路DLに入力される方向信号DIRはLレベルとなり、また上側駆動回路DUに入力される方向信号は図1で図示されたインバタータによりHレベルとなる。なお、この2つの駆動回路に入力される方向信号の極性は、上述した説明と逆であってもかまわず、この状況においては、下側駆動回路DLのセレクタ44はシンク回路43を動作させてシンクトランジスタM2はオフさせる事と、上側駆動回路DUのセレクタ34はシンク回路33を動作させてもオフさせてもかまわないがシンクトランジスタM1は動作させるように方向信号DIRが各駆動回路DUとDLを制御する事が重要である。下記にこの点についての説明をする。
図6A,図6Bを用いた半ブリッジ回路のOUT端子出力が負荷電流を吸い込む場合の上側トランジスタT1のゲート電流IGUと下側トランジスタT2のゲート電流IGLの挙動についての説明から、半ブリッジ回路のOUT端子出力が負荷電流を吸い込む場合、以下の2つの事がわかる。
3.OUT端子の出力電圧の立ち上り及び立ち下りスルーレートを決めているのは、下側駆動回路DLから下側トランジスタT2のゲート端子へソース出力するゲート電流IGL及びゲート端子にシンク入力されるゲート電流IGLである。
4.上側トランジスタT1のゲート端子に流れ込む容量性電流によって上側トランジスタT1と下側トランジスタT2がシュート・スルー(貫通状態)になる原因は、上側駆動回路DUの電流シンク能力が低いためである。
従って、半ブリッジ回路の出力であるOUT端子に負荷電流をシンク入力される場合、
下側駆動回路DLはシンクトランジスタM1が常にオフしていて、シンク回路とソース回路がゲート電流IGLを所望の値で出力し、OUT端子出力電圧の立ち上り及び立ち下りスルーレートを決められるようにする。一方で、OUT端子出力電圧の立ち上り及び立ち下りスルーレートは上側トランジスタT1のゲート電流には依存しないので、上側駆動回路DLは、トランジスタT1をオフさせる時は、常にシンクトランジスタM1を動作させて容量性電流によるシュート・スルーが発生しないようにすればよい事がわかる。
下側駆動回路DLはシンクトランジスタM1が常にオフしていて、シンク回路とソース回路がゲート電流IGLを所望の値で出力し、OUT端子出力電圧の立ち上り及び立ち下りスルーレートを決められるようにする。一方で、OUT端子出力電圧の立ち上り及び立ち下りスルーレートは上側トランジスタT1のゲート電流には依存しないので、上側駆動回路DLは、トランジスタT1をオフさせる時は、常にシンクトランジスタM1を動作させて容量性電流によるシュート・スルーが発生しないようにすればよい事がわかる。
本発明の駆動回路はこの考えにそって考案されたもので、
一般的に負荷電流の方向は負荷の他端の接続状況から決まるので、負荷の他端を電源VMに接続するかGNDに接続を切替えるための負荷スイッチの切り替え制御をする切替手段8から出力される信号を方向信号DIRとして用いて、負荷の他端が電源VMに接続された場合は、下側駆動回路DLではシンク回路が選択され動作し、上側駆動回路DUではシンクトランジスタM1が選択され動作するように切替手段8の出力信号と負荷スイッチを設定する。
この設定により、半ブリッジ回路の出力電圧のスルーレートを所望の値に設定でき、且つ、シュート・スルーを防止する事ができる。
一般的に負荷電流の方向は負荷の他端の接続状況から決まるので、負荷の他端を電源VMに接続するかGNDに接続を切替えるための負荷スイッチの切り替え制御をする切替手段8から出力される信号を方向信号DIRとして用いて、負荷の他端が電源VMに接続された場合は、下側駆動回路DLではシンク回路が選択され動作し、上側駆動回路DUではシンクトランジスタM1が選択され動作するように切替手段8の出力信号と負荷スイッチを設定する。
この設定により、半ブリッジ回路の出力電圧のスルーレートを所望の値に設定でき、且つ、シュート・スルーを防止する事ができる。
図3Bは、従来の駆動回路で問題を指摘した図8Cに対応する本発明の駆動回路での動作波形図で、遅延時間DTが小さい時でも、シンクトランジスタM1の高いシンク能力により上側トランジスタT1のゲート端子電圧GUのHレベルからLレベルへの遷移が急峻のため、下側トランジスタT2のVGSon電圧が低くてもシュート・スルーが発生しない事がわかる。
従って、図1で図示された本発明の駆動回路を用いた半ブリッジ回路では、この半ブリッジ回路のPWM入力信号である駆動信号が小さい場合(PWM駆動信号の駆動デューティ成分が小さい場合)や駆動回路の負荷電流やVGSon電圧や遅延時間DTやトランジスタT1とT2の寄生のゲート・ソース間およびゲート・ドレイン間の容量値等がばらついた時に、上側トランジスタT1と下側トランジスタT2のシュート・スルー(貫通状態)が発生する可能性を大幅に改善し、且つ出力回路スルーレートも適切な値に設定でき電磁障害レベルを最小にすることができる。
(第2の実施形態)
図9は第1の実施形態の駆動回路と駆動方向判別回路100を用いた第2の実施形態の構成図である。以下に、この第2の実施形態の動作説明をする。
図9は第1の実施形態の駆動回路と駆動方向判別回路100を用いた半ブリッジ回路を示す。
図9は第1の実施形態の駆動回路と駆動方向判別回路100を用いた第2の実施形態の構成図である。以下に、この第2の実施形態の動作説明をする。
図9は第1の実施形態の駆動回路と駆動方向判別回路100を用いた半ブリッジ回路を示す。
半ブリッジ回路は:オフ期間中にその制御端子、すなわちゲート端子、に容量性の電流が流れる2個のパワーMOSFETトランジスタなどのスイッチングデバイスT1とT2と;トランジスタT1とT2をそれぞれ駆動する上側駆動回路DUと下側駆動回路DLと;この半ブリッジ回路を駆動する駆動信号を信号処理して上側トランジスタT1を駆動する上側駆動回路DUへ入力される上側駆動信号GUDと下側トランジスタT2を駆動する下側駆動回路DLへ入力される下側駆動信号GLDとを生成する駆動制御回路5と;上側駆動回路DUへGUD信号を伝達するレベルシフト6と;半ブリッジ出力回路の出力端子OUTに接続される負荷11の他端を電源VMに接続するかGNDに接続を切替えるための負荷スイッチ7と;負荷スイッチの切り替えを制御する切替手段と;上側駆動回路DUのセレクタ34の入力信号と下側駆動回路DLのセレクタ44の入力信号との極性を反転させるインバータ10と;駆動方向判別回路100とで構成される。
第2の実施形態の半ブリッジ回路は、前述の第1の実施形態で述べたものとほぼ同じ構成を有するが、第1の実施形態との違いは駆動方向判別回路100を設けたことにある。
一般的に負荷11に流れる電流の方向は負荷11の他端の接続状況により決まるが、負荷11がインダクター成分等を持つ誘導性負荷の場合は、負荷スイッチ7の切り替え時の負荷電流の流れる方向の切り替わりは負荷スイッチ7の切り替えに対して遅れる。この負荷電流の切り替りを正確に検出するために駆動方向判別回路100を用いる。
駆動方向判別回路100は、この半ブリッジ回路の出力端子OUTの出力電圧と駆動信号と上側駆動信号GUDと下側駆動信号GLDとから、半ブリッジ回路の出力端子OUTに接続される負荷11の負荷電流の方向を検出し、その方向極性に応じてHレベルかLレベルの値をとる方向信号DIRを出力する。下側駆動回路DLは直接に、また上側駆動回路DUはインバータ10とレベルシフト6を通して方向信号DIRを検知して、下側駆動回路DLと上側駆動回路DUの駆動回路は各々のセレクタ34,44によりシンク回路33,43かまたはシンクトランジスタM1,M2かを選択する。駆動方向判別回路100を半ブリッジ回路に適用することで、半ブリッジ回路の負荷がインダクター成分等を持つ誘導性負荷であっても、半ブリッジ回路の出力電圧のスルーレートを適切な値に設定し、且つ、シュート・スルー(貫通状態)を防止することが可能となる。なお、駆動方向判別回路100は、スイッチングデバイスT1又はT2の下流側である半ブリッジ回路の出力端子OUTからの信号を受けているが、スイッチングデバイスT1又はT2の上流側、例えばスイッチングデバイスT1又はT2のゲート端子からの信号を受けても良い。ここで下流、上流とは、系において信号が伝わる方向を言う。
次に図10と図11を用いて、第2の実施形態における駆動方向判別回路100の動作を説明する。図10は図9の第2の実施形態の図から駆動方向判別回路100を詳細に図示させたブロック図で、図11は図10に図示された各信号のタイミング波形図である。
第2の実施形態における駆動方向判別回路100は:半ブリッジ回路の出力電圧OUTを受ける耐圧保護回路102と;耐圧保護回路102からの出力電圧VOと閾値電圧VthH、VthLとを比較するヒステリシス・コンパレータ104と;出力電圧VOが閾値電圧VthHを越えたとき、コンパレータ104の出力信号COと駆動信号と上側駆動信号GUDに基づいて生成される方向検出信号LDを出力する一方、出力電圧VOが閾値電圧VthLより下がったとき、コンパレータ104の出力信号COと駆動信号と下側駆動信号GLDに基づいて生成される方向検出信号HDと出力する方向検出回路108と;方向検出回路108の出力信号LDがHレベルからLレベルへ遷移する時に、所定のパルス幅を有するパルスを出力する、立ち下り出力端子R_LDと、方向検出回路108の出力信号LDがLレベルからHレベルへ遷移する時に、所定のパルス幅を有するパルスを出力する、立ち上り出力端子S_LDとを有する微分パルス回路110と;方向検出回路108の出力信号HDがHレベルからLレベルへ遷移する時に、所定のパルス幅を有するパルスを出力する、立ち下り出力端子R_HDと、方向検出回路108の出力信号HDがLレベルからHレベルへ遷移する時に、所定のパルス幅を有するパルスを出力する、立ち上り出力端子S_HDとを有する微分パルス回路112と;微分パルス回路110,112の立ち下り出力端子R_LD、R_HDを論理和で一つの立ち下り出力端子RRまとめると共に、微分パルス回路110,112の立ち上り出力端子S_LD、S_HDを論理和で一つの立ち上り出力端子SSにまとめるパルス加算回路114と;パルス加算回路の立ち下り出力端子RRと立ち上り出力端子SSから出る各々のパルスをセットパルス/リセットパルスまたはリセットパルス/セットパルスとして受けて、HレベルかLレベルの信号を出力するSR_フリップフロップ116とで構成される。
なお、パルス加算回路114は、方向検出回路108の出力が複数あるか又は方向検出回路と同様な方向信号出力が複数ある事に応じて、微分パルス回路が複数ある場合、複数の方向検出回路の立ち下り出力端子と複数の方向検出回路の立ち上り出力端子とを各々、一つの立ち下り出力端子と立ち上り出力端子にまとめるパルス加算回路である。
方向検出回路108は、半ブリッジ回路の出力電圧OUTを、耐圧保護回路102を経由して、電圧VOとして受け取る。耐圧保護回路102は半ブリッジ回路のパワー供給用の電源VMの電源電圧が駆動方向判別回路100の電源より高い事を想定して設けた耐圧保護用クランプ回路である。その出力電圧VOは、出力電圧OUTが、あるクランプ電圧(VLIM−VGS)より低ければ、出力電圧VOほぼOUT電圧と等しく、出力電圧OUTが、クランプ電圧以上になれば、出力電圧VOはVLIM−VGSとなる。
方向検出回路108は、駆動信号がHレベルの時であって、出力電圧VOがヒステリシス・コンパレータ104の閾値電圧VthHを超えた時点から、上側駆動信号GUDの反転した極性信号である方向検出信号LDを出力する。
また方向検出回路108は、駆動信号がLレベルの時であって、出力電圧VOがヒステリシス・コンパレータ104の閾値電圧VthLより下がった時点から、下側駆動信号GLDの極性信号である方向検出信号HDを出力する。
方向検出回路が方向検出信号HD、LDを上述のように出力動作することにより、半ブリッジ回路の出力端子OUTが負荷電流をソース出力しているか、シンク入力しているのかを判断できる。
方向検出回路が方向検出信号HD、LDを上述のように出力動作することにより、半ブリッジ回路の出力端子OUTが負荷電流をソース出力しているか、シンク入力しているのかを判断できる。
この事を説明しているのが図11のタイミング波形図である。図11の左側半分は、負荷電流がOUT端子にシンク入力されている場合、図11の右側半分は負荷電流がOUT端子からソース出力されている場合を示している。図10に示す負荷電流(1)(図面では丸1で示す。以下同様。)、(2)、(3)、(4)の各々の場合における駆動信号、上側駆動信号GUD、下側駆動信号GLD、トランジスタT1のゲート電圧GU−OUT、トランジスタT2のゲート電圧GL、出力電圧OUT(VO)は図11に区分けされて図示されている。
これらの波形のタイミング図と上述の方向検出回路108の動作説明から、方向信号LDおよびHDがLレベルからHレベルに遷移すれば負荷電流は半ブリッジ回路の出力端子OUTにシンク入力され、方向信号LDおよびHDがHレベルからLレベルに遷移すれば負荷電流は半ブリッジ回路の出力端子OUTにソース入力されていることが判別できる。
なお方向信号LDは半ブリッジ回路の出力OUTの立ち上がり時の方向検出信号であり、方向信号HDは半ブリッジ回路の出力OUTの立ち下がり時の方向検出信号である。この事は、方向検出回路108が2つの方向検出回路持っていることを意味している。そして、この2つの方向検出回路は時系列的に異なった時間に負荷電流の方向検出をしている事になる。
第2の実施形態の駆動方向判別回路100は2つの検出回路信号LDとHDの各信号の極性が変わった時に適時に処理をして方向信号DIRを出力する必要がある。
微分パルス回路とパルス加算回路とSR_フリップフロップを図10に図示されたように構成することで、2つの検出回路信号LDとHDの各信号の極性が変わった時に適時に処理をして方向信号DIRを出力できるようになる。
結果として、第1の実施形態の駆動回路と駆動方向判別回路100を用いた半ブリッジ回路では、半ブリッジ回路の負荷がインダクター成分等を持つ誘導性負荷であって、いかなるタイミングでこの誘導性負荷の負荷電流の方向が切り替っても、適時に負荷電流の方向を検出することができ、半ブリッジ回路の出力電圧のスルーレートを適切な値に設定し、且つ、シュート・スルー(貫通状態)を防止することが可能となる。
(第3の実施形態)
図12は第1の実施形態の駆動回路と第2の実施形態の駆動方向判別回路100を一部修正した駆動方向判別回路200を用いた第3の実施形態の構成図である。以下に、この第3の実施形態の動作説明をする。
図12の第3の実施形態は第1の実施形態と第2の実施形態を合わせたものである。
図12は第1の実施形態の駆動回路と第2の実施形態の駆動方向判別回路100を一部修正した駆動方向判別回路200を用いた第3の実施形態の構成図である。以下に、この第3の実施形態の動作説明をする。
図12の第3の実施形態は第1の実施形態と第2の実施形態を合わせたものである。
第2の実施形態との違いは第3の実施形態での駆動方向判別回路200にある。駆動方向判別回路200は、負荷スイッチ7を制御する切替手段8あるいは負荷の状況に応じて設置される遅延回路9からの出力信号を受ける微分パルス回路202を更に有し、方向信号DIRを出力する。
微分パルス回路202は、切替手段8あるいは遅延回路9の出力信号の立ち上がりエッジ及び立ち下りエッジに応じて、あるパルス幅を有するセットパルスS_EXとリセットパルスR_EXを出力する。
微分パルス回路110,112からのセットパルス信号群とリセットパルス信号群に加え、微分パルス回路202からのパルス信号S_EXとR_EXを、パルス加算回路114とSR_フリップフロップ116に与え、波形成形をして方向信号DIRを生成する。
結果として、半ブリッジ回路の出力端子OUTの出力電圧と駆動信号と上側駆動信号GUDと下側駆動信号GLDに加え、切替手段8の制御信号を加えて駆動方向を判別した事により、駆動方向判別回路200は駆動方向判別回路100に比べより高い確度で方向信号DIRを出力できるようになる。
(第4の実施形態)
図13は第1の実施形態の駆動回路と第3の実施形態の駆動方向判別回路300を用いた第4の実施形態の構成図である。以下に、この第4の実施形態の動作説明をする。
図13は第1の実施形態の駆動回路と第3の実施形態の駆動方向判別回路300を用いた半ブリッジ回路を示す。
図13は第1の実施形態の駆動回路と第3の実施形態の駆動方向判別回路300を用いた第4の実施形態の構成図である。以下に、この第4の実施形態の動作説明をする。
図13は第1の実施形態の駆動回路と第3の実施形態の駆動方向判別回路300を用いた半ブリッジ回路を示す。
半ブリッジ回路の構成は図9に示された第2の実施形態の半ブリッジ回路とほぼ同じで、相違点は駆動方向判別回路100が第3の実施形態の駆動方向判別回路300に置き換わった点である。
この半ブリッジ回路は第2の実施形態で述べたものとほぼ同じなので、駆動方向判別回路300の動作についてのみ説明をする。
この半ブリッジ回路は第2の実施形態で述べたものとほぼ同じなので、駆動方向判別回路300の動作についてのみ説明をする。
駆動方向判別回路300は、この半ブリッジ回路の下側トランジスタT2のゲート端子電圧GLと、下側駆動信号GLDとから、半ブリッジ回路の出力端子OUTに接続される負荷の負荷電流の方向を検出し、その方向極性に応じてHレベルかLレベルの値をとる方向信号DIRを出力する。
下側駆動回路DLは直接に、また上側駆動回路DUはインバータとレベルシフトを通して方向信号DIRを検知して、駆動回路DL、DUは各々のセレクタによりシンク回路かまたはシンクトランジスタかを選択する。駆動方向判別回路300を半ブリッジ回路に適用することで、半ブリッジ回路の負荷がインダクター成分等を持つ誘導性負荷であっても、半ブリッジ回路の出力電圧のスルーレートを適切な値に設定し、且つ、シュート・スルー(貫通状態)を防止することが可能となる。
次に図14と図15を用いて、第3の実施形態の駆動方向判別回路300の動作を説明する。図14は図13の第4の実施形態の駆動方向判別回路300を詳細に示したブロック図で、図15は図14に示した各信号のタイミング波形図である。
第3の実施形態の駆動方向判別回路300は、図10に図示された駆動方向判別回路100と同じく、方向検出回路108’と2つの微分パルス回路110,112とパルス加算回路114とSR_フリップフロップ116とから構成される。駆動方向判別回路100からの相違点は、方向検出回路108から方向検出回路108’に変わったとこだけである。この事から判るように駆動方向判別回路300の方向信号DIRの出力する方法は駆動方向判別回路100の場合と同じためこの点に関する説明は割愛し、方向検出回路108’について説明する。
方向検出回路108’は、ヒステリシス・コンパレータ104とLD出力端子とHD出力端子と、下側駆動信号GLDをある時間遅延させる遅延回路107を有している。
また方向検出回路108’のLD出力端子は、下側駆動信号GLDをある時間遅延させた遅延信号GLD2の立ち下りエッジを検出した時に、下側トランジスタT2のゲート端子電圧GLがヒステリシス・コンパレータ104の閾値電圧VthLより高い場合は、Hレベルを出力し、下側トランジスタT2のゲート端子電圧GLが閾値電圧VthLより低い場合は、Lレベルを出力する。
また方向検出回路108’のHD出力端子は、下側駆動信号GLDをある時間遅延させた遅延信号GLD2の立ち上りエッジを検出した時に、下側トランジスタT2のゲート端子電圧GLがヒステリシス・コンパレータ104の閾値電圧VthHより高い場合は、Lレベルを出力し、下側トランジスタT2のゲート端子電圧GLが閾値電圧VthHより低い場合は、Hレベルを出力する。
方向検出回路108’が方向検出信号HD、LDを上述のように出力動作することにより、半ブリッジ回路の出力端子OUTが負荷電流をソース出力しているか、シンク入力しているのかを判断できる。
この事を説明しているのが図15のタイミング波形図である。図15の左側半分は、負荷電流がOUT端子にシンク入力されている場合、図15の右側半分は負荷電流がOUT端子からソース出力されている場合を示している。図14に示す負荷電流(1)、(2)、(3)、(4)の各々の場合においての駆動信号、上側駆動信号GUD、下側駆動信号GLD、トランジスタT1のゲート電圧GU−OUT、トランジスタT2のゲート電圧GL、出力電圧OUT(VO)は図15に区分けされて図示されている。
これらの波形のタイミング図と上述の方向検出回路108’の動作説明から、方向信号LDおよびHDがLレベルからHレベルに遷移すれば負荷電流は半ブリッジ回路の出力端子OUTにシンク入力され、方向信号LDおよびHDがHレベルからLレベルに遷移すれば負荷電流は半ブリッジ回路の出力端子OUTにソース入力されていることが判別できる。
なお方向信号LDは半ブリッジ回路の出力OUTの立ち上がり時の方向検出信号であり、方向信号HDは半ブリッジ回路の出力OUTの立ち下がり時の方向検出信号である。この事は、方向検出回路108’が2つの方向検出回路持っていることを意味している。そして、この2つの方向検出回路は時系列的に異なった時間に負荷電流の方向検出をしている事になる。
なお、微分パルス回路とパルス加算回路とSR_フリップフロップの目的と動作は前述の第2の実施形態で述べたので、ここではその説明を割愛する。
結果として、第1の実施形態の駆動回路と駆動方向判別回路300を用いた半ブリッジ回路では、
半ブリッジ回路の負荷がインダクター成分等を持つ誘導性負荷であって、いかなるタイミングでこの誘導性負荷の負荷電流の方向が切り替っても、適時に負荷電流の方向を検出することができ、
半ブリッジ回路の出力電圧のスルーレートを適切な値に設定し、且つ、シュート・スルー(貫通状態)を防止することが可能となる。
半ブリッジ回路の負荷がインダクター成分等を持つ誘導性負荷であって、いかなるタイミングでこの誘導性負荷の負荷電流の方向が切り替っても、適時に負荷電流の方向を検出することができ、
半ブリッジ回路の出力電圧のスルーレートを適切な値に設定し、且つ、シュート・スルー(貫通状態)を防止することが可能となる。
(第5の実施形態)
図16は第1の実施形態の駆動回路と第3の実施形態の駆動方向判別回路300を一部修正した駆動方向判別回路400を用いた第5の実施形態の構成図である。以下に、この第5の実施形態の動作説明をする。
図16の第5の実施形態は第1の実施形態と第4の実施形態を合わせたものである。
図16は第1の実施形態の駆動回路と第3の実施形態の駆動方向判別回路300を一部修正した駆動方向判別回路400を用いた第5の実施形態の構成図である。以下に、この第5の実施形態の動作説明をする。
図16の第5の実施形態は第1の実施形態と第4の実施形態を合わせたものである。
第4の実施形態との違いは第5の実施形態での駆動方向判別回路400にある。駆動方向判別回路400は、負荷スイッチを制御する切替手段あるいは負荷の状況に応じて設置される遅延回路からの出力信号を受ける微分パルス回路202を更に有し、方向信号DIRを出力する。
微分パルス回路202は、切替手段8あるいは遅延回路9の出力信号の立ち上がりエッジ及び立ち下りエッジに応じて、あるパルス幅を有するセットパルスS_EXとリセットパルスR_EXを出力する。
微分パルス回路110,112からのセットパルス信号群とリセットパルス信号群に加え、微分パルス回路202からのパルス信号S_EXとR_EXを、パルス加算回路114とSR_フリップフロップ116に与え、波形成形をして方向信号DIRを生成する。
結果として、半ブリッジ回路の下側トランジスタT2のゲート端子電圧GLと下側駆動信号GLDに加え切替手段8の制御信号を加えて駆動方向を判別した事により、駆動方向判別回路400は駆動方向判別回路300に比べより高い確度で方向信号DIRを出力できるようになる。
(第6の実施形態)
図17は第1の実施形態の駆動回路と第3の実施形態の駆動方向判別回路300と第3の実施形態の駆動方向判別回路300を小修正した駆動方向判別回路300Hを用いた第6の実施形態の構成図である。以下に、この第6の実施形態の動作説明をする。
図17は本発明の第1の実施形態の駆動回路と第3の実施形態の駆動方向判別回路300及び駆動方向判別回路300Hを用いた半ブリッジ回路を示す。
図17は第1の実施形態の駆動回路と第3の実施形態の駆動方向判別回路300と第3の実施形態の駆動方向判別回路300を小修正した駆動方向判別回路300Hを用いた第6の実施形態の構成図である。以下に、この第6の実施形態の動作説明をする。
図17は本発明の第1の実施形態の駆動回路と第3の実施形態の駆動方向判別回路300及び駆動方向判別回路300Hを用いた半ブリッジ回路を示す。
半ブリッジ回路は:オフ期間中にその制御端子に容量性の電流が流れる2個のパワーMOSFETトランジスタなどのスイッチングデバイスT1とT2と;トランジスタT1とT2を駆動する2個の駆動回路DUとDLと;この半ブリッジ回路を駆動する駆動信号を信号処理して上側トランジスタT1を駆動する上側駆動回路DUへ入力される上側駆動信号GUDと下側トランジスタT2を駆動する下側駆動回路DLへ入力される下側駆動信号GLDとを生成する駆動制御回路5と;上側駆動回路DUへGUD信号を伝達するレベルシフト6と、半ブリッジ出力回路の出力端子OUTに接続される負荷11の他端を電源VMに接続するかGNDに接続を切替えるための負荷スイッチ7と;負荷スイッチ7の切り替えを制御する切替手段8と;駆動方向判別回路300と;駆動方向判別回路300Hとで構成される。
第6の実施形態の半ブリッジ回路は、前述の第4の実施形態で述べたものとほぼ同じ構成を有するが、第4の実施形態との違いは駆動方向判別回路300Hを設けたことにある。
駆動方向判別回路300Hは半ブリッジ回路の上側駆動回路DU専用の駆動方向判別回路となっていて、駆動方向判別回路300Hの出力の方向信号DIR_Hはレベルシフト6を介さず、直接に上側駆動回路DUのセレクタ34を制御することができる。
この構成により、レベルシフト6の回路構成上の負担を減らす事ができる。
この構成により、レベルシフト6の回路構成上の負担を減らす事ができる。
次に図18と図19を用いて、駆動方向判別回路300Hの動作を説明する。図18は図17の第6の実施形態の図から駆動方向判別回路300H及び駆動方向判別回路300を詳細に図示させたブロック図で、図19は図18に図示された各信号のタイミング波形図である。
第3の実施形態における駆動方向判別回路300の説明は、第4の実施形態のところで説明したので、
この点に関する説明は割愛する。
この点に関する説明は割愛する。
駆動方向判別回路300Hの駆動方向判別回路300との相違点は以下の2点にある。
(1) 図17、図18に図示されているように駆動方向判別回路300Hの低電源側の電位は半ブリッジ回路の接地電位GNDではなく、半ブリッジ回路の出力端子電圧OUTとしている。
(2) 図18に図示されているように方向検出回路の各信号極性が駆動方向判別回路300の方向検出回路のものとは異なる。
(2) 図18に図示されているように方向検出回路の各信号極性が駆動方向判別回路300の方向検出回路のものとは異なる。
上記(1)の構成により、駆動方向判別回路300Hの方向信号DIRは、レベルシフト6を経由せず、直接に上側駆動回路DUへ伝達できるようになる。またこの事の為に、上記(2)のように方向検出回路の各信号の極性を変更する必要が生じた。
図18に図示されているように、駆動方向判別回路300Hの方向検出回路2Hの回路構成は駆動方向判別回路300の方向検出回路2のものとほぼ同じだが、各信号の極性が微妙に異なる。
その為に方向検出回路108’Hの方向検出の動作が方向検出回路108のものと異なる。
その為に方向検出回路108’Hの方向検出の動作が方向検出回路108のものと異なる。
図18と図19に図示されているように、方向検出回路108‘HのLD_H出力端子は、
上駆動信号GUDのレベルシフト6を通過後の信号GUHをある時間遅延させた遅延信号
GUD2Hの立ち上りエッジを検出した時に、
上側トランジスタT1のゲート端子電圧GU−OUTが方向検出回路108’Hに含まれるヒステリシス・コンパレータ104の閾値電圧VthHより高い場合は、Lレベルを出力し、上側トランジスタT1のゲート端子電圧GU−OUTが閾値電圧VthHより低い場合は、Hレベルを出力する。
上駆動信号GUDのレベルシフト6を通過後の信号GUHをある時間遅延させた遅延信号
GUD2Hの立ち上りエッジを検出した時に、
上側トランジスタT1のゲート端子電圧GU−OUTが方向検出回路108’Hに含まれるヒステリシス・コンパレータ104の閾値電圧VthHより高い場合は、Lレベルを出力し、上側トランジスタT1のゲート端子電圧GU−OUTが閾値電圧VthHより低い場合は、Hレベルを出力する。
また方向検出回路108’のHD_H出力端子は、
上駆動信号GLDのレベルシフトを通過後の信号GUHをある時間遅延させた遅延信号
GUD2Hの立ち下りエッジを検出した時に、
上側トランジスタT1のゲート端子電圧GU−OUTがヒステリシス・コンパレータの閾値電圧VthLより低い場合は、Lレベルを出力し、上側トランジスタT1のゲート端子電圧GU−OUTが閾値電圧VthLより高い場合は、Hレベルを出力する。
上駆動信号GLDのレベルシフトを通過後の信号GUHをある時間遅延させた遅延信号
GUD2Hの立ち下りエッジを検出した時に、
上側トランジスタT1のゲート端子電圧GU−OUTがヒステリシス・コンパレータの閾値電圧VthLより低い場合は、Lレベルを出力し、上側トランジスタT1のゲート端子電圧GU−OUTが閾値電圧VthLより高い場合は、Hレベルを出力する。
方向検出回路108’Hが方向検出信号HD_H、LD_Hを上述のように出力動作することにより、半ブリッジ回路の出力端子OUTが負荷電流をソース出力しているか、シンク入力しているのかを判断できる。
この事を説明しているのが図19のタイミング波形図である。図19の左側半分は、負荷電流がOUT端子にシンク入力されている場合、図19の右側半分は負荷電流がOUT端子からソース出力されている場合を示している。図18に示す負荷電流(1)、(2)、(3)、(4)の各々の場合においての駆動信号、上側駆動信号GUD、下側駆動信号GLD、トランジスタT1のゲート電圧GU−OUT、トランジスタT2のゲート電圧GL、出力電圧OUT(VO)は、図19に区分けされて図示されている。
これらの波形のタイミング図と上述の方向検出回路108’Hの動作説明から、方向信号LD_HおよびHD_HがHレベルからLレベルに遷移すれば負荷電流は半ブリッジ回路の出力端子OUTにシンク入力され、方向信号LD_HおよびHD_HがLレベルからHレベルに遷移すれば負荷電流は半ブリッジ回路の出力端子OUTにソース入力されていることが判別できる。
なお方向信号LD_Hは半ブリッジ回路の出力OUTが立ち上がる時の方向検出信号であり、方向信号HD_Hは半ブリッジ回路の出力OUTが立ち下がる時の方向検出信号である。
なお方向信号LD_Hは半ブリッジ回路の出力OUTが立ち上がる時の方向検出信号であり、方向信号HD_Hは半ブリッジ回路の出力OUTが立ち下がる時の方向検出信号である。
この方向検出回路108’Hは半ブリッジ回路の出力OUTの立ち上がりと立ち下り2つの遷移状態で負荷電流の方向を検出できる。
(第7の実施形態)
図20に示す第7の実施形態は第1の実施形態の駆動回路を用いてHブリッジ回路を構成した場合の実施例である。以下に、この第7の実施形態の動作説明をする。
図20に第1の実施形態の駆動回路を用いたHブリッジ回路を示す。
図20に示す第7の実施形態は第1の実施形態の駆動回路を用いてHブリッジ回路を構成した場合の実施例である。以下に、この第7の実施形態の動作説明をする。
図20に第1の実施形態の駆動回路を用いたHブリッジ回路を示す。
Hブリッジ回路は2つあり、それを1つのペアとして負荷11を駆動する回路である。これら2つの回路をフォワード側回路50とリバース側回路60と呼ぶ。
Hブリッジ回路で駆動される負荷11はフォワード側回路50の出力端子FOUTとリバース側回路60の出力端子ROUTとの間に挿入される。
フォワード側回路50とリバース側回路60は同じものであり、それぞれの回路は半ブリッジ回路で構成される。以下に半ブリッジ回路の構成を説明するが、フォワード側とリバース側とは同じものため、便宜上フォワード側の半ブリッジ回路について説明をする。
Hブリッジ回路で駆動される負荷11はフォワード側回路50の出力端子FOUTとリバース側回路60の出力端子ROUTとの間に挿入される。
フォワード側回路50とリバース側回路60は同じものであり、それぞれの回路は半ブリッジ回路で構成される。以下に半ブリッジ回路の構成を説明するが、フォワード側とリバース側とは同じものため、便宜上フォワード側の半ブリッジ回路について説明をする。
このフォワード側半ブリッジ回路50は:オフ期間中にその制御端子に容量性の電流が流れる2個のパワーMOSFETトランジスタなどのスイッチングデバイスT1とT2と;トランジスタT1とT2をそれぞれ駆動する駆動回路FDUとFDLと;この半ブリッジ回路を駆動する駆動信号を信号処理して上側トランジスタT1を駆動する上側駆動回路FDUへ入力される上側駆動信号FGUDと下側トランジスタT2を駆動する下側駆動回路FDLへ入力される下側駆動信号FGLDとを生成する駆動制御回路5と;上側駆動回路FDUへFGUD信号を伝達するレベルシフト6と;上側駆動回路FDUのセレクタの入力信号と下側駆動回路FDLのセレクタの入力信号との極性を反転させるインバータ10とで、構成される。
そしてHブリッジ回路は:上述の構成の2つの半ブリッジ回路50,60と;出力端子FOUTとROUTとの間にされる負荷11の駆動方向を判別するための入力信号方向判別回路70とで、構成される。
入力信号方向判別回路70は、Hブリッジ回路の2つの入力信号すなわちフォワード側回路50の駆動信号FDとリバース側回路60の駆動信号RDを検知して、Hブリッジ回路の負荷がフォワード側回路50をソース出力で、リバース側回路60がシンク入力する形で駆動されているか、またはその逆方向に駆動されているか、を判別し、方向信号FDIRとRDIRをフォワード側回路50およびリバース側回路60に、適切な方向信号の極性で出力する。
なお、入力信号方向判別回路70の出力端子と各半ブリッジ回路のインバータの入力端子および下側駆動回路のセレクタの入力端子との間には、負荷の種類により、ある適切な遅延時間を有する遅延回路80を設置しても良い。これは、負荷11がインダクター成分等を持つ誘導性負荷であって、負荷駆動方向の切り替え発生時に、負荷電流の流れる方向の切り替わりが負荷駆動方向の切り替えに対して遅れる場合に対応したもので、遅延回路80の遅延時間は負荷のインダクター成分と抵抗成分から適切な遅延時間の値が設定できる。
ただし、遅延回路80だけでは、正確なタイミングで負荷電流の方向がソース出力からシンク入力に切り替わったことがわからないため、負荷電流の方向の切り替わりを判別する方向判別回路を用いて、負荷電流の方向を検出して、それを基にして方向信号DIRを駆動回路DUとDLに送ってもよい。この実施例は別途後述する。
図21A,図21B,図21Cに図20に図示されている入力信号方向判別回路の動作を説明する回路図とタイミング図を示す。図21Bのタイミング図はフォワード側回路50の駆動信号FDとリバース側回路60の駆動信号RDの時間差が入力信号方向判別回路70(図21A)の遅延回路の遅延時間DSより大きい場合を示している。通常DSの値は、Hブリッジ回路が負荷を駆動させるための駆動信号FDとRDとの時間差の最少設定値に比べ、小さい時間値に設定されている。
図21B,図21Cのタイミング図を用いて入力信号方向判別回路70の働きを説明する。特に図21Bは、FDとRD時間差がDSより大きい場合を示し、図21Cは、FDとRD時間差がない場合を示す。
フォワード側回路50の駆動信号FDの立ち上がりエッジにより、図21Bでは図示されていないが、Hブリッジ回路のFOUT端子の出力電圧は図11、図15、図19に示されているようにある遅延時間後に立ち上がる。この遅延時間は負荷電流の方向および負荷電流値およびトランジスタT1、T2等の特性ばらつき等で変わる。またリバース側回路60の駆動信号RDの立ち上がりエッジによりHブリッジ回路のROUT端子の出力電圧もFOUT端子出力電圧と同様にある遅延時間後に立ち上がる。
図21Bに示されているように駆動信号FDが駆動信号RDに対して先行して立ち上がる場合、FOUT端子電圧がROUT端子電圧に対して先行して立ち上がる為に、負荷電流は、負荷が誘導性負荷でないような一般的な場合では、FOUT端子からROUT端子側へ負荷を経由して流れる。
この時、入力信号方向判別回路70はフォワード側回路50へは方向信号FDIRをLレベルで出力し、リバース側回路60へは方向信号RDIRをHレベルで出力する。これにより、フォワード側回路50の上側駆動回路FDUのセレクタ34はシンク回路33が選択され動作し、下側駆動回路FDLのセレクタ44はシンクトランジスタM2が選択され動作するようになる。同様にリバース側回路60の上側駆動回路RDUのセレクタはシンクトランジスタM1が選択され動作し、下側駆動回路RDLのセレクタはシンク回路が選択され動作するようになる。
フォワード側回路50の上側駆動回路FDUと下側駆動回路FDLの回路動作、およびリバース側回路60の上側駆動回路RDUと下側駆動回路RDLの回路動作は、負荷電流に方向に対して適切な動作である。従って入力信号方向判別回路70は、適切な方向信号FDIRとRDIRを出力した事により、Hブリッジ回路の出力端子FOUTの出力電圧のスルーレートおよび出力端子ROUTの出力電圧のスルーレートを適切な値に設定して電磁障害レベルを最小にすることができ、且つ、トランジスタT1とT2間のシュート・スルー(貫通状態)およびトランジスタT3とT4間のシュート・スルーを防止することができる。
また、フォワード側回路50の駆動信号FDの立ち下がりエッジにより、上述の立ち上がりエッジの場合と同様に、Hブリッジ回路のFOUT端子の出力電圧はある遅延時間後に立ち下がる。この遅延時間は負荷電流の方向および負荷電流値およびトランジスタT1、T2等の特性ばらつきで変わる。またリバース側回路60の駆動信号RDの立ち下がりエッジによりHブリッジ回路のROUT端子の出力電圧もFOUT端子出力電圧と同様にある遅延時間後に立ち下がる。
図21Bに示されているように駆動信号FDが駆動信号RDに対して先行して立ち下がる場合、FOUT端子電圧がROUT端子電圧に対して先行して立ち下がる為に、負荷電流は、負荷が誘導性負荷でないような一般的な場合では、ROUT端子からFOUT端子側へ負荷を経由して流れる。
この時、入力信号方向判別回路70はフォワード側回路50へは方向信号FDIRをHレベルで出力し、リバース側回路60へは方向信号RDIRをLレベルで出力する。これにより、フォワード側回路50の上側駆動回路FDUのセレクタはシンクトランジスタM1が選択され動作し、下側駆動回路FDLのセレクタはシンク回路が選択され動作するようになる。同様にリバース側回路60の上側駆動回路RDUのセレクタはシンク回路が選択され動作し、下側駆動回路RDLのセレクタはシンクトランジスタM2が選択され動作するようになる。
フォワード側回路50の上側駆動回路FDUと下側駆動回路FDLの回路動作、およびリバース側回路60の上側駆動回路RDUと下側駆動回路RDLの回路動作は、負荷電流に方向に対して適切な動作である。従って入力信号方向判別回路70は、適切な方向信号FDIRとRDIRを出力した事により、Hブリッジ回路の出力端子FOUTの出力電圧のスルーレートおよび出力端子ROUTの出力電圧のスルーレートを適切な値に設定して電磁障害レベルを最小にすることができ、且つ、トランジスタT1とT2間のシュート・スルー(貫通状態)およびトランジスタT3とT4間のシュート・スルーを防止することができる。
図21Cのタイミング図はフォワード側回路50の駆動信号FDとリバース側回路60の駆動信号RDの時間差がない場合を示している。この場合、フォワード側回路50の駆動信号FDおよびリバース側回路60の駆動信号RDの立ち上がりエッジで方向信号FDIRとRDIRはともにLレベルとなる。それにより、Hブリッジ回路のフォワード側回路50とリバース側回路60の各上側駆動回路のセレクタはシンク回路を選択し、下側駆動回路のセレクタはシンクトランジスタM2を選択する。また、フォワード側回路50の駆動信号FDおよびリバース側回路60の駆動信号RDの立ち下がりエッジで方向信号FDIRとRDIRはともにHレベルとなる。それにより、Hブリッジ回路のフォワード側回路50とリバース側回路60の各上側駆動回路のセレクタはシンクトランジスタM1を選択し、下側駆動回路のセレクタはシンク回路を選択する。
これらの動作により、入力信号方向判別回路70は、フォワード側回路50の駆動信号FDとリバース側回路60の駆動信号RDの時間差がない場合においても、Hブリッジ回路の出力端子FOUTの出力電圧のスルーレートおよび出力端子ROUTの出力電圧のスルーレートを適切な値に設定でき電磁障害レベルを最小にすることができ、且つ、トランジスタT1とT2間のシュート・スルー(貫通状態)およびトランジスタT3とT4間のシュート・スルーを防止することが可能となる。
なお、図20に図示したHブリッジ回路の入力信号方向判別回路70を図22A,図22B,図22Cに図示した回路構成の入力信号方向判別回路70’におきかえても良い。特に図22Bは、FDとRD時間差がDSより大きい場合を示し、図22Cは、FDとRD時間差がない場合を示す。
この入力信号方向判別回路70’を用いてもフォワード側回路50の駆動信号FDとリバース側回路60の駆動信号RDの時間差が遅延時間DSより大きい場合の効果及び作用は図21A,図21B,図21Cに図示した入力信号方向判別回路70のものと同じである。ただし、駆動信号FDと駆動信号RDの時間差がない場は方向信号FDIRとRDIRの極性が図21A,図21B,図21Cのものとは異なる。
なお、この第7の実施形態では、第1の実施形態の駆動回路をHブリッジ回路に適用していたが、駆動回路を図32と図33に図示した3相インバータ回路あるいは多相インバータ回路に応用しても良い。これらのインバータへの応用は、図20のHブリッジ回路の構成図から容易に想像し理解できる為その説明は割愛し、ここでは、3相インバータの場合の入力信号方向判別回路の構成図例を図23A,図23Bと図24に図示するにとどめるだけにする。図23A,図23Bは3相インバータの入力信号方向判別回路の構成図例とタイミング図を示している。このタイミング図では、3相インバータ回路のU相の駆動信号UDとV相の駆動信号VDとW相の駆動信号WDから、各相の方向信号UDIRとVDIRとWDIRとがどのように出力されるかを図示し説明している。
このタイミング図の駆動信号UD、VD、WDの関係から、各信号の立ち上がりエッジ時は、各相の方向信号UDIRとVDIRとWDIRは、U相が負荷電流をソース出力し、V相とW相は負荷電流をシンク入力している状態を、各相の半ブリッジ回路の駆動回路に設定させている。
また各信号の立ち下がりエッジ時は、各相の方向信号UDIRとVDIRとWDIRは、V相が負荷電流をソース出力し、U相とW相は負荷電流をシンク入力している状態を、各相の半ブリッジ回路の駆動回路に設定させている。また図24に別の3相インバータの入力信号方向判別回路の構成図例を図示する。これは図22AのHブリッジ回路のものを3相用に応用したものである。
これらの方向信号の方向設定は、負荷がインダクター成分のない抵抗負荷の場合では、正しい設定となっている。しかしながら、インダクター成分のある誘導性負荷や誘起電圧を発生するモータ負荷の場合には、各相の負荷電流の流れが各相の出力電圧と一致せず、これらの方向信号の方向設定は各相の負荷電流に対して正しい設定となっていない。
インバータの負荷がインダクター成分のある誘導性負荷や誘起電圧を発生するモータ負荷の場合にも適切に各相の負荷電流の方向を検出し、方向信号を各相の半ブリッジ回路の駆動回路のセレクタに送る駆動方向判別回路を用いたHブリッジ回路の実施例を後述する。このHブリッジ回路の実施例の考えはそのまま3相インバータまたは多相インバータにも展開できる。
(第8の実施形態)
図25に示す第8の実施形態は、第1の実施形態の駆動回路と第2の実施形態の駆動方向判別回路100を用いた半ブリッジ回路を2組用いてHブリッジ回路を構成した場合の実施例である。
このHブリッジ回路の動作原理は第2の実施形態の駆動回路と第2の実施形態の駆動方向判別回路100を用いた半ブリッジ回路のものと同じなので、この実施例の動作に関する説明は割愛する。
図25に示す第8の実施形態は、第1の実施形態の駆動回路と第2の実施形態の駆動方向判別回路100を用いた半ブリッジ回路を2組用いてHブリッジ回路を構成した場合の実施例である。
このHブリッジ回路の動作原理は第2の実施形態の駆動回路と第2の実施形態の駆動方向判別回路100を用いた半ブリッジ回路のものと同じなので、この実施例の動作に関する説明は割愛する。
なお、第8の実施形態は、第1の実施形態の駆動回路と第2の実施形態の駆動方向判別回路100を用いたHブリッジ回路としたが、第8の実施形態としてはHブリッジ回路でなく図34と図35に図示した3相インバータ回路あるいは多相インバータ回路としても良い。
また図26に同じく、第1の実施形態の駆動回路と第2の実施形態の駆動方向判別回路100を用いたHブリッジ回路を構成した実施例を図示する。これは図25のHブリッジ回路からリバース側回路の半ブリッジ回路の駆動方向判別回路100を削除したものである。Hブリッジ回路の場合、半ブリッジ回路が2相しかなく、1相分のフォワード側回路の半ブリッジ回路出力の負荷駆動電流方向が判別できれば、他方のリバース側回路の半ブリッジ回路出力の負荷駆動電流方向が決まってしまうために、リバース側回路の駆動方向判別回路100が削除できる。3相インバータ回路または多相インバータ回路では各相の半ブリッジ回路ごとに駆動方向判別回路100は必要となる。
(第9の実施形態)
図27に示す第9の実施形態は、第1の実施形態の駆動回路と第3の実施形態で説明した駆動方向判別回路200を用いた半ブリッジ回路を2組用い、そして第7の実施形態で説明した入力信号方向判別回路を用いて、Hブリッジ回路を構成した場合の実施例である。
このHブリッジ回路の動作原理は第3の実施形態の半ブリッジ回路の説明と第7の実施形態のHブリッジ回路の説明とで重複するので、この実施例の動作に関する説明は割愛する。
なお、第9の実施形態は第1の実施形態の駆動回路と第3の実施形態で説明した駆動方向判別回路200を用いたHブリッジ回路としたが、第9の実施形態としてはHブリッジ回路でなく図36と図37に図示した3相インバータ回路あるいは多相インバータ回路としても良い。
図27に示す第9の実施形態は、第1の実施形態の駆動回路と第3の実施形態で説明した駆動方向判別回路200を用いた半ブリッジ回路を2組用い、そして第7の実施形態で説明した入力信号方向判別回路を用いて、Hブリッジ回路を構成した場合の実施例である。
このHブリッジ回路の動作原理は第3の実施形態の半ブリッジ回路の説明と第7の実施形態のHブリッジ回路の説明とで重複するので、この実施例の動作に関する説明は割愛する。
なお、第9の実施形態は第1の実施形態の駆動回路と第3の実施形態で説明した駆動方向判別回路200を用いたHブリッジ回路としたが、第9の実施形態としてはHブリッジ回路でなく図36と図37に図示した3相インバータ回路あるいは多相インバータ回路としても良い。
(第10の実施形態)
図28に示す第10の実施形態は第1の実施形態の駆動回路と第3の実施形態の駆動方向判別回路300を用いた半ブリッジ回路を2組用いてHブリッジ回路を構成した場合の実施例である。
このHブリッジ回路の動作原理は第4の実施形態における駆動回路と第3の実施形態の駆動方向判別回路300を用いた半ブリッジ回路のものと同じなので、この実施例の動作に関する説明は割愛する。
なお、第10の実施形態は第1の実施形態の駆動回路と第3の実施形態の駆動方向判別回路300を用いたHブリッジ回路としたが、第10の実施形態としてはHブリッジ回路でなく図38と図39に図示した3相インバータ回路あるいは多相インバータ回路としても良い。
図28に示す第10の実施形態は第1の実施形態の駆動回路と第3の実施形態の駆動方向判別回路300を用いた半ブリッジ回路を2組用いてHブリッジ回路を構成した場合の実施例である。
このHブリッジ回路の動作原理は第4の実施形態における駆動回路と第3の実施形態の駆動方向判別回路300を用いた半ブリッジ回路のものと同じなので、この実施例の動作に関する説明は割愛する。
なお、第10の実施形態は第1の実施形態の駆動回路と第3の実施形態の駆動方向判別回路300を用いたHブリッジ回路としたが、第10の実施形態としてはHブリッジ回路でなく図38と図39に図示した3相インバータ回路あるいは多相インバータ回路としても良い。
また図29に同じく、第1の実施形態の駆動回路と第3の実施形態の駆動方向判別回路300を用いたHブリッジ回路を構成した実施例を図示する。これは図28のHブリッジ回路からリバース側回路の半ブリッジ回路の駆動方向判別回路300を削除したものである。Hブリッジ回路の場合、半ブリッジ回路が2相しかなく、1相分のフォワード側回路の半ブリッジ回路出力の負荷駆動電流方向が判別できれば、他方のリバース側回路の半ブリッジ回路出力の負荷駆動電流方向が決まってしまうために、リバース側回路の駆動方向判別回路100が削除できる。3相インバータ回路または多相インバータ回路では各相の半ブリッジ回路ごとに駆動方向判別回路300は必要となる。
(第11の実施形態)
図30に示す第11の実施形態は、第1の実施形態の駆動回路と第5の実施形態で説明した駆動方向判別回路400を用いた半ブリッジ回路を2組用い、そして第7の実施形態で説明した入力信号方向判別回路を用いて、Hブリッジ回路を構成した場合の実施例である。
図30に示す第11の実施形態は、第1の実施形態の駆動回路と第5の実施形態で説明した駆動方向判別回路400を用いた半ブリッジ回路を2組用い、そして第7の実施形態で説明した入力信号方向判別回路を用いて、Hブリッジ回路を構成した場合の実施例である。
このHブリッジ回路の動作原理は第5の実施形態の半ブリッジ回路の説明と第7の実施形態のHブリッジ回路の説明とで重複するので、この実施例の動作に関する説明は割愛する。
なお、第11の実施形態は第1の実施形態の駆動回路と第5の実施形態で説明した駆動方向判別回路400を用いたHブリッジ回路としたが、第11の実施形態としてはHブリッジ回路でなく図40と図41に図示した3相インバータ回路あるいは多相インバータ回路としても良い。
(第12の実施形態)
図31に示す第12の実施形態は第1の実施形態の駆動回路と第3の実施形態の駆動方向判別回路300と駆動方向判別回路300Hとを用いた半ブリッジ回路を2組用いてHブリッジ回路を構成した場合の実施例である。
図31に示す第12の実施形態は第1の実施形態の駆動回路と第3の実施形態の駆動方向判別回路300と駆動方向判別回路300Hとを用いた半ブリッジ回路を2組用いてHブリッジ回路を構成した場合の実施例である。
このHブリッジ回路の動作原理は第6の実施形態の第1の実施形態の駆動回路と第3の実施形態の駆動方向判別回路300と駆動方向判別回路300Hとを用いた半ブリッジ回路のものと同じなので、この実施例の動作に関する説明は割愛する。
なお、第12の実施形態は第1の実施形態の駆動回路と第3の実施形態の駆動方向判別回路300および駆動方向判別回路300Hを用いたHブリッジ回路としたが、第12の実施形態としてはHブリッジ回路でなく図42と図43に図示した3相インバータ回路あるいは多相インバータ回路としても良い。
以上説明したように、本発明は、半導体集積回路装置に搭載される駆動装置は、
スイッチングデバイスのオフ期間中に制御端子に容量性の電流が流れるスイッチングデバイスを駆動するための駆動回路と、この駆動回路が駆動する負荷電流の方向を判別する駆動方向判別回路とを有する。この構成により、2組のスイッチングデバイスと、駆動回路と駆動方向判別回路との組み合わせを用いた半ブリッジ回路は、出力電圧の変化による電磁障害レベルを最適に調整することができ、かつ貫通モード(シュートスルーあるいは誤点孤)を防止でき、スイッチングデバイスで負荷を駆動するのに最適な半ブリッジ回路となる。
スイッチングデバイスのオフ期間中に制御端子に容量性の電流が流れるスイッチングデバイスを駆動するための駆動回路と、この駆動回路が駆動する負荷電流の方向を判別する駆動方向判別回路とを有する。この構成により、2組のスイッチングデバイスと、駆動回路と駆動方向判別回路との組み合わせを用いた半ブリッジ回路は、出力電圧の変化による電磁障害レベルを最適に調整することができ、かつ貫通モード(シュートスルーあるいは誤点孤)を防止でき、スイッチングデバイスで負荷を駆動するのに最適な半ブリッジ回路となる。
1 上側トランジスタ
2 下側トランジスタ
3 上側駆動回路
4 下側駆動回路
5 駆動制御回路
6 レベルシフト
7 負荷スイッチ
8 切替手段
9 遅延回路
10 インバータ
11 負荷
2 下側トランジスタ
3 上側駆動回路
4 下側駆動回路
5 駆動制御回路
6 レベルシフト
7 負荷スイッチ
8 切替手段
9 遅延回路
10 インバータ
11 負荷
Claims (16)
- 制御端子を有しているスイッチングデバイスのオフ期間中に前記制御端子を経て容量性の電流が流れるスイッチングデバイスを駆動する駆動回路であって、
前記スイッチングデバイスをオンまたはオフさせる制御信号を受けるための入力端子と、
前記入力端子の第1レベルまたは第2レベル信号に応じて前記デバイスの前記制御端子に駆動電流をソース出力するソース回路と、
前記入力端子の第2レベルまたは第1レベル信号に応じて前記スイッチングデバイスの前記制御端子に駆動電流をシンク出力するシンク回路と、
前記スイッチングデバイスのオフ期間中に制御端子を経て容量性の電流をシンクする電流シンクトランジスタと、
前記入力端子の信号に応じて前記ソース回路の入力駆動信号と、前記シンク回路あるいは前記シンクトランジスタへの入力駆動信号とを生成するI/F回路と、
前記シンク回路または前記シンクトランジスタへの入力駆動信号を前記シンク回路かあるいは前記シンクトランジスタのどちらに入力駆動信号として出力するかを選択するセレクタと、
この選択動作を制御する前記セレクタへの選択信号を受ける入力端子とを
備えていることを特徴とする駆動回路。 - 前記セレクタは、前記入力駆動信号を前記シンク回路に出力してこのシンク回路を駆動する時は前記シンクトランジスタをオフさせる信号を送り、また前記入力駆動信号を前記シンクトランジスタの制御端子に出力してこのトランジスタを駆動する時は前記シンク回路をオフさせる信号を送るかあるいは前記シンク回路を継続してオンさせる信号を送る事を特徴とする、請求項1に記載の駆動回路。
- 前記ソース回路のソース電流と前記シンク回路のシンク電流は、前記スイッチングデバイスの制御端子に適切な駆動電流を与え、複数の前記スイッチングデバイスと前記駆動回路で構成される半ブリッジ回路、Hブリッジ回路、3相インバータ回路等の出力電圧のスルーレートを適切な値に設定する事を特徴とする請求項1に記載の駆動回路。
- 前記電流シンクトランジスタの電流能力は十分にあり、前記スイッチングデバイスの制御端子に流れる容量性電流を十分に吸い込める事を特徴とする請求項1に記載の駆動回路。
- 負荷への電流供給を制御する上側スイッチングデバイス(T1)と下側スイッチングデバイス(T2)と、
前記上側スイッチングデバイス(T1)と下側スイッチングデバイス(T2)をそれぞれ駆動する上側駆動回路(DU)と下側駆動回路(DL)と、
上側スイッチングデバイス(T1)を駆動するため、上側駆動回路(DU)へ入力される上側駆動信号(GUD)を生成すると共に、下側スイッチングデバイス(T2)を駆動するため、下側駆動回路(DL)へ入力される下側駆動信号(GLD)を生成する駆動制御回路と、
上側駆動回路(DU)へ上側駆動信号(GUD)を伝達するレベルシフトと、
負荷への電流方向を切り替える切替手段と、
前記切替手段からの方向信号の極性を反転させるインバータと
を有し、
前記上側駆動回路(DU)は、
前記上側スイッチングデバイス(T1)をオンまたはオフさせる制御信号を受けるための入力端子と、
前記入力端子の第1レベルまたは第2レベル信号に応じて前記上側スイッチングデバイス(T1)の前記制御端子に駆動電流をソース出力する上側ソース回路と、
前記入力端子の第2レベルまたは第1レベル信号に応じて前記上側スイッチングデバイス(T1)の前記制御端子に駆動電流をシンク出力する上側シンク回路と、
前記上側スイッチングデバイス(T1)のオフ期間中に制御端子を経て容量性の電流をシンクする上側シンクトランジスタ(M1)と、
前記入力端子の信号に応じて前記上側ソース回路への第1入力駆動信号を生成すると共に、前記上側シンク回路あるいは前記上側シンクトランジスタ(M1)への第2入力駆動信号とを生成する上側I/F回路と、
前記第2入力駆動信号を、前記インバータからの信号に基づき、前記上側シンク回路または前記上側シンクトランジスタのいずれかに選択供給するセレクタとを有する一方、
前記下側駆動回路(DL)は、
前記下側スイッチングデバイス(T2)をオンまたはオフさせる制御信号を受けるための入力端子と、
前記入力端子の第1レベルまたは第2レベル信号に応じて前記下側スイッチングデバイス(T2)の前記制御端子に駆動電流をソース出力する下側ソース回路と、
前記入力端子の第2レベルまたは第1レベル信号に応じて前記下側スイッチングデバイス(T2)の前記制御端子に駆動電流をシンク出力する下側シンク回路と、
前記下側スイッチングデバイス(T2)のオフ期間中に制御端子を経て容量性の電流をシンクする下側シンクトランジスタ(M2)と、
前記入力端子の信号に応じて前記下側ソース回路への第1入力駆動信号を生成すると共に、前記下側シンク回路あるいは前記下側シンクトランジスタ(M2)への第2入力駆動信号とを生成する下側I/F回路と、
前記第2入力駆動信号を、前記切替手段からの信号に基づき、前記下側シンク回路または前記下側シンクトランジスタのいずれかに選択供給するセレクタと
を有することを特徴とする駆動装置。 - 更に、前記切替手段からの方向信号を所定時間遅延させる遅延回路を有することを特徴とする請求項5に記載の駆動装置。
- 更に駆動方向判別回路を有し、
該駆動方向判別回路は、
前記負荷への出力電圧が所定の閾値電圧を越えているかどうかを検出するヒステリシス・コンパレータと、
前記コンパレータへの出力及び、前記上側駆動信号(GUD)と前記下側駆動信号(GLD)の少なくともいずれか一方を用い、負荷に流れる電流が正方向か、逆方向かを検出して、第1方向検出信号(LD)又は第2方向検出信号(HD)を出力する方向検出回路と、
前記第1方向検出信号(LD)の一方のエッジを検出して第1パルスを出力する一方、第1方向検出信号(LD)の他方のエッジを検出して第2パルスを出力する、第1微分パルス回路と、
前記第2方向検出信号(HD)の一方のエッジを検出して第3パルスを出力する一方、第2方向検出信号(HD)の他方のエッジを検出して第4パルスを出力する、第2微分パルス回路と、
前記第2パルス、第4パルスを第1論理和で一つ出力にまとめると共に、前記第1パルス、第3パルスを第2論理和で一つ出力にまとめるパルス加算回路と、
パルス加算回路の出力を受けてセットまたはリセットするフリップフロップと
を有することを特徴とする請求項5に記載の駆動装置。 - 前記ヒステリシス・コンパレータは、高い閾値電圧と低い閾値電圧を有し、前記負荷への出力電圧が高い閾値電圧より上がると第1レベルを出力する一方、前記負荷への出力電圧が低い閾値電圧より下がると第2レベルを出力することを特徴とする請求項7に記載の駆動装置。
- 前記負荷への出力電圧は、上側スイッチングデバイスT1と下側スイッチングデバイスT2よりも下流側で検出することを特徴とする請求項7に記載の駆動装置。
- 前記負荷への出力電圧は、上側スイッチングデバイスT1と下側スイッチングデバイスT2よりも上流側で検出することを特徴とする請求項7に記載の駆動装置。
- 更に、前記ヒステリシス・コンパレータからの出力を所定時間遅延させる遅延回路を有することを特徴とする請求項7に記載の駆動装置。
- 更に、前記切替手段からの方向信号の一方にエッジを検出して第5パルスを出力する一方、該方向信号の他方のエッジを検出して第6パルスを出力する、第3微分パルス回路を有し、
第5パルスを前記第2論理和に加える一方、第6パルスを前記第1論理和に加えることを特徴とする請求項7に記載の駆動装置。 - 前記駆動方向判別回路は、前記上側駆動回路(DU)と前記下側駆動回路(DL)と共通用に一つ設けたことを特徴とする請求項7に記載の駆動装置。
- 前記駆動方向判別回路は、前記上側駆動回路(DU)と前記下側駆動回路(DL)とにそれぞれ一つづつ設けたことを特徴とする請求項7に記載の駆動装置。
- 前記負荷への電流供給が2相の場合、それぞれの相に対し、個別に電流供給を制御することを特徴とする請求項5に記載の駆動装置。
- 前記負荷への電流供給が3相の場合、それぞれの相に対し、個別に電流供給を制御することを特徴とする請求項5に記載の駆動装置。
Priority Applications (3)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2010114267A JP2011244191A (ja) | 2010-05-18 | 2010-05-18 | 駆動装置 |
US13/102,426 US20110285378A1 (en) | 2010-05-18 | 2011-05-06 | Drive device |
CN2011101324254A CN102394616A (zh) | 2010-05-18 | 2011-05-17 | 驱动装置 |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2010114267A JP2011244191A (ja) | 2010-05-18 | 2010-05-18 | 駆動装置 |
Publications (1)
Publication Number | Publication Date |
---|---|
JP2011244191A true JP2011244191A (ja) | 2011-12-01 |
Family
ID=44971982
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP2010114267A Pending JP2011244191A (ja) | 2010-05-18 | 2010-05-18 | 駆動装置 |
Country Status (3)
Country | Link |
---|---|
US (1) | US20110285378A1 (ja) |
JP (1) | JP2011244191A (ja) |
CN (1) | CN102394616A (ja) |
Cited By (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
KR20170077682A (ko) * | 2015-12-28 | 2017-07-06 | 전자부품연구원 | 양방향 부하 구동드라이버 및 이를 설정하는 방법 |
Families Citing this family (13)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US8860398B2 (en) | 2011-02-11 | 2014-10-14 | Fairchild Semiconductor Corporation | Edge rate control gate driver for switching power converters |
US8648643B2 (en) * | 2012-02-24 | 2014-02-11 | Transphorm Inc. | Semiconductor power modules and devices |
US8787990B2 (en) | 2012-05-09 | 2014-07-22 | Blackberry Limited | System and method for controlling electromagnetic interference in portable electronic devices having a radio frequency subsystem |
EP2662996B1 (en) * | 2012-05-09 | 2016-08-03 | BlackBerry Limited | System and method for controlling electromagnetic interference in portable electronic devices having a radio frequency subsystem |
US8988059B2 (en) * | 2013-01-28 | 2015-03-24 | Qualcomm Incorporated | Dynamic switch scaling for switched-mode power converters |
JP5907199B2 (ja) * | 2014-03-12 | 2016-04-26 | トヨタ自動車株式会社 | 半導体装置及び半導体装置の制御方法 |
JP6766352B2 (ja) * | 2015-12-15 | 2020-10-14 | ブラザー工業株式会社 | インタフェース回路 |
EP3316463A1 (de) * | 2016-10-27 | 2018-05-02 | Siemens Aktiengesellschaft | Ändern eines schaltzustands einer schalt-halbbrücke |
US10193544B2 (en) * | 2017-04-21 | 2019-01-29 | Ford Global Technologies, Llc | Minimizing ringing in wide band gap semiconductor devices |
JP7295647B2 (ja) * | 2019-02-05 | 2023-06-21 | ローム株式会社 | ブリッジ出力回路、電源装置及び半導体装置 |
US11831249B2 (en) * | 2019-11-06 | 2023-11-28 | Toshiba Mitsubishi-Electric Industrial Systems Corporation | Power conversion apparatus |
TWI705664B (zh) * | 2020-01-08 | 2020-09-21 | 大陸商上海瀚薪科技有限公司 | 一種碳化矽功率元件、驅動電路及控制方法 |
CN113556027B (zh) * | 2021-06-25 | 2023-05-02 | 上海晶丰明源半导体股份有限公司 | 一种半桥驱动电路及系统 |
Family Cites Families (10)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
IT1228028B (it) * | 1988-12-15 | 1991-05-27 | Sgs Thomson Microelectronics | Generatore di segnali di pilotaggio per transistori connessi in configurazione a semiponte |
US5105099A (en) * | 1991-03-01 | 1992-04-14 | Harris Corporation | Level shift circuit with common mode rejection |
US6353345B1 (en) * | 2000-04-04 | 2002-03-05 | Philips Electronics North America Corporation | Low cost half bridge driver integrated circuit with capability of using high threshold voltage DMOS |
JP3773863B2 (ja) * | 2001-07-19 | 2006-05-10 | 三菱電機株式会社 | 半導体装置 |
US6646469B2 (en) * | 2001-12-11 | 2003-11-11 | Koninklijke Philips Electronics N.V. | High voltage level shifter via capacitors |
EP1471626A3 (en) * | 2003-04-24 | 2006-05-10 | International Rectifier Corporation | Fault protected self-oscillating full-bridge driver |
WO2009126930A2 (en) * | 2008-04-11 | 2009-10-15 | Asic Advantage Inc. | Voltage level shifter |
JP5309915B2 (ja) * | 2008-11-17 | 2013-10-09 | サンケン電気株式会社 | レベルシフト回路 |
JP2010220196A (ja) * | 2009-02-20 | 2010-09-30 | Rohm Co Ltd | スイッチング出力回路およびスイッチング電源 |
US20110006828A1 (en) * | 2009-07-10 | 2011-01-13 | Grenergy Opto,Inc. | Differential type level shifter |
-
2010
- 2010-05-18 JP JP2010114267A patent/JP2011244191A/ja active Pending
-
2011
- 2011-05-06 US US13/102,426 patent/US20110285378A1/en not_active Abandoned
- 2011-05-17 CN CN2011101324254A patent/CN102394616A/zh active Pending
Cited By (2)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
KR20170077682A (ko) * | 2015-12-28 | 2017-07-06 | 전자부품연구원 | 양방향 부하 구동드라이버 및 이를 설정하는 방법 |
KR102140026B1 (ko) | 2015-12-28 | 2020-07-31 | 전자부품연구원 | 양방향 부하 구동드라이버 및 이를 설정하는 방법 |
Also Published As
Publication number | Publication date |
---|---|
CN102394616A (zh) | 2012-03-28 |
US20110285378A1 (en) | 2011-11-24 |
Similar Documents
Publication | Publication Date | Title |
---|---|---|
JP2011244191A (ja) | 駆動装置 | |
JP5178799B2 (ja) | モータ制御装置 | |
TWI438998B (zh) | 電流平衡電路及方法 | |
JP4717449B2 (ja) | スイッチング・レギュレータ回路 | |
JP5398356B2 (ja) | 電動機制御装置 | |
US20190158071A1 (en) | Driver chip and driving method of a half bridge circuit | |
JP2005534271A (ja) | 単位時間当たりの電圧変化率“dv/dt”制御機能とEMI/スイッチング損失の低減機能を備えた汎用閉ループ制御システム | |
US9496788B2 (en) | Multi-phase boost converter with phase self-detection and detecting circuit thereof | |
JP6459901B2 (ja) | 多相コンバータ | |
US20070145940A1 (en) | PWM signal generation apparatus and method thereof and motor control apparatus and method thereof | |
US8624655B2 (en) | Level shifter circuit and gate driver circuit including the same | |
JP2013162568A (ja) | モータ駆動制御システム | |
JP2016158361A (ja) | スイッチ駆動回路 | |
JP5380041B2 (ja) | マルチフェーズ型dc/dcコンバータ | |
US7884583B2 (en) | Speed recognition for half bridge control | |
EP2712087A1 (en) | Semiconductor device and circuit for controlling electric potential of gate of insulated-gate type switching element | |
KR20110097111A (ko) | 스위치 구동 회로 및 스위치 구동 방법 | |
JP2009016997A (ja) | スイッチング回路 | |
JP6354937B2 (ja) | 駆動回路、集積回路装置及びチャージポンプ回路の制御方法 | |
KR101045176B1 (ko) | 기준전류 기울기를 이용한 히스테리시스 전류제어기 | |
JP2010119177A (ja) | マルチフェーズ型dc/dcコンバータ | |
US6208541B1 (en) | PWM inverter apparatus | |
JP2005051959A (ja) | 電力変換装置のノイズ低減方法および回路 | |
JP4543021B2 (ja) | 電源装置及びその制御回路並びに制御方法 | |
JP5211611B2 (ja) | インバータの駆動回路およびインバータの制御回路 |