JP3773863B2 - 半導体装置 - Google Patents
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Description
【発明の属する技術分野】
本発明は半導体装置に関し、特にdv/dt過渡信号による誤動作を防止したパワーデバイスのレベルシフト回路に関する。
【0002】
【従来の技術】
図36に、従来のパワーデバイスのレベルシフト回路90の構成を示す。なお、図36に示す構成は、特開平9−200017号公報に開示されている。
【0003】
図36において電源PSの正極と負極(接地電位GND)との間に、IGBT(絶縁ゲート型バイポーラトランジスタ)などのパワーデバイス12および13がトーテムポール接続され、ハーフブリッジ型パワーデバイスを構成している。また、パワーデバイス12および13には、それぞれ、フリーホイールダイオードD1およびD2が逆並列接続されている。そして、パワーデバイス12とパワーデバイス13との接続点N1には負荷(モータなどの誘導性負荷)14が接続される構成となっている。
【0004】
図36において、パワーデバイス12はパワーデバイス13との接続点N1の電位を基準電位として、当該基準電位と電源PSが供給する電源電位との間でスイッチング動作するデバイスであり、高電位側パワーデバイスと呼称される。
【0005】
また、パワーデバイス13は接地電位を基準電位として、当該基準電位と接続点N1の電位との間でスイッチング動作するデバイスであり、低電位側パワーデバイスと呼称される。
【0006】
従って、図36に示すレベルシフト回路90は、高電位側パワーデバイス駆動回路HDと、低電位側パワーデバイス駆動回路LDとに区別される。
【0007】
高電位側パワーデバイスの駆動回路HDは、当該駆動回路の電源となる高電位側電源10の正極と負極との間に直列に接続されたNMOSトランジスタ24および25を有し、NMOSトランジスタ24および25を相補的にオン、オフさせることでパワーデバイス12をスイッチングする回路である。なお、高電位側電源10の負極は接続点N1に接続されている。また、NMOSトランジスタ24および25の接続点の電圧を高電位側出力電圧HOと呼称する。
【0008】
また、高電位側パワーデバイス駆動回路HDはNMOSトランジスタ24および25を駆動させるために、外部に設けられたマイクロコンピュータなどから与えられ、接地電位を基準として発生されたパルス状の入力信号S1の正および負のレベル遷移に応答して、パルス状のオン信号およびオフ信号を発生させるパルス発生回路3を有している。
【0009】
パルス発生回路3の2つの出力はレベルシフトトランジスタである高耐圧Nチャネル型電界効果トランジスタ(HNMOSトランジスタと呼称)4および5のゲート電極に接続されている。そして、オン信号はHNMOSトランジスタ4のゲート電極に、オフ信号はHNMOSトランジスタ5のゲート電極に与えられる構成となっている。
【0010】
HNMOSトランジスタ4および5のドレイン電極はそれぞれ、抵抗29および30の一方端に接続されるとともに、インバータ回路6および7の入力にも接続されている。
【0011】
そして、インバータ回路6および7の出力は保護回路8の入力に接続され、保護回路8の出力はSRフリップフロップ回路9のセット入力およびリセット入力に接続されている。ここで、保護回路8はSRフリップフロップ回路9の誤動作を防止するためのフィルタ回路であり、論理ゲートによって構成されている。なお、以下においては保護回路8をフィルタ回路8と呼称する場合もある。
【0012】
SRフリップフロップ回路9のQ出力はNMOSトランジスタ24のゲート電極に接続されるとともに、インバータ回路23の入力にも接続され、インバータ回路23の出力はNMOSトランジスタ25のゲート電極に接続されている。
【0013】
なお、抵抗29および30の他方端はNMOSトランジスタ24のドレイン電極側、すなわち高電位側電源10の正極(この電圧を高電位側浮遊電源絶対電圧VBと呼称)に接続されている。また、NMOSトランジスタ24のソース電極、すなわち高電位側電源10の負極(この電圧を高電位側浮遊電源オフセット電圧VSと呼称)は、ダイオード21および22のアノードに接続され、ダイオード21および22のカソードは、それぞれHNMOSトランジスタ4および5のドレイン電極に接続されている。
【0014】
また、低電位側パワーデバイス駆動回路LDは、当該駆動回路の電源となる低電位側電源11の正極(この電圧を低電位側固定電源電圧VCCと呼称)と負極(接地電位)との間に直列に接続されたNMOSトランジスタ27および28を有し、NMOSトランジスタ27および28を相補的にオン、オフさせることでパワーデバイス13をスイッチングする回路である。ここで、NMOSトランジスタ27および28の接続点の電圧を低電位側出力電圧LOと呼称し、ここの電圧変化が制御信号S7となって、パワーデバイス13が制御される。なお、NMOSトランジスタ27は、外部から与えられる入力信号S0によって制御され、NMOSトランジスタ28は、入力信号S0をインバータ回路26で反転した信号によって制御されるように構成されている。
【0015】
次に、図37に示すタイミングチャートを用いて、レベルシフト回路90の動作について説明する。
【0016】
図37において、外部から与えられるパルス状の入力信号S1の正および負のレベル遷移に応答して、パルス発生回路3がオン信号S2およびオフ信号S3としてパルスを順次発生させる。
【0017】
まず、オン信号S2として“H(高電位)”に遷移するパルス信号が与えられる。このときオフ信号S3は“L(低電位)”状態であり、オン信号S2によって、HNMOSトランジスタ4がオンする。なお、HNMOSトランジスタ5はオフ状態である。
【0018】
それによってHNMOSトランジスタ4に接続された抵抗29に電圧降下が発生し、インバータ回路6に“L”信号が入力される。一方、HNMOSトランジスタ5に接続された抵抗30には電圧降下が発生しないので、インバータ回路7には“H”信号が入力され続ける。よって、インバータ回路6の出力信号S4は“H”に遷移するパルス信号となり、インバータ回路7の出力信号S5は“L”状態を維持する。
【0019】
そして、インバータ回路6および7の出力信号S4およびS5を受けた保護回路8からは、出力信号S6として、インバータ回路6の出力信号S4に対応してパルス信号が出力され、出力信号S7として、インバータ回路7の出力信号S5に対応して“L”信号が出力される。
【0020】
なおオフ信号S3として“H(高電位)”に遷移するパルス信号が与えられた場合も、上記と同様の動作を行い、保護回路8からは、出力信号S7として、インバータ回路7の出力信号S5に対応してパルス信号が出力され、出力信号S6として、インバータ回路6の出力信号S4に対応して“L”信号が出力される。
【0021】
この結果、SRフリップフロップ回路9の出力信号S8はオン信号が与えられるタイミングで“H”に遷移し、オフ信号が与えられるタイミングで“L”に遷移する。なお、NMOSトランジスタ24および25を相補的にオン、オフさせることで得られる、パワーデバイス12の制御信号S9も同様の信号となる。
【0022】
ここで問題となるのは、パワーデバイス12および13で構成されるハーフブリッジ型パワーデバイスのスイッチング状態によって、接続点N1からダイオード21および22のアノードに至るラインで発生するdv/dt過渡信号である。
【0023】
dv/dt過渡信号が発生すると、HNMOSトランジスタ4および5のドレイン−ソース間の寄生静電容量とdv/dt過渡信号との積算で得られるdv/dt電流がHNMOSトランジスタ4および5に同時に流れる。
【0024】
これにより、オン信号およびオフ信号の代わりに、信号S2およびS3としてdv/dt過渡信号による誤りパルスP1およびP2が同時に与えられることになるが、保護回路8は、このような場合に、SRフリップフロップ回路9に同時に信号入力が行われることを防止するように構成されている。
【0025】
【発明が解決しようとする課題】
しかし、保護回路8は、信号S2およびS3としてdv/dt過渡信号による誤りパルスが同時に与えられた場合はフィルタとして機能するが、dv/dt過渡信号による誤りパルスP1およびP2が、HNMOSトランジスタ4および5の素子特性のばらつきにより、僅かでも時間差を有して与えられた場合には、保護回路8の出力信号S6およびS7には時間差に応じた幅のパルス信号P11およびP12が与えられ、パルス信号P11およびP12によってパワーデバイス12がオン状態、あるいはオフ状態となる誤動作が発生する。
【0026】
そして、パワーデバイス12が誤動作すると、次に正常なオン信号あるいはオフ信号が与えられるまで誤動作が維持され、場合によっては、パワーデバイス12および13が短絡して不具合が生じる可能性がある。
【0027】
本発明は上記のような問題点を解消するためになされたもので、dv/dt過渡信号が時間差を有して与えられた場合でも、パワーデバイスの誤動作を防止できるレベルシフト回路を提供することを目的とする。
【0028】
【課題を解決するための手段】
本発明に係る請求項1記載の半導体装置は、直列に接続され、高電位の主電源電位と低電位の主電源電位との間に介挿された第1および第2のスイッチングデバイスの駆動制御を行う半導体装置であって、前記第1および第2のスイッチングデバイスのうち、高電位側スイッチングデバイスの導通/非導通を制御する制御部と、前記高電位側スイッチングデバイスの導通を示す第1状態および前記高電位側スイッチングデバイスの非導通を示す第2状態を有する第1の入力信号の、前記第1および第2状態に対応して、第1および第2の反復パルス信号を発生するパルス発生部と、前記第1および第2の反復パルス信号を、高電位側へとレベルシフトして、それぞれ第1および第2のレベルシフト済み反復パルス信号を得るレベルシフト部とを備え、前記制御部は、前記第1および第2のレベルシフト済み反復パルス信号に基づいて、それぞれ、前記高電位側スイッチングデバイスを導通または非導通させる制御信号を前記高電位側スイッチングデバイスに出力し、前記パルス発生部は、前記第1の入力信号が前記第1状態を維持している期間、前記第1の反復パルス信号を出力し、前記第1の入力信号が前記第2状態を維持している期間、前記第2の反復パルス信号を出力する。
【0029】
本発明に係る請求項2記載の半導体装置は、前記パルス発生部が、クロック信号を生成するクロック信号発生部と、前記クロック信号と前記第1の入力信号とを受け、前記第1の入力信号が前記第1状態にある期間のみ、前記クロック信号を前記第1の反復パルス信号として出力し、前記第1の入力信号が前記第2状態にある期間のみ、前記クロック信号を前記第2の反復パルス信号として出力する反復パルス発生部とを備えている。
【0030】
本発明に係る請求項3記載の半導体装置は、前記パルス発生部が、外部クロック信号と前記第1の入力信号とを受け、前記第1の入力信号が前記第1状態にある期間のみ、前記外部クロック信号を前記第1の反復パルス信号として出力し、前記第1の入力信号が前記第2状態にある期間のみ、前記外部クロック信号を前記第2の反復パルス信号として出力する反復パルス発生部を備え、前記第1の入力信号は、前記外部クロック信号に同期している。
【0031】
本発明に係る請求項4記載の半導体装置は、前記第1および第2のレベルシフト済み反復パルス信号を受け、両者の論理和を取って前記クロック信号または外部クロック信号を再生し、内部クロック信号として出力する論理回路をさらに備えている。
【0032】
本発明に係る請求項5記載の半導体装置は、前記パルス発生部が、前記第1の入力信号を受け、前記第1の入力信号が前記第1状態に遷移するのと同期して、前記第1の入力信号が前記第1状態にある期間のみ、前記第1の反復パルス信号を出力する第1の発振回路と、前記第1の入力信号を受け、前記第1の入力信号が前記第2状態に遷移するのと同期して、前記第1の入力信号が前記第2状態にある期間のみ、前記第2の反復パルス信号を出力する第2の発振回路とを備えている。
【0033】
本発明に係る請求項6記載の半導体装置は、前記第1および第2のスイッチングデバイスのうち、低電位側スイッチングデバイスは、第2の入力信号によって導通/非導通が制御され、前記半導体装置は、前記クロック信号または外部クロック信号と前記第2の入力信号とを受け、前記第2の入力信号を前記クロック信号または前記外部クロック信号に同期させて同期制御信号として出力する同期回路をさらに備え、前記同期制御信号によって前記第2のスイッチングデバイスの導通/非導通を制御する。
【0034】
本発明に係る請求項7記載の半導体装置は、前記パルス発生部は、クロック信号を生成するクロック信号発生部と、前記クロック信号と前記第1の入力信号とを受け、前記第1の入力信号が前記第1状態にある期間のみ、前記クロック信号を第1の信号として出力し、前記第1の入力信号が前記第2状態にある期間のみ、前記クロック信号を第2の信号として出力する反復パルス発生部と、前記第1の入力信号を受け、前記第1の入力信号の各周期において、前記第1の入力信号が前記第1状態に遷移するのと同期した1つのパルスを有する第3の信号を出力する第1のワンショットパルス発生回路と、前記第1の入力信号の反転信号を受け、前記第1の入力信号の各周期において、前記第1の入力信号が前記第2状態に遷移するのと同期した1つのパルスを有する第4の信号を出力する第2のワンショットパルス発生回路と、前記第1および前記第3の信号を受け、両者の論理和を取って前記第1の反復パルス信号として出力する第1の論理回路と、前記第2および前記第4の信号を受け、両者の論理和を取って前記第2の反復パルス信号として出力する第2の論理回路とを備えている。
【0035】
本発明に係る請求項8記載の半導体装置は、前記パルス発生部が、クロック信号を生成するクロック信号発生部と、前記クロック信号と前記第1の入力信号とを受け、前記第1の入力信号が前記第1状態にある期間のみ、前記クロック信号を第1の信号として出力し、前記第1の入力信号が前記第2状態にある期間のみ、前記クロック信号を第2の信号として出力する反復パルス発生部と、前記クロック信号と前記第1の入力信号とを受け、前記第1の入力信号が前記第1状態に遷移するのと同期してセットされる第1の出力端と、前記第1の入力信号が前記第2状態に遷移するのと同期してセットされる第2の出力端とを有し、前記クロック信号に同期して、前記第1および第2の出力端がリセットされるラッチ回路と、前記第1の信号と前記第1の出力端から出力される第3の信号とを受け、両者の論理和を取って前記第1の反復パルス信号として出力する第1の論理回路と、前記第2の信号と前記第2の出力端から出力される第4の信号とを受け、両者の論理和を取って前記第2の反復パルス信号として出力する第2の論理回路とを備えている。
【0036】
本発明に係る請求項9記載の半導体装置は、前記パルス発生部が、クロック信号を生成するクロック信号発生部と、前記クロック信号と前記第1の入力信号とを受け、前記第1の入力信号が前記第1状態にある期間のみ、前記クロック信号を第1の信号として出力し、前記第1の入力信号が前記第2状態にある期間のみ、前記クロック信号を第2の信号として出力する反復パルス発生部と、前記クロック信号と前記第1の入力信号とを受け、前記第1の入力信号が前記第1状態に遷移するのと同期してセットされる第1の出力端と、前記第1の入力信号が前記第2状態に遷移するのと同期してセットされる第2の出力端とを有し、前記クロック信号に同期して、前記第1および第2の出力端がリセットされるラッチ回路と、前記第1の信号と前記第1の出力端から出力される第3の信号とを受け、両者の論理和を取って第5の信号として出力する第1の論理回路と、前記第2の信号と前記第2の出力端から出力される第4の信号とを受け、両者の論理和を取って第6の信号として出力する第2の論理回路と、前記第5の信号を受け、前記第5の信号に含まれるパルスのデューティ比を小さくして前記第1の反復パルス信号として出力する第1のワンショットパルス発生回路と、前記第6の信号を受け、前記第6の信号に含まれるパルスのデューティ比を小さくして前記第2の反復パルス信号として出力する第2のワンショットパルス発生回路とを備えている。
【0037】
本発明に係る請求項10記載の半導体装置は、前記反復パルス発生部が、前記クロック信号および前記第1の入力信号が入力される第1のAND回路と、前記クロック信号および前記第1の入力信号の反転信号が入力される第2のAND回路とを有し、前記第1のAND回路から前記第1の反復パルス信号が出力され、前記第2のAND回路から前記第2の反復パルス信号が出力される。
【0039】
本発明に係る請求項11記載の半導体装置は、前記第1および第2の反復パルス信号が、所定間隔以上近接して発生しないように、前記クロック信号に所定の処理を施すクロック信号調整手段をさらに備えている。
【0044】
本発明に係る請求項12記載の半導体装置は、前記第1の入力信号の、前記第2の状態への遷移時から、および前記第1の状態への遷移時から所定期間のみ、前記第1および第2の反復パルス信号を発生するように、前記パルス発生部を制御するパルス制御手段をさらに備えている。
【0048】
本発明に係る請求項13記載の半導体装置は、前記制御部の前段に配設されたフィルタ回路をさらに備え、前記フィルタ回路は、前記第1および第2のレベルシフト済み反復パルス信号が同時に入力されている期間には、前記制御部に対して、直前の前記制御信号を出力し続けるように所定の信号を与える。
【0049】
【発明の実施の形態】
<A.実施の形態1>
<A−1.装置構成>
本発明に係る半導体装置の実施の形態1として、図1にステータス方式のレベルシフト回路100の構成を示す。
【0050】
図1において、電源PSの正極と負極(接地電位GND)との間に、IGBT(絶縁ゲート型バイポーラトランジスタ)などのパワーデバイス12および13がトーテムポール接続され、ハーフブリッジ型パワーデバイスを構成している。また、パワーデバイス12および13には、それぞれ、フリーホイールダイオードD1およびD2が逆並列接続されている。そして、パワーデバイス12とパワーデバイス13との接続点N1には負荷(モータなどの誘導性負荷)14が接続される構成となっている。
【0051】
図1において、パワーデバイス12はパワーデバイス13との接続点N1の電位を基準電位として、当該基準電位と電源PSが供給する電源電位との間でスイッチング動作するデバイスであり、高電位側パワーデバイスと呼称される。
【0052】
また、パワーデバイス13は接地電位を基準電位として、当該基準電位と接続点N1の電位との間でスイッチング動作するデバイスであり、低電位側パワーデバイスと呼称される。
【0053】
レベルシフト回路100は、このようなハーフブリッジ型パワーデバイスの駆動制御をする回路であり、高電位側パワーデバイス駆動回路HD1と、低電位側パワーデバイス駆動回路LDとに区別される。
【0054】
高電位側パワーデバイスの駆動回路HD1は、当該駆動回路の電源となる高電位側電源10の正極と負極との間に直列に接続されたNMOSトランジスタ24および25を有し、NMOSトランジスタ24および25を相補的にオン、オフさせることでパワーデバイス12をスイッチングする回路である。なお、高電位側電源10の負極は接続点N1に接続されている。また、NMOSトランジスタ24および25の接続点の電圧を高電位側出力電圧HOと呼称する。
【0055】
また、高電位側パワーデバイス駆動回路HD1は、NMOSトランジスタ24および25を駆動させるために、一定の周期Tでパルスを出力することで、いわゆる内部クロック信号を生成するクロック信号発生回路16と、クロック信号発生回路16の出力信号S10に同期して外部からの入力信号S1(第1の入力信号)の状態を監視し、接地電位を基準として発生されたパルス状の(第1状態、第2状態の2つの電位状態を有しいてる)入力信号S1を受け、パルス状のオン信号S2(第1の反復パルス信号)およびオフ信号S3(第2の反復パルス信号)を発生させる反復パルス発生回路17とを有している。
【0056】
なお、クロック信号発生回路16および反復パルス発生回路17を合わせて、パルス発生部と呼称することができ、また、両者は、低電位側パワーデバイス駆動回路LDの電源となる低電位側電源11から駆動電力を供給されている。
【0057】
ここで、図2を用いて反復パルス発生回路17の構成の一例について説明する。図2に示すように、反復パルス発生回路17は、2つの2入力AND回路171および172を有している。クロック信号発生回路16の出力信号S10は、AND回路171および172に入力され、外部からの入力信号S1は、AND回路171に入力されるとともに、インバータ回路173を介してAND回路172に入力される構成となっている。そして、AND回路171からオン信号S2が出力され、AND回路172からオフ信号S3が出力される。
【0058】
このような構成により、入力信号S1が“H(高電位)”状態にある期間、すなわちオン期間には、クロック信号をオン信号S2として出力し、入力信号S1が“L(高電位)”状態にある期間、すなわちオフ期間には、クロック信号をオフ信号S3として出力することができる。
【0059】
ここで、図1の説明に戻る。反復パルス発生回路17の2つの出力はレベルシフトトランジスタである高耐圧Nチャネル型電界効果トランジスタ(HNMOSトランジスタと呼称)4および5のゲート電極に接続されている。そして、オン信号はHNMOSトランジスタ4のゲート電極に、オフ信号はHNMOSトランジスタ5のゲート電極に与えられる構成となっている。
【0060】
HNMOSトランジスタ4および5のドレイン電極はそれぞれ、抵抗29および30の一方端に接続されるとともに、インバータ回路6および7の入力にも接続されている。
【0061】
そして、インバータ回路6および7の出力は、SRフリップフロップ回路9のセット入力およびリセット入力に接続されている。
【0062】
SRフリップフロップ回路9のQ出力はNMOSトランジスタ24のゲート電極に接続されるとともに、インバータ回路23の入力にも接続され、インバータ回路23の出力はNMOSトランジスタ25のゲート電極に接続されている。
【0063】
なお、抵抗29および30の他方端はNMOSトランジスタ24のドレイン電極側、すなわち高電位側電源10の正極(この電圧を高電位側浮遊電源絶対電圧VBと呼称)に接続されている。また、NMOSトランジスタ24のソース電極、すなわち高電位側電源10の負極(この電圧を高電位側浮遊電源オフセット電圧VSと呼称)は、ダイオード21および22のアノードに接続され、ダイオード21および22のカソードは、それぞれHNMOSトランジスタ4および5のドレイン電極に接続されている。
【0064】
また、低電位側パワーデバイス駆動回路LDは、当該駆動回路の電源となる低電位側電源11の正極(この電圧を低電位側固定電源電圧VCCと呼称)と負極(接地電位)との間に直列に接続されたNMOSトランジスタ27および28を有し、NMOSトランジスタ27および28を相補的にオン、オフさせることでパワーデバイス13をスイッチングする回路である。
【0065】
ここで、NMOSトランジスタ27および28の接続点の電圧を低電位側出力電圧LOと呼称し、ここの電圧変化が制御信号S17となって、パワーデバイス13が制御される。
【0066】
なお、NMOSトランジスタ27は、外部から与えられる入力信号S0(第2の入力信号)によって制御され、NMOSトランジスタ28は、入力信号S0をインバータ回路26で反転した信号によって制御されるように構成されている。
【0067】
<A−2.装置動作>
次に、図3に示すタイミングチャートを用いて、レベルシフト回路100の動作について説明する。
【0068】
図3において、外部から与えられるパルス状の入力信号S1を受けた反復パルス発生回路17は、クロック信号発生回路16の出力信号S10のパルスが“H”に遷移する(立ち上がる)タイミングで、出力信号S10のパルスに同期したパルスをオン信号S2として反復して出力する。この動作は入力信号S1が“L”に遷移する(立ち下がる)まで維持される。
【0069】
また、パルス状の入力信号S1を受けた反復パルス発生回路17は、入力信号S1が“H”状態を維持している期間は、出力信号S10のパルスに同期したパルスをオフ信号S3として出力することを停止し、入力信号S1が立ち下がった後は、出力信号S10のパルスに同期したパルスをオフ信号S3として出力する。この動作は入力信号S1が“L”の期間は維持される。
【0070】
オン信号S2のパルスによって、HNMOSトランジスタ4が周期的にオンする。なお、HNMOSトランジスタ5は、オン信号S2としてパルスが出力されている期間はオフ状態を維持する。
【0071】
HNMOSトランジスタ4がオンすると、HNMOSトランジスタ4に接続された抵抗29に電圧降下が発生し、インバータ回路6に“L”信号が入力される。一方、HNMOSトランジスタ5に接続された抵抗30には電圧降下が発生しないので、インバータ回路7には“H”信号が入力され続ける。よって、インバータ回路6は出力信号S4としてパルス信号を出力し、インバータ回路7の出力信号S5は“L”状態を維持する。
【0072】
ここで、SRフリップフロップ回路9は反転入力型であり、セット入力に“H”信号、リセット入力に“L”信号が与えられることでセット状態となり、Q出力は“H”信号を出力する。従って、インバータ回路6および7の出力信号S4およびS5を受けたSRフリップフロップ回路9は、出力信号S4の最初のパルスが“H”に遷移する(立ち上がる)タイミングでセット状態となり、そのQ出力からの出力信号S8は“H”状態を維持する。この状態は、出力信号S4としてパルスが反復して出力されている期間は維持され、出力信号S5としてパルスが出力され始めると、出力信号S5の最初のパルスが“H”に遷移する(立ち上がる)タイミングでリセットされる。
【0073】
なお、出力信号S4およびS5により、NMOSトランジスタ24および25を相補的にオン、オフさせることで得られる、パワーデバイス12の制御信号S9も同様の信号となる。
【0074】
なお、入力信号S1が“L”の期間は、オフ信号S3として出力信号S10のパルスと同期したパルスが反復して出力され、HNMOSトランジスタ5が周期的にオンする。
【0075】
HNMOSトランジスタ5がオンすると、HNMOSトランジスタ5に接続された抵抗30に電圧降下が発生し、インバータ回路7に“L”信号が入力される。一方、HNMOSトランジスタ4に接続された抵抗29には電圧降下が発生しないので、インバータ回路6には“H”信号が入力され続ける。よって、インバータ回路7は出力信号S5として、パルスを反復して出力し、インバータ回路6の出力信号S4は“L”状態を維持する。
【0076】
そして、インバータ回路6および7の出力信号S4およびS5を受けたSRフリップフロップ回路9は、出力信号S5の最初のパルスが立ち上がるタイミングでリセット状態となり、そのQ出力からの出力信号S8は“L”状態を維持する。この状態は、出力信号S5としてパルスが反復して出力されている期間は維持される。
【0077】
<A−3.作用効果>
以上説明したように、本発明に係る実施の形態1のレベルシフト回路100においては、外部からの入力信号S1に対応して、オン信号S2およびオフ信号S3には、一定の周期Tでパルスが反復して与えられ、HNMOSトランジスタ4および5が周期的にオンすることで、オン信号S2およびオフ信号S3が高電位側にレベルシフトされて信号S4およびS5(レベルシフト済みオン信号およびオフ信号)となる。
【0078】
従って、オフ期間において、オン信号S2およびオフ信号S3にdv/dt過渡信号による誤りパルスP3およびP4が与えられ、誤りパルスP3によって、SRフリップフロップ回路9がセット状態になっても、その期間は、オフ信号S3に正常なパルスが与えられるまでしか持続しない。従って、パワーデバイス12がオン状態となっている期間が限定され、最大でも周期Tに相当する期間となり、その後は正常に制御されるので、パワーデバイス12および13が共にオン状態となって短絡し、両者に不具合が生じることを防止できる。
【0079】
なお、クロック信号発生回路16のパルスの周期Tは、パルス状の入力信号S1の周期よりも十分に短く、すなわち周波数を高くする。例えば、パワーデバイス12および13が短絡状態になって耐えられる時間は1μsec程度であるので、短絡時間をこれ以内に抑えるためには、信号伝達時間も考慮して1〜2MHzの発振周波数となるようにクロック信号発生回路16を構成すれば良い。
【0080】
<B.実施の形態2>
<B−1.装置構成>
本発明に係る半導体装置の実施の形態2として、図4にレベルシフト回路200の構成を示す。なお、図4において、図1に示したレベルシフト回路100と同一の構成については同一の符号を付し、重複する説明は省略する。
【0081】
図4に示すように、レベルシフト回路200は、高電位側パワーデバイス駆動回路HD2と、低電位側パワーデバイス駆動回路LDとに区別され、高電位側パワーデバイス駆動回路HD2においては、図1に示したレベルシフト回路100において設けられていたクロック信号発生回路16を有さず、外部から与えられるクロック信号を信号S10として反復パルス発生回路17に与える構成となっている。
【0082】
図1に示したレベルシフト回路100では、独自に有するクロック信号発生回路16が発生するパルス信号を用いていたが、この場合、外部からの入力信号S1のパルスが与えられるタイミングと、クロック信号発生回路16から与えられるパルスのタイミングとが一致しない可能性があり、その場合には入力信号S1と、パワーデバイス12の制御信号S9との間で、クロック信号のずれに起因したタイムディレイtdが生じることになる(図3参照)。
【0083】
しかし、本実施の形態のように、外部から与えられるクロック信号を用いることで、タイムディレイtdを解消することができる。
【0084】
<B−2.装置動作>
以下、図5に示すタイミングチャートを用いて、レベルシフト回路200の特徴的な動作について説明する。
【0085】
外部から与えられるパルス状の入力信号S1を受けた反復パルス発生回路17は、外部から与えられる外部クロック信号S10のパルスが立ち上がるタイミングで、外部クロック信号S10のパルスに同期したパルスをオン信号S2として反復して出力する。
【0086】
ここで、レベルシフト回路200を含め、ハーフブリッジ型パワーデバイスを有した装置の制御をマイクロコンピュータ等で行う場合、共通のクロック信号(外部クロック信号)が使用されるので、入力信号S1も当該外部クロック信号に同期して生成されている。
【0087】
従って、反復パルス発生回路17に与えられる外部クロック信号S10と、入力信号S1とは同期しており、入力信号S1の立ち上がりのタイミングと、オン信号S2の最初のパルスが与えられるタイミングとが一致し、両者のずれに起因するタイムディレイは発生しない。
【0088】
これは、入力信号S1の立ち下がりのタイミングと、オフ信号S3のパルスが与えられるタイミングにおいても同様である。
【0089】
<B−3.作用効果>
以上説明したように、本発明に係る実施の形態2のレベルシフト回路200においては、外部からの入力信号S1と同期して、オン信号S2およびオフ信号S3には、一定の周期でパルスが反復して与えられるので、入力信号S1と、パワーデバイス12の制御信号S9との間、すなわち入出力間で、クロック信号のずれに起因したタイムディレイを解消することができ、パワーデバイス12の応答速度の低下を防止できる。
【0090】
<C.実施の形態3>
<C−1.装置構成>
本発明に係る半導体装置の実施の形態3として、図6にレベルシフト回路300の構成を示す。なお、図6において、図1に示したレベルシフト回路100と同一の構成については同一の符号を付し、重複する説明は省略する。
【0091】
図6に示すように、レベルシフト回路300は、高電位側パワーデバイス駆動回路HD3と、低電位側パワーデバイス駆動回路LDとに区別され、高電位側パワーデバイス駆動回路HD3においては、反復して与えられるレベルシフト済みオン信号S4およびレベルシフト済みオフ信号S5の論理和を取ることで、高電位領域において、クロック信号発生回路16の発振周波数と同一周波数のクロック信号を得るOR回路19を有している。
【0092】
すなわち、インバータ回路6および7の出力は、SRフリップフロップ回路9のセット入力およびリセット入力に接続されるとともに、OR回路19の2つの入力にも接続されている。
【0093】
そして、OR回路19の出力信号Scは、SRフリップフロップ回路9のQ出力に接続された保護回路20に与えられる構成となっている。
【0094】
保護回路20は、高電位側電源10の電源電圧の低下など、高電位領域の各構成の動作エラーを検出し、入力の状態に関わらず出力を強制的に停止させる機能を有し、保護回路20の出力は、NMOSトランジスタ24のゲート電極に接続されるとともに、インバータ回路23の入力にも接続されている。
【0095】
なお、保護回路20の出力信号は、SRフリップフロップ回路9の出力信号S8と実質的に同じであるので、両者を共にS8として示している。
【0096】
<C−2.装置動作>
以下、図7に示すタイミングチャートを用いて、レベルシフト回路300の特徴的な動作について説明する。
【0097】
図7は、OR回路19の動作を説明するタイミングチャートであり、反復して与えられるレベルシフト済みオン信号S4およびレベルシフト済みオフ信号S5の論理和を取ることで、出力信号Scとして、クロック信号発生回路16の発振周波数と同一周波数のクロック信号を得ることができることを示している。
【0098】
このような、出力信号Scを保護回路20に与えることで、保護回路20は正確な動作が可能となる。
【0099】
すなわち、保護回路20が、モニターしている高電位領域の構成要素において、エラー動作が所定時間以上持続しないとエラーとみなさないようなフィルタ回路を有する場合、出力信号Scに基づいてエラー動作時間を計測することができるので、計測精度が向上し、正確な保護動作が可能となる。
【0100】
<C−3.作用効果>
以上説明したように、本発明に係る実施の形態3のレベルシフト回路300においては、レベルシフト済みオン信号S4およびレベルシフト済みオフ信号S5の論理和を取ることで、高電位領域において、クロック信号発生回路16の発振周波数と同一周波数のクロック信号を得ることができ、当該クロック信号を保護回路20に与えることで、高電位領域の各構成の動作エラーの検出精度が向上し、保護回路20による正確な保護動作が可能となる。
【0101】
なお、図4に示すレベルシフト回路200の構成において、OR回路19および保護回路20を設けても良いことは言うまでもない。その場合、高電位領域において外部クロック信号と同一のクロック信号を得ることができる。
【0102】
<D.実施の形態4>
<D−1.装置構成>
本発明に係る半導体装置の実施の形態4として、図8にレベルシフト回路400の構成を示す。なお、図8において、図1に示したレベルシフト回路100と同一の構成については同一の符号を付し、重複する説明は省略する。
【0103】
図8に示すように、レベルシフト回路400は、高電位側パワーデバイス駆動回路HD4と、低電位側パワーデバイス駆動回路LDとに区別され、高電位側パワーデバイス駆動回路HD4においては、図1に示したレベルシフト回路100において設けられていたクロック信号発生回路16および反復パルス発生回路17を有さず、代わりに、外部からの入力信号S1を受け、入力信号S1が“H”に遷移する(立ち上る)のと同期して、オン信号S2として一定の周期のパルスの反復出力を行う発振回路41と、入力信号S1の立ち下がりと同期して、オフ信号S3として一定の周期のパルスの反復出力を行う発振回路42とを有している。
【0104】
<D−2.装置動作>
以下、図9に示すタイミングチャートを用いて、レベルシフト回路400の特徴的な動作について説明する。
【0105】
図9に示すように、外部から与えられるパルス状の入力信号S1を受けた発振回路41は、入力信号S1の立ち上がりのタイミングでパルスの一定周期での反復出力を開始し、入力信号S1の立ち下がりのタイミングでパルス出力を停止する。従って、入力信号S1の立ち上がりのタイミングと、オン信号S2の最初のパルスが与えられるタイミングとが一致し、両者のずれに起因するタイムディレイを解消することができる。
【0106】
一方、外部から与えられるパルス状の入力信号S1を受けた発振回路42は、入力信号S1が“H”状態を維持している期間は、パルスの一定周期での反復出力を停止し、入力信号S1が“L”に立ち下がった後は、パルス出力を開始する。従って、入力信号S1の立ち下がりのタイミングと、オフ信号S3の最初のパルスが与えられるタイミングとが一致し、両者のずれに起因するタイムディレイを解消することができる。
【0107】
<D−3.作用効果>
以上説明したように、本発明に係る実施の形態4のレベルシフト回路400においては、オン信号S2およびオフ信号S3として、入力信号S1と同期して一定の周期のパルスの反復出力を行う発振回路41および42を備えるので、入力信号S1と、パワーデバイス12の制御信号S9との間、すなわち入出力間で、クロック信号のずれに起因したタイムディレイを解消することができ、パワーデバイス12の応答速度の低下を防止できる。
【0108】
<E.実施の形態5>
<E−1.装置構成>
本発明に係る半導体装置の実施の形態5として、図10にレベルシフト回路500の構成を示す。なお、図10において、図1に示したレベルシフト回路100と同一の構成については同一の符号を付し、重複する説明は省略する。
【0109】
図10に示すように、レベルシフト回路500は、高電位側パワーデバイス駆動回路HD1と、低電位側パワーデバイス駆動回路LD1とに区別され、低電位側パワーデバイス駆動回路LD1においては、クロック信号発生回路16の出力信号S10と、外部から与えられる入力信号S0とを受け、入力信号S0の“H”への遷移(立ち上がり)および“L”への遷移(立ち下がり)に対応するとともに、出力信号S10のパルスの立ち上がりのタイミングに同期して、立ち上がりおよび立ち下がりが設定されるパルス状の同期制御信号S16を出力する同期回路50を有している。
【0110】
図1に示すレベルシフト回路100は、独自に有するクロック信号発生回路16が発生するパルスを用いて、dv/dt過渡信号により発生する誤りパルスの影響を軽減する構成であり、この場合、外部からの入力信号S1のパルスが与えられるタイミングと、クロック信号発生回路16から与えられるパルスのタイミングとが一致しない場合には、入力信号S1と、パワーデバイス12の制御信号S9との間で、クロック信号のずれに起因したタイムディレイが生じることは先に説明した。
【0111】
しかし、レベルシフト回路100を構成する低電位側パワーデバイス駆動回路LDにおいては、パワーデバイス13の制御は外部からの入力信号S0により独立して行われるため、入力信号S0とパワーデバイス13の制御信号S17との間に、信号遅延等に起因したタイムディレイが生じる。このタイムディレイと、高電位側パワーデバイス駆動回路HD1におけるクロック信号のずれに起因したタイムディレイとは、ディレイ期間に大きな差があるので両者のマッチングを取ることは難しい。
【0112】
そこで、レベルシフト回路500においては、同期回路50によってクロック信号発生回路16の出力信号S10に入力信号S0を同期させることで、高電位側パワーデバイス駆動回路HD1で発生するタイムディレイと、低電位側パワーデバイス駆動回路LD1で発生するタイムディレイとのマッチングを取り易くしたものである。
【0113】
<E−2.装置動作>
以下、図11および図12に示すタイミングチャートを用いて、レベルシフト回路500の特徴的な動作について説明する。
【0114】
なお、図11において、高電位側パワーデバイス駆動回路HD1に与えられる入力信号S1、クロック信号発生回路16の出力信号S10、オン信号S2およびオフ信号S3、レベルシフト済みオン信号S4およびレベルシフト済みオフ信号S5、SRフリップフロップ回路9の出力信号S8、パワーデバイス12の制御信号S9のタイミングについては、図1〜図3を用いて説明したレベルシフト回路100と同じであるので説明は省略し、低電位側パワーデバイス駆動回路LD1に与えられる入力信号S0と、同期回路50が出力する同期制御信号S16および、同期制御信号S16に基づいたパワーデバイス13の制御信号S17のタイミングについて、図11の部分拡大図である図12を用いて説明する。
【0115】
なお、パワーデバイス12の制御信号S9は、SRフリップフロップ回路9の出力信号S8と実質的に同一であり、パワーデバイス13の制御信号S17は同期制御信号S16と実質的に同一であるので、以下の説明においては、便宜的に出力信号S8、同期制御信号S16についてのみ言及する。
【0116】
図12に示すように、外部から与えられる入力信号S0を受けた同期回路50は、入力信号S0が立ち下がった場合には、クロック信号発生回路16の出力信号S10のパルスの立ち上がりのタイミングで同期制御信号S16を立ち下げ、入力信号S0が立ち上がった場合には、出力信号S10のパルスの立ち上がりのタイミングで同期制御信号S16を立ち上げる。
【0117】
ここで、図12においては、入力信号S0および同期制御信号S16の立ち下がりのタイミングのずれをタイムディレイtd1とし、入力信号S0および同期制御信号S16の立ち上がりのタイミングのずれをタイムディレイtd2として示す。また、入力信号S1およびSRフリップフロップ回路9の出力信号S8の立ち上がりのタイミングのずれをタイムディレイtd3とし、入力信号S1および同期制御信号S8の立ち下がりのタイミングのずれをタイムディレイtd4として示す。
【0118】
図12に示されるように、タイムディレイtd1〜td4は何れも、クロック信号発生回路16のクロック信号S10のみに依存して決まるため、マッチングを取り易く、パワーデバイス12および13の両方が休止している期間(デッドタイム)の確保が容易となる。
【0119】
すなわち、パワーデバイス12および13は、相補的に動作することが基本であり、これまでにも説明したように、両者が同時にオン状態になることは避けるべきである。そのために、デッドタイムを意図的に設けることで、素子の動作特性のばらつき等により、両者が同時にオン状態になることを防止している。
【0120】
例えば、入力信号S0とS1とを比較した場合、パワーデバイス13がオフ状態の期間の方が、パワーデバイス12がオン状態の期間より長くなるようにパルス幅が設定されており、信号変化に際してはデッドタイムDt1が確保されている。
【0121】
そして、タイムディレイtd1〜td4が、クロック信号発生回路16のクロック信号S10のみに依存して決まるレベルシフト回路500においては、出力信号S8と同期制御信号S16との関係においてもデッドタイムDt2が確保されている。そして、当該デッドタイムDt2は、タイムディレイtd1〜td4の存在によりデッドタイムDt1よりも長くなる特徴があり、予め設定するデッドタイムDt1を短くしていても、デッドタイムDt1よりも長いデッドタイムDt2を確実に確保できる。
【0122】
従って、結果的に、デッドタイムDt2、すなわち、実際にパワーデバイス12および13が休止している期間を短くすることができ、電力効率を向上することができる。
【0123】
また、タイムディレイtd1〜td4が、クロック信号発生回路16のクロック信号S10のみに依存して決まるので、その長さは、最大でもクロック信号S10の1周期の長さとなり、最大−最小の範囲を予測することができ、デッドタイムDt2も同様に予測可能となる。
【0124】
従って、デッドタイムDt1の設定に際しては、不確定な要素が排除されるので、デッドタイムDt1に大きなマージンを含ませることが不必要となり、その点においても、実際にパワーデバイス12および13が休止している期間を短くすることができ、電力効率を向上することができる。
【0125】
<E−3.作用効果>
以上説明したように、本発明に係る実施の形態5のレベルシフト回路500においては、低電位側パワーデバイス駆動回路LD1に同期回路50を設けることで、クロック信号発生回路16の出力信号S10に外部からの入力信号S0を同期させることで、高電位側パワーデバイス駆動回路HD1で発生するタイムディレイと、低電位側パワーデバイス駆動回路LD1で発生するタイムディレイとのマッチングを取ることが容易にできる。
【0126】
また、低電位側パワーデバイス駆動回路LD1においても意図的にタイムディレイを発生させることで、デッドタイムの制御が容易となり、実際にパワーデバイス12および13が休止している期間を短くすることができて、電力効率を向上することができる。また、デッドタイムの設定に際しては、不確定な要素が排除されるので、デッドタイムに大きなマージンを含ませることが不必要となり、電力効率を向上することができる。
【0127】
なお、上記においては、低電位側パワーデバイス駆動回路LD1に設けた同期回路50にクロック信号発生回路16の出力信号S10を与える構成を示したが、図4を用いて説明したレベルシフト回路200のように、信号S10として外部クロック信号を用いる構成において、低電位側パワーデバイス駆動回路に同期回路50を設けるようにしても良い。
【0128】
<F.実施の形態6>
<F−1.装置構成>
本発明に係る半導体装置の実施の形態6として、図13にレベルシフト回路600の構成を示す。なお、図13において、図1に示したレベルシフト回路100と同一の構成については同一の符号を付し、重複する説明は省略する。
【0129】
図13に示すように、レベルシフト回路600は、高電位側パワーデバイス駆動回路HD4と、低電位側パワーデバイス駆動回路LDとに区別され、高電位側パワーデバイス駆動回路HD4においては、クロック信号発生回路16および反復パルス発生回路17に加えてワンショットパルス発生部15を備えている。
【0130】
ワンショットパルス発生部15は、入力されるパルスの立ち上がり時(あるいは立ち下がり時)に、所定幅のパルスを出力するものであり、オン信号S2用およびオフ信号S3用に、それぞれワンショットパルス発生回路151および152を有している。
【0131】
ここで、ワンショットパルス発生回路151および152は、一般的な回路であり、同様のものがクロック信号発生回路16内にも設けられている。
【0132】
すなわち、図13に示すように、クロック信号発生回路16は、原クロック信号発生回路161とワンショットパルス発生回路162とを有し、原クロック信号発生回路161で生成されたパルス信号に基づいて、ワンショットパルス発生回路162で所定幅のパルスを生成して、信号S10として出力している。
【0133】
ここで、図14にワンショットパルス発生回路の構成の一例を示し、その動作のタイミングチャートを図15に示す。
【0134】
図14示すように、ワンショットパルス発生回路は、直列に接続された4個のインバータ回路G1、G2、G3およびG4と、インバータ回路G1〜G4とは並列に配設されたインバータ回路G5と、インバータ回路G4およびG5の出力を受けるNOR回路G6と、インバータ回路G2とG3との接続点と接地電位GNDとの間に配設されたキャパシタCPとを有している。なお、インバータ回路G1およびG5には共通の信号が入力される。
【0135】
図15においては、インバータ回路G1およびG5の信号入力部をA点、インバータ回路G2とG3との接続点をB点、インバータ回路G4の出力点をC点、インバータ回路G5の出力点をD点、NOR回路G6の出力点をE点とし、各点での信号状態を示している。
【0136】
A点における外部から入力されたパルスは、クロック信号発生回路16においては原クロック信号発生回路161から与えられる信号に相当し、ワンショットパルス発生回路151および152においては、外部からの入力信号S1に相当する。
【0137】
インバータ回路G1に入力されたパルスは、B点においてキャパシタCPの存在により波形が鈍るが、インバータ回路G3およびG4を経ることでC点においては修復される。しかし、波形の鈍りに起因して遅延が発生する。
【0138】
一方、インバータ回路G5に入力されたパルスは、D点において反転されて出力されるが遅延は発生していない。従って、C点およびD点での信号をNOR回路G6に入力すると、E点では信号遅延幅に相当するパルス幅を有するワンショットパルスが得られることになる。なお、このワンショットパルスの立ち上がりは、外部から入力されたパルスの立ち上がりに同期することになる。
【0139】
このように、ワンショットパルス発生回路に、パルスを入力することで、入力されたパルスの立ち上がりに同期し、回路内部の構成で設定される所定幅を有するパルスを得ることができる。
【0140】
ここで、図13の説明に戻ると、ワンショットパルス発生回路151には、外部からの入力信号S1が入力され、ワンショットパルス発生回路152には、入力信号S1が反転して入力される構成となっている。
【0141】
そして、ワンショットパルス発生回路151の出力信号S22は、反復パルス発生回路17を構成するAND回路171の出力信号S12と共に、OR回路31に入力され、ワンショットパルス発生回路152の出力信号S23は、反復パルス発生回路17を構成するAND回路172の出力信号S13と共に、OR回路32に入力される。
【0142】
そして、OR回路31の出力信号S2は、オン信号としてHNMOSトランジスタ4に与えられ、OR回路32の出力信号S3は、オフ信号としてHNMOSトランジスタ5に与えられる構成となっている。
【0143】
<F−2.装置動作>
以下、図16に示すタイミングチャートを用いて、レベルシフト回路600の特徴的な動作について説明する。
【0144】
なお、図16において、高電位側パワーデバイス駆動回路HD4に与えられる入力信号S1、低電位側パワーデバイス駆動回路LDに与えられる入力信号S0、クロック信号発生回路16の出力信号S10のタイミングについては、図1〜図3を用いて説明したレベルシフト回路100と同じであるので説明は省略する。また、入力信号S1は説明の簡略化のため、便宜的に立ち下がりをクロック信号発生回路16の出力信号S10の立ち上がりと同期させてある。
【0145】
図16に示すように、AND回路171の出力信号S12は入力信号S1に同期していないので、入力信号S1の各周期に対応して与えられる出力信号S12の最初のパルスの立ち上がりは、少しずつずれている。
【0146】
しかし、ワンショットパルス発生回路151の出力信号S22のパルスの立ち上がりは、入力信号S1に同期して与えられるため、出力信号S22と出力信号S12との論理和となるOR回路31の出力信号S2(オン信号)は、入力信号S1の各周期において、最初のパルスの立ち上がりが、必ず入力信号S1の立ち上がりに同期している。なお、出力信号S22と出力信号S12との論理和を取ることで出力信号S2のパルス配列は不規則になっている。
【0147】
なお、OR回路32の出力信号S3(オフ信号)も、出力信号S23と出力信号S13(図示せず)との論理和を取った結果であるが、出力信号S13のパルス(図示せず)は、入力信号S1の立ち下がりに同期しているので、出力信号S3のパルス配列は規則性を保っている。
【0148】
なお、レベルシフト済みオン信号S4およびレベルシフト済みオフ信号S5も、同様の信号となり、この結果、SRフリップフロップ回路9の出力信号S8およびパワーデバイス12の制御信号S9は、入力信号S1と一致することになる。
【0149】
<F−3.作用効果>
以上説明したように、本発明に係る実施の形態6のレベルシフト回路600においては、外部からの入力信号S1に同期したワンショットパルスを発生するワンショットパルス発生部15を備え、ワンショットパルス発生部15の出力信号S22およびS23のそれぞれと、出力信号S12およびS13との論理和を取った信号をオン信号S2およびオフ信号S3として使用するので、入力信号S1の各周期において、オン信号S2の最初のパルスの立ち上がりが必ず入力信号S1の立ち上がりに同期することになり、結果的に、入力信号S1の立ち上がりと、パワーデバイス12の制御信号S9の立ち上がりとを一致させることができ、タイムディレイを解消して、パワーデバイス12の応答速度の低下を防止できる。なお、一般に入力信号S1の立ち下がりは、クロック信号発生回路16の出力信号S10と同期しないが、その場合も上記と同様の作用で入力信号S1の立ち下がりと制御信号S9の立ち下がりを一致させることができる。
【0150】
<G.実施の形態7>
<G−1.装置構成>
本発明に係る半導体装置の実施の形態7として、図17にレベルシフト回路700の構成を示す。なお、図17において、図13に示したレベルシフト回路600と同一の構成については同一の符号を付し、重複する説明は省略する。
【0151】
図17に示すように、レベルシフト回路700は、高電位側パワーデバイス駆動回路HD5と、低電位側パワーデバイス駆動回路LDとに区別され、高電位側パワーデバイス駆動回路HD5においては、図13に示したレベルシフト回路600のパルス発生部15の代わりに、ラッチ回路18を備えている。
【0152】
ラッチ回路18のT入力には、外部からの入力信号S1が与えられ、リセット入力には、クロック信号発生回路16の出力信号S10が与えられる構成となっている。
【0153】
そして、ラッチ回路18のQon出力からの出力信号S32は、反復パルス発生回路17を構成するAND回路171の出力信号S12と共に、OR回路31に入力され、ラッチ回路18のQoff出力からの出力信号S33は、反復パルス発生回路17を構成するAND回路172の出力信号S13と共に、OR回路32に入力される。
【0154】
このような構成を採ることで、ラッチ回路18は入力信号S1の立ち上がりでQon出力がセットされ、また、入力信号S1の立ち下がりでQoff出力がセットされ、クロック信号発生回路16の出力信号S10のパルスの立ち上がりでQon出力およびQoff出力が共にリセットされることになる。
【0155】
<G−2.装置動作>
以下、図18に示すタイミングチャートを用いて、レベルシフト回路700の特徴的な動作について説明する。
【0156】
なお、図18において、高電位側パワーデバイス駆動回路HD5に与えられる入力信号S1、低電位側パワーデバイス駆動回路LDに与えられる入力信号S0、クロック信号発生回路16の出力信号S10、AND回路171の出力信号S12のタイミングについては、図16を用いて説明したレベルシフト回路600のタイミングチャートと同じであるので説明は省略する。
【0157】
図18に示すように、ラッチ回路18のQon出力の出力信号S32は、入力信号S1のパルスの立ち上がりでセットされ、出力信号S10のパルスの立ち上がりでリセットされる。従って、そのパルス幅は、入力信号S1の各周期における出力信号S10の最初のパルスの立ち上がりと、入力信号S1のパルスの立ち上がりとのずれ幅に相当し、当該ずれ幅は、入力信号S1の各周期において個々に異なっているので、出力信号S32の各パルスの幅はそれぞれ異なっている。
【0158】
なお、ラッチ回路18のQoff出力からの出力信号S33は、入力信号S1のパルスの立ち下がりが出力信号S10の立ち上がりと同期しているので、Qoff出力がセットされず、出力信号S33にはパルスは存在しないことになる。
【0159】
そして、各パルスの幅がそれぞれ異なる出力信号S32と、AND回路171の出力信号S12との論理和となるOR回路31の出力信号S2(オン信号)は、入力信号S1の各周期において、最初のパルスの立ち上がりが、必ず入力信号S1の立ち上がりに同期している。なお、出力信号S32と出力信号S12との論理和を取ることで出力信号S2のパルス配列は不規則になっている。
【0160】
レベルシフト済みオン信号S4も同様の信号となり、この結果、SRフリップフロップ回路9の出力信号S8およびパワーデバイス12の制御信号S9は、入力信号S1と一致することになる。
【0161】
<G−3.作用効果>
以上説明したように、本発明に係る実施の形態7のレベルシフト回路700においては、外部からの入力信号S1に同期して出力がセットされ、クロック信号発生回路16の出力信号S10のパルスの立ち上がりでリセットされるラッチ回路18を備え、ラッチ回路18の出力信号S32およびS33のそれぞれと、出力信号S12およびS13との論理和を取った信号をオン信号S2およびオフ信号S3として使用するので、入力信号S1の各周期において、オン信号S2の最初のパルスの立ち上がりが必ず入力信号S1の立ち上がりに同期することになり、結果的に、入力信号S1の立ち上がりと、パワーデバイス12の制御信号S9の立ち上がりとを一致させることができ、タイムディレイを解消して、パワーデバイス12の応答速度の低下を防止できる。なお、一般に入力信号S1の立ち下がりは、クロック信号発生回路16の出力信号S10と同期しないが、その場合も上記と同様の作用で入力信号S1の立ち下がりと制御信号S9の立ち下がりを一致させることができる。
【0162】
<H.実施の形態8>
<H−1.装置構成>
本発明に係る半導体装置の実施の形態8として、図19にレベルシフト回路800の構成を示す。なお、図19において、図17に示したレベルシフト回路700と同一の構成については同一の符号を付し、重複する説明は省略する。
【0163】
図19に示すように、レベルシフト回路800は、高電位側パワーデバイス駆動回路HD6と、低電位側パワーデバイス駆動回路LDとに区別され、高電位側パワーデバイス駆動回路HD6においては、レベルシフト回路700で使用されていたクロック信号発生回路16の代わりに、クロック信号発生回路16を構成する原クロック信号発生回路161が配設されている。そして、原クロック信号発生回路161から出力される原クロック信号S44が、反復パルス発生回路17を構成するAND回路171および172の入力と、ラッチ回路18のリセット入力に与えられる構成となっている。
【0164】
また、ラッチ回路18のQon出力の出力信号S32と、AND回路171の出力信号S12との論理和となるOR回路31の出力信号S42は、ワンショットパルス発生回路51に入力され、ワンショットパルス発生回路51の出力信号S2がオン信号としてHNMOSトランジスタ4に与えられ、ラッチ回路18のQoff出力の出力信号S33と、AND回路172の出力信号S13との論理和となるOR回路32の出力信号S43は、ワンショットパルス発生回路52に入力され、ワンショットパルス発生回路52の出力信号S3は、オフ信号としてHNMOSトランジスタ5に与えられる構成となっている。
【0165】
<H−2.装置動作>
以下、図20に示すタイミングチャートを用いて、レベルシフト回路800の特徴的な動作について説明する。
【0166】
なお、図20において、高電位側パワーデバイス駆動回路HD6に与えられる入力信号S1、低電位側パワーデバイス駆動回路LDに与えられる入力信号S0、クロック信号発生回路16の出力信号S10のタイミングについては、図16を用いて説明したレベルシフト回路600のタイミングチャートと同じであるので説明は省略する。
【0167】
図20に示すように、原クロック信号発生回路161から出力される原クロック信号S44は、パルス幅が比較的広いパルスである。
【0168】
そして、AND回路171の出力信号S12は入力信号S1に同期していないので、入力信号S1の各周期に対応して与えられる出力信号S12の最初のパルスの立ち上がりは、少しずつずれている。
【0169】
また、ラッチ回路18のQon出力の出力信号S32は、入力信号S1のパルスの立ち上がりでセットされ、原クロック信号S44のパルスの立ち上がりでリセットされることになるので、そのパルス幅は、入力信号S1の各周期における原クロック信号S44の最初のパルスの立ち上がりと、入力信号S1のパルスの立ち上がりとのずれ幅に相当し、当該ずれ幅は、入力信号S1の各周期において個々に異なっているので、出力信号S32の各パルスの幅はそれぞれ異なっている。
【0170】
なお、ラッチ回路18のQoff出力からの出力信号S33は、入力信号S1のパルスの立ち下がりが原クロック信号S44の立ち上がりと同期しているので、Qoff出力がセットされず、出力信号S33にはパルスは存在しないことになる。
【0171】
そして、各パルスの幅がそれぞれ異なる出力信号S32と、AND回路171の出力信号S12との論理和となるOR回路31の出力信号S42は、入力信号S1の各周期において、最初のパルスの立ち上がりが、必ず入力信号S1の立ち上がりに同期している。なお、出力信号S32と出力信号S12との論理和を取ることで出力信号S42のパルス配列は不規則になっている。
【0172】
さらに、出力信号S42は、ワンショットパルス発生回路51に入力され、図14および図15を用いて説明したような仕組みで、パルス幅を狭く、すなわちデューティ比を小さくされ、オン信号S2となる。
【0173】
出力信号S33と出力信号S13との論理和を取った出力信号S43においてもワンショットパルス発生回路52で同様に処理され、オフ信号S3となる。なお、一般に入力信号S1の立ち下がりは、原クロック信号S44の立ち上がりと同期しないが、その場合も上記と同様の作用で、OR回路32の出力信号S43は入力信号S1の立ち下がりに同期することになる。
【0174】
レベルシフト済みオン信号S4およびレベルシフト済みオフ信号S5も、オン信号S2およびオフ信号S3と同様の信号となり、この結果、SRフリップフロップ回路9の出力信号S8およびパワーデバイス12の制御信号S9は、入力信号S1と一致することになる。
【0175】
<H−3.作用効果>
以上説明したように、本発明に係る実施の形態8のレベルシフト回路800においては、ラッチ回路18の出力信号S32およびS33のそれぞれと、出力信号S12およびS13との論理和を取った出力信号S42およびS43を、ワンショットパルス発生回路51および52を介することで、パルス幅を狭くしたオン信号S2およびオフ信号S3を得るので、オン信号S2およびオフ信号S3のデューティ比が小さくなり、HNMOSトランジスタ4および5の動作時間を短くして消費電力を低減することができる。
【0176】
<I.実施の形態9>
<I−1.フィルタ回路を備えた構成について>
以上説明した実施の形態1〜8においては、HNMOSトランジスタ4および5によりレベルシフトされ、インバータ回路6および7により反転された信号S4およびS5を、SRフリップフロップ回路9のセット入力およびリセット入力に与える構成を示した。
【0177】
しかし、インバータ回路6および7とSRフリップフロップ回路9との間に、従来から用いられているフィルタ回路8を電気的に介挿し、信号S2およびS3としてdv/dt過渡信号による誤りパルスが同時に与えられた場合に、SRフリップフロップ回路9に同時に信号入力が行われることを防止するようにしても良いことは言うまでもない。
【0178】
図21に、フィルタ回路8を有した高電位側パワーデバイス駆動回路HD4Aを備えたレベルシフト回路600Aの構成を示す。なお、図21において、図13に示したレベルシフト回路600と同一の構成については同一の符号を付し、重複する説明は省略する。
【0179】
図21に示すように、インバータ回路6および7の出力はフィルタ回路8の入力に接続され、フィルタ回路8の出力はSRフリップフロップ回路9のセット入力およびリセット入力に接続されている。なお、図21においては、HNMOSトランジスタ4および5によりレベルシフトされた信号を、それぞれ信号S21およびS31として示し、フィルタ回路8からSRフリップフロップ回路9のセット入力およびリセット入力に与えられる信号を、それぞれ信号S41およびS51として示す。
【0180】
図22にフィルタ回路8の構成例を示す。図22に示すように、フィルタ回路8は、インバータ回路6および7の出力信号S4およびS5が与えられるNAND回路G31と、NAND回路G31の出力が与えられるインバータ回路G32と、インバータ回路G32の出力が与えられるNOR回路G33およびG34とを有している。また、インバータ回路6の出力信号S4は直列に接続されたインバータ回路G41、G42およびG43を介してNOR回路G33に与えられ、インバータ回路7の出力信号S5は、直列に接続されたインバータ回路G51、G52およびG53を介してNOR回路G34に与えられる構成となっている。そして、NOR回路G33およびG34の出力信号S41およびS51が、フィルタ回路8の出力として、SRフリップフロップ回路9のセット入力およびリセット入力に与えられる。
【0181】
ここで、NAND回路G31の代わりに反転入力のOR回路を用いても良いし、NOR回路G33およびG34の代わりに反転入力のAND回路を用いても良い。
【0182】
なお、上記フィルタ回路8の構成例は、特開平9−200017号公報に開示されているフィルタ回路の1つであり、dv/dt過渡信号により、信号S4およびS5として同時に“H”信号が与えられたような場合に、フィルタ回路8の出力(ここではNOR回路G33およびG34の出力信号S41およびS51)を、共に“L”信号にできるのであれば、上記構成に限定されるものではない。
【0183】
この場合、SRフリップフロップ回路9は、セット入力に“L”信号、リセット入力にも“L”信号が与えられるので、Q出力が保持されることになる。
【0184】
このように、フィルタ回路8を設けることで、dv/dt過渡信号による誤りパルスがSRフリップフロップ回路9に同時に与えられることが防止され、SRフリップフロップ回路9が誤動作することを防止できる。また、dv/dt過渡信号による誤りパルスが時間差を有して与えられるような場合でも、反復パルス発生回路17から与えられる反復パルスにより、パワーデバイス12および13が短絡状態になる期間が制限されるので、パワーデバイス12および13を保護することが可能となる。なお、上記においては、図13に示したレベルシフト回路600にフィルタ回路8を設けた構成を示したが、図1に示すレベルシフト回路100等、本発明に係る実施の形態1〜8に示す何れのレベルシフト回路にフィルタ回路8を設けても良いことは言うまでもない。
【0185】
図21に示すレベルシフト回路600Aでは、入力信号S1の立ち上がり、立ち下がり時に、ワンショットパルス発生部15からワンショットパルスを出力し、このパルスと反復パルスとの論理和をとった信号を信号S2およびS3としてHNMOSトランジスタ4および5を制御するので、入力信号S1のエッジで必ず信号伝達が行われ、理想的な状態では入力信号を受けてから出力信号が得られるまでの入出力伝達遅延時間は一定になる。
【0186】
<I−2.入出力伝達遅延時間のジッタについて>
しかし、実際のデバイスでは入出力伝達遅延時間は、入力信号が切り替わるたびに数十〜百数十nsecの範囲で変化し、ジッタ(jitter)として観測される。以下、入出力伝達遅延時間のジッタについて説明する。
【0187】
図23に、レベルシフト回路600Aの動作を説明するタイミングチャートを示す。なお、図23において、図13を用いて説明したレベルシフト回路600と同様の動作を示す信号については説明を省略する。
【0188】
図23においては、入力信号S1がオフ指令すなわち“L”状態から、オン指令すなわち“H”状態に切り替わる場合を中心に示している。
【0189】
以下、前提条件として、図23に示すように、反復パルスに基づく信号S3(以後、内部オフ信号と呼称する場合あり)が有効な場合(“H”状態である場合)に、入力信号S1がオフ指令からオン指令に切り替わる場合を想定すると、内部オフ信号S3が強制的に遮断されると同時に、反復パルスに基づく信号S2(以後、内部オン信号と呼称する場合あり)が有効になる。
【0190】
ここで問題となるのは、内部オフ信号S3と内部オン信号S2とが有効である状態が近接して存在することである。
【0191】
先に説明したように、内部オン信号S2および内部オフ信号S3は、それぞれ、HNMOSトランジスタ4および5を介してレベルシフトされ、インバータ回路6および7により反転されて信号S4(以後、内部オン指令信号と呼称する場合あり)およびS5(以後、内部オフ指令信号と呼称する場合あり)となる。
【0192】
従って、内部オン信号S2および内部オフ信号S3が、それぞれ信号S4およびS5としてフィルタ回路8に与えられるまでには、HNMOSトランジスタ4および5の寄生容量(ドレイン−ソース間の寄生容量)と、抵抗29および30により決まる時定数と、インバータ回路6および7のしきい値の影響を受ける。また、パワーデバイスのスイッチング時のdv/dt過渡信号の影響を受ける場合もある。
【0193】
特に、内部オフ指令信号S5の切り替わりタイミングは、HNMOSトランジスタ5の寄生容量と抵抗30とで決まる時定数の影響を大きく受け、内部オフ信号S3の切り替わりタイミングよりも遅れることになる。このタイミングのずれをタイムディレイtd5と呼称する。HNMOSトランジスタ4および5によりレベルシフトされた信号S21およびS31は、時定数により立ち上がりが緩やかになっている。
【0194】
タイムディレイtd5は、それほど大きな値ではないが、内部オフ信号S3と内部オン信号S2とが有効である状態が近接して存在している場合には、内部オン指令信号S4と内部オフ指令信号S5とが同時に有効、すなわち“H”状態となる事態が発生する。
【0195】
ここで、レベルシフト回路600Aにおいては、dv/dt過渡信号による誤りパルスがSRフリップフロップ回路9に同時に与えられることを防止するためにフィルタ回路8を備えているが、上述したような動作によって、内部オン指令信号S4と内部オフ指令信号S5とが同時に有効になった場合にも、フィルタ回路8は動作する。
【0196】
すなわち、内部オン指令信号S4と内部オフ指令信号S5とが同時に“H”状態にある期間、すなわち、タイムディレイtd5の期間は、フィルタ回路8の出力信号S41およびS51は、共に“L”状態を保ち、結果的にSRフリップフロップ回路9の出力信号S8は“L”状態を維持し、“H”状態への遷移は、タイムディレイtd5の経過後となる。
【0197】
このため、入力信号S1が“L”状態から“H”状態に切り替わっても、高電位側パワーデバイス駆動回路HD4Aの出力であるパワーデバイス12の制御信号S9は、タイムディレイtd5の経過後まで切り替わらず、タイムディレイtd5の分だけ入出力伝達遅延時間が増大することになる。
【0198】
一般的に(図4を用いて説明したレベルシフト回路200のように、外部から与えられるクロック信号に同期して反復パルスを発生させる構成は除いて)、反復パルスと入力信号とは非同期であるため、反復パルスに基づく内部オフ信号S3が有効な場合に、入力信号S1がオフ指令からオン指令に切り替わる現象はランダムに発生し、結果的に、入出力伝達遅延時間のランダムなジッタとして観測されることになる。
【0199】
なお、反復パルスに基づく内部オフ信号S3が有効な場合に、入力信号S1がオフ指令からオン指令に切り替わると入出力伝達遅延時間が増大するが、反復パルスに基づく内部オフ信号S3が有効でない場合には、入力信号S1がオフ指令からオン指令に切り替わってもタイムディレイtd5が発生することはなく、入出力伝達遅延時間は増大しない。
【0200】
図24に、反復パルスに基づく内部オフ信号S3が有効でない場合に、入力信号S1がオフ指令からオン指令に切り替わった場合のタイミングチャートを示す。
図24に示すように、反復パルスに基づく内部オフ信号信号S3が有効でない場合(“L”状態である場合)に、入力信号S1がオフ指令からオン指令に切り替わると、それに同期して内部オン信号S2が有効になる。この場合、内部オフ信号S3と内部オン信号S2とが有効である状態は近接して存在していないので、内部オン指令信号S4と内部オフ指令信号S5とが同時に有効になる事態は回避される。
【0201】
<I−3.装置構成>
以上説明したように、フィルタ回路を備えることで入出力伝達遅延時間にランダムなジッタが発生する可能性があり、またフィルタ回路を備えない構成(図13のレベルシフト回路600のような構成)であっても、SRフリップフロップ回路9のラッチ動作により入出力伝達遅延時間にランダムなジッタが発生する可能性があった。
【0202】
以下、本発明に係る半導体装置の実施の形態9として、入出力伝達遅延時間のジッタを抑制したレベルシフト回路900について説明する。なお、以下の説明においては、図21に示すレベルシフト回路600Aを原型としているが、本発明に係る実施の形態1〜8に示すレベルシフト回路(図4を用いて説明したレベルシフト回路200のように、外部から与えられるクロック信号に同期して反復パルスを発生させる構成は除き、入力信号S1がクロック信号発生回路16の出力信号S10と非同期に切り替わるレベルシフト回路)を原型としても良いことは言うまでもない。また、フィルタ回路8は必ずしも有さずとも良い。
【0203】
図25にレベルシフト回路900の構成を示す。なお、図25において、図21に示したレベルシフト回路600Aと同一の構成については同一の符号を付し、重複する説明は省略する。
【0204】
図25に示すように、レベルシフト回路900は、高電位側パワーデバイス駆動回路HD7と、低電位側パワーデバイス駆動回路LDとに区別され、高電位側パワーデバイス駆動回路HD7においては、レベルシフト回路600Aの高電位側パワーデバイス駆動回路HD4Aに、ディレイ回路76とマスク回路77とをさらに有した構成となっている。
【0205】
そして、ディレイ回路76により入力信号S1を遅延させて遅延入力信号S1dを生成し、遅延入力信号S1dは、反復パルス発生回路17に与えられると共に、入力信号S1と、遅延入力信号S1dとがマスク回路77に与えられる構成となっている。
【0206】
マスク回路77は、クロック信号発生回路16の出力信号S10を受け、入力信号S1と、遅延入力信号S1dとに基づいて有効状態にある信号S10を所定期間無効にした(マスクした)マスク信号S10mを出力する機能を有している。
【0207】
遅延入力信号S1dは、AND回路171に入力されるとともに、インバータ回路173を介してAND回路172に入力され、また、ワンショットパルス発生回路151および152にも与えられる。また、マスク信号S10mは、AND回路171および172に与えられる。
【0208】
なお、ディレイ回路76にマスク回路77は、クロック信号発生回路16の出力信号S10をマスクするなどして調整するのでクロック信号調整手段と呼称する場合もある。
【0209】
<I−4.装置動作>
図26に、レベルシフト回路900の動作を説明するタイミングチャートを示す。なお、図26において、図13を用いて説明したレベルシフト回路600と同様の動作を示す信号については説明を省略する。
【0210】
図26に示すように、遅延入力信号S1dの入力信号S1に対するタイムディレイはtd6であり、クロック信号発生回路16の出力信号S10は、タイムディレイtd6の期間だけ無効状態(“L”状態、無信号状態と呼称する場合もあり)となって、マスク信号S10mとしてマスク回路77から出力される。
【0211】
このため、反復パルスに基づく内部オフ信号S3が有効な場合に、入力信号S1がオフ指令からオン指令に切り替わる事態となり、さらに内部オフ指令信号S5の切り替わりタイミングが内部オフ信号S3の切り替わりタイミングよりもタイムディレイtd5だけずれるような場合であっても、タイムディレイtd6がタイムディレイtd5よりも十分に長く設定されていれば、内部オフ信号S3と内部オン信号S2とが有効である状態が近接して存在することが防止され、内部オン指令信号S4と内部オフ指令信号S5とが同時に有効、すなわち“H”状態となる事態が発生することが防止される。
【0212】
ここで、タイムディレイtd5を100nsec程度と想定すれば、タイムディレイtd6は150nsec程度に設定される。この場合、内部オフ信号S3と内部オン信号S2とが有効である状態は、少なくとも150nsecの時間間隔で離れていると言える。タイムディレイtd6の望ましい値は、装置によって異なるが、典型的なタイムディレイtd5が100nsec前後であるので、少なくとも100nsec以上であることが望ましい。
【0213】
なお、図27に、反復パルスに基づく内部オフ信号S3が有効でない場合に、入力信号S1がオフ指令からオン指令に切り替わった場合のタイミングチャートを示す。
【0214】
図27に示すように、反復パルスに基づく内部オフ信号信号S3が有効でない場合(“L”状態である場合)に、入力信号S1がオフ指令からオン指令に切り替わると、それに同期して内部オン信号S2が有効になる。この場合、内部オフ信号S3と内部オン信号S2とが有効である状態は近接して存在していないので、内部オン指令信号S4と内部オフ指令信号S5とが同時に有効になる事態は回避される。
【0215】
ここで、図28にマスク回路77の構成例を示す。図28に示すように、マスク回路77は、イクスクルーシブNOR回路G10と、ANDゲートG11とを有し、イクスクルーシブNOR回路G10に、入力信号S1と遅延入力信号S1dとが与えられ、イクスクルーシブNOR回路G10の出力とクロック信号発生回路16の出力信号S10とがAND回路G11に与えられ、AND回路G11がマスク信号S10mを出力する構成となっている。
【0216】
<I−5.作用効果>
以上説明したように、本発明に係る実施の形態9のレベルシフト回路900においては、ディレイ回路76により入力信号S1を遅延させて遅延入力信号S1dを生成し、遅延入力信号S1dと入力信号S1とに基づいて、クロック信号発生回路16の出力信号S10を所定期間マスクしたマスク信号S10mを生成して反復パルス発生回路17に与えて、内部オン指令信号S4と内部オフ指令信号S5とが同時に有効、すなわち“H”状態となる事態が発生することが防止するので、入出力伝達遅延時間にランダムなジッタが発生することを抑制できる。
【0217】
なお、これまでに説明した実施の形態1〜8におけるレベルシフト回路(図4を用いて説明したレベルシフト回路200のように、外部から与えられるクロック信号に同期して反復パルスを発生させる構成は除いて)に、反復パルス信号S2、S3が、所定間隔以上近接して発生しないように、クロック信号発生回路16の出力信号S10に所定の処理を施すクロック信号調整手段を付加することで、上述した効果と同様の効果を奏することができる。
【0218】
<I−6.変形例1>
以上説明した本発明に係る実施の形態9のレベルシフト回路900においては、マスク回路77において、遅延入力信号S1dと入力信号S1とに基づいて、クロック信号発生回路16の出力信号S10を所定期間マスクしたマスク信号S10mを生成する構成を示したが、図29に示す構成を採ることで、回路規模を小さくすることができる。
【0219】
図29には、マスク回路の機能を備えた反復パルス発生回路17Aの構成を示す。なお、反復パルス発生回路17A以外の構成は、図25に示すレベルシフト回路900と同じであり、図示および重複する説明は省略する。
【0220】
図29に示すように、反復パルス発生回路17Aは、2つの3入力AND回路171Aおよび172Aを有し、クロック信号発生回路16の出力信号S10は、AND回路171Aおよび172Aに入力され、入力信号S1は、AND回路171Aに入力されるとともに、インバータ回路1731を介してAND回路172Aに入力される構成となっている。また、ディレイ回路76が出力する遅延入力信号S1dは、AND回路171Aに入力されるとともに、インバータ回路1732を介してAND回路172Aに入力される。
【0221】
図30に、反復パルス発生回路17Aの動作を説明するタイミングチャートを示す。
【0222】
図30に示すように、遅延入力信号S1dの入力信号S1に対するタイムディレイはtd6であり、入力信号S1が“L”から“H”に切り替わっても、遅延入力信号S1dが“L”から“H”に切り替わっていない期間(td6)においては、実質的にクロック信号発生回路16の出力信号S10がマスクされ、AND回路171Aの出力信号S12と、AND回路172Aの出力信号S13とは有効である期間がタイムディレイtd6の期間だけ離れることになり、結果的に、内部オフ信号S3と内部オン信号S2とが有効である状態が近接せず、内部オン指令信号S4と内部オフ指令信号S5とが同時に有効になる事態を回避できる。
【0223】
なお、図29に示す構成を採ることで、図25に示すレベルシフト回路900よりも回路規模を小さくすることができ、その分だけタイムディレイtd5を小さくできる。
【0224】
なお、ディレイ回路76および反復パルス発生回路17Aに含まれるマスク機能は、クロック信号発生回路16の出力信号S10をマスクするなどして調整するのでクロック信号調整手段と呼称する場合もある。
【0225】
<I−7.変形例2>
以上説明した本発明に係る実施の形態9の変形例1においては、マスク回路の機能を備えた反復パルス発生回路17Aを用いる構成を示したが、図29に示す構成では、入力信号S1の立ち上がりと立ち下がりとで、信号の通過するゲート数に差が生じる。
【0226】
すなわち、入力信号S1が立ち上がる場合、すなわちオン指令が与えられた場合には、入力信号S1は、AND回路171Aを介してOR回路31に入力されるが、入力信号S1が立ち下がる場合、すなわちオフ指令が与えられた場合には、入力信号S1は、インバータ回路1732およびAND回路172Aを介してOR回路32に入力される。
【0227】
従って、オフ指令の方が、より多くの論理ゲートを通過することになり、オン指令とオフ指令とで相対的な伝達速度に差が生じることになる。
【0228】
しかし、図31に示す構成を採ることで、信号伝達速度の差を解消することができる。
【0229】
図31に、マスク回路の機能を備えた反復パルス発生回路17Bの構成を示す。図31に示すように、反復パルス発生回路17Bは、2つの3入力AND回路171Aおよび172Aを有するという点では図29に示す反復パルス発生回路17Aと同じであるが、入力信号S1が、イクスクルーシブNOR回路174を介してAND回路171Aおよび172Aに入力される構成となっている。その他の構成は反復パルス発生回路17Aと同じである。
【0230】
反復パルス発生回路17Bの動作は、反復パルス発生回路17Aと同じであるが、入力信号S1としてオン指令が与えられた場合には、イクスクルーシブNOR回路174およびAND回路171Aを介してOR回路31に入力され、オフ指令が与えられた場合には、イクスクルーシブNOR回路174およびおよびAND回路172Aを介してOR回路32に入力されるので、オン指令とオフ指令とで入力信号S1の相対的な伝達速度をほぼ同一にでき、信号伝達速度の差を解消することができる。
【0231】
なお、ディレイ回路76および反復パルス発生回路17Bに含まれるマスク機能は、クロック信号発生回路16の出力信号S10をマスクするなどして調整するのでクロック信号調整手段と呼称する場合もある。
【0232】
<J.実施の形態10>
以上説明した本発明に係る実施の形態9のレベルシフト回路900においては、ディレイ回路76により入力信号S1を所定時間(td5)遅延させるので、入出力伝達遅延時間のジッタが抑制できる一方で、入出力伝達遅延時間が増大することは否めなかった。
【0233】
以下、本発明に係る実施の形態10として、入出力伝達遅延時間のジッタを抑制できると共に、入出力伝達遅延時間の増大も抑制可能なレベルシフト回路1000について説明する。なお、以下の説明においては、図21に示すレベルシフト回路600Aを原型としているが、本発明に係る実施の形態1〜8に示すレベルシフト回路(図4を用いて説明したレベルシフト回路200のように、外部から与えられるクロック信号に同期して反復パルスを発生させる構成は除き、入力信号S1がクロック信号発生回路16の出力信号S10と非同期に切り替わるレベルシフト回路)を原型としても良いことは言うまでもない。また、フィルタ回路8は必ずしも有さずとも良い。
【0234】
<J−1.装置構成>
図32にレベルシフト回路1000の構成を示す。なお、図32において、図21に示したレベルシフト回路600Aと同一の構成については同一の符号を付し、重複する説明は省略する。
【0235】
図32に示すように、レベルシフト回路1000は、高電位側パワーデバイス駆動回路HD8と、低電位側パワーデバイス駆動回路LDとに区別され、高電位側パワーデバイス駆動回路HD8においては、レベルシフト回路600Aの高電位側パワーデバイス駆動回路HD4Aに、タイマー回路78をさらに有した構成となっている。
【0236】
タイマー回路78は入力信号S1を受け、入力信号S1としてオン指令およびオフ指令が与えられた場合に、所定期間だけ有効状態となるタイマー信号S1tを出力する機能を有している。そして、タイマー信号S1tは反復パルス発生回路17Cに与えられ、反復パルス発生回路17Cが出力する反復パルス出力信号S12およびS13の有効状態を制限する。
【0237】
反復パルス発生回路17Cは、2つの3入力AND回路171Aおよび172Aを有し、クロック信号発生回路16の出力信号S10は、AND回路171Aおよび172Aに入力され、入力信号S1は、AND回路171Aに入力されるとともに、インバータ回路173を介してAND回路172Aに入力される構成となっている。また、タイマー回路78が出力するタイマー信号S1tは、AND回路171Aおよび172Aに入力される。
【0238】
<J−2.装置動作>
図33に、レベルシフト回路1000の動作を説明するタイミングチャートを示す。なお、図33において、図13を用いて説明したレベルシフト回路600と同様の動作を示す信号については説明を省略する。
【0239】
図33に示すように、反復パルスに基づく内部オフ信号S3が有効な場合に、入力信号S1がオフ指令からオン指令に切り替わると、タイマー回路78が出力するタイマー信号S1tが期間tonだけ有効状態(“H”状態)となり、その期間だけクロック信号発生回路16の出力信号S10に対応した信号S12が反復パルスとして反復パルス発生回路17Cから出力される。
【0240】
なお、タイマー信号S1tの有効状態が終わると、無効状態(“L”状態)となり、タイマー信号S1tが無効状態にある期間は、信号S12は無効状態を維持するので、入力信号S1の状態(ステータス)を常に伝達することにはならず、レベルシフト回路1000は、正確には準ステータス方式のレベルシフト回路と呼称する場合もある。
【0241】
ここで、図33においては、反復パルスに基づく内部オフ信号S3が有効な場合に、入力信号S1がオン指令からオフ指令に切り替わる状態を併せて例示しており、入力信号S1がオン指令からオフ指令に切り替わると、タイマー回路78が出力するタイマー信号S1tが期間toffだけ有効状態となり、この場合は、クロック信号発生回路16の出力信号S10に対応した信号S13が反復パルスとして反復パルス発生回路17Cから出力される。
【0242】
なお、図34に、反復パルスに基づく内部オフ信号S3が有効でない場合に、入力信号S1が、オフ指令からオン指令に切り替わった場合およびオン指令からオフ指令に切り替わった場合のタイミングチャートを示す。
【0243】
図34に示すように、反復パルスに基づく内部オフ信号信号S3が有効でない場合(“L”状態である場合)に、入力信号S1がオフ指令からオン指令に切り替わると、それに同期してタイマー回路78が出力するタイマー信号S1tが期間tonだけ有効状態となり、その期間だけクロック信号発生回路16の出力信号S10に対応した信号S12が反復パルスとして反復パルス発生回路17Cから出力される。また、入力信号S1がオン指令からオフ指令に切り替わると、タイマー回路78が出力するタイマー信号S1tが期間toffだけ有効状態となり、この場合は、クロック信号発生回路16の出力信号S10に対応した信号S13が反復パルスとして反復パルス発生回路17Cから出力される。
【0244】
なお、先に述べたように、反復パルス発生回路17Cの出力信号S12およびS13は、無信号状態が継続的に存在するので、dv/dt過渡信号による誤りパルスが与えられた場合のパワーデバイスの誤動作が正常動作に復帰する確率は、計算上は若干低下するが、dv/dt過渡信号による誤りパルスは、入力信号S1の切り替わり直後、すなわち、パワーデバイス12および13の切り替わり直後に発生する頻度が高いので、タイマー信号S1tの有効期間tonおよびtoffを適切な長さに設定すれば、実用上の問題はない。
【0245】
ここで、タイマー信号S1tの有効期間tonおよびtoffの適切な長さとは、dv/dt過渡信号により発生する誤りパルス幅以上で、入力信号S1の最小入力パルス幅未満である。具体的には、誤りパルス幅を100nsec程度、最小入力パルス幅を300nsec〜1μsecとして設定すれば良い。
【0246】
図35にタイマー回路78の構成例を示す。図35に示すようにタイマー回路78は、2つのワンショットパルス発生回路781および782と、ワンショットパルス発生回路781および782の出力を受けるOR回路784と、ワンショットパルス発生回路782の入力に接続されたインバータ回路783とを有し、入力信号S1が、ワンショットパルス発生回路781に与えられると共に、インバータ回路783を介してワンショットパルス発生回路782に与えられる構成となっている。そして、OR回路784の出力がタイマー信号S1tとなる。
【0247】
なお、ワンショットパルス発生回路781および782の構成は、例えば、図14を用いて説明した構成と同じものを使用すれば良く、ワンショットパルス発生回路を構成するインバータ回路G1〜G5のしきい値と、キャパシタCPの容量とでタイマー信号S1tの有効期間を設定することができる。
【0248】
なお、タイマー回路78は、タイマー信号S1tによって反復パルス発生回路17Cが処理するクロック信号発生回路16の出力信号S10を制限して反復パルスの発生を制御するので、パルス制御手段と呼称する場合もある。
【0249】
<J−3.作用効果>
以上説明したように、本発明に係る実施の形態10のレベルシフト回路1000においては、入力信号S1がオフ指令からオン指令に切り替わるタイミングの直前および入力信号S1がオン指令からオフ指令に切り替わるタイミングの直前には、クロック信号発生回路16の出力信号S10を実質的に無効状態とするので、内部オフ信号S3と内部オン信号S2とが有効である状態が近接して存在することが防止され、内部オン指令信号S4と内部オフ指令信号S5とが同時に有効になる事態が回避される。
【0250】
なお、タイマー回路78の代わりに、カウンタを用いてクロック信号発生回路16の出力信号S10を所定パルス数だけカウントすることでタイマー信号S1tを生成するようにしても良い。この場合、タイマー信号S1tの有効期間の設定が容易にできる。
【0251】
なお、これまでに説明した実施の形態1〜8におけるレベルシフト回路(図4を用いて説明したレベルシフト回路200のように、外部から与えられるクロック信号に同期して反復パルスを発生させる構成は除いて)に、入力信号S1がオフ指令からオン指令に切り替わるタイミングの直前および入力信号S1がオン指令からオフ指令に切り替わるタイミングから所定期間のみ、信号S2およびS3を発生するように、パルス発生部を制御するパルス制御手段を付加することで、上述した効果と同様の効果を奏することができる。
【0252】
【発明の効果】
本発明に係る請求項1記載の半導体装置によれば、第1の入力信号に対応して、オン信号およびオフ信号として、一定の周期のパルスを有する第1および第2の反復パルス信号が与えられ、第1および第2のレベルシフト用半導体素子が周期的にオンすることで、オン信号およびオフ信号が高電位側にレベルシフトされて第1および第2のレベルシフト済み反復パルス信号となる。従って、第1および第2の反復パルス信号にdv/dt過渡信号による誤りパルスが与えられ、制御部がセット状態になっても、その期間は、オフ信号として正常なパルスが与えられるまでしか持続しない。従って、第1および第2のスイッチングデバイスが共にオン状態となっている期間が限定され、最大でも第1および第2の反復パルス信号の周期に相当する期間となり、その後は正常に制御されるので、第1および第2のスイッチングデバイスが共にオン状態となって短絡し、両者に不具合が生じることを防止できる。
【0253】
本発明に係る請求項2記載の半導体装置によれば、パルス発生部において独自に生成したパルス信号を使用するので、独立性の高い半導体装置を得ることができる。
【0254】
本発明に係る請求項3記載の半導体装置によれば、第1および第2の反復パルス信号は第1の入力信号と同期するので、第1の入力信号と、高電位側スイッチングデバイスの制御信号との間、すなわち入出力間で、信号のずれに起因したタイムディレイを解消することができ、高電位側スイッチングデバイスの応答速度の低下を防止できる。
【0255】
本発明に係る請求項4記載の半導体装置によれば、第1および第2のレベルシフト済み信号の論理和を取ることで内部クロック信号を得るので、当該内部クロック信号を高電位領域の各構成のクロック信号として使用することで、正確な動作が可能となる。
【0256】
本発明に係る請求項5記載の半導体装置によれば、第1の入力信号と、高電位側スイッチングデバイスの制御信号との間、すなわち入出力間で、信号のずれに起因したタイムディレイを解消することができ、高電位側スイッチングデバイスの応答速度の低下を防止できる。
【0257】
本発明に係る請求項6記載の半導体装置によれば、クロック信号または外部クロック信号と第2の入力信号とを受け、第2の入力信号をクロック信号または外部クロック信号に同期させて同期制御信号として出力する同期回路を備え、クロック信号または外部クロック信号に第2の入力信号を同期させることで、高電位側スイッチングデバイスで発生するタイムディレイと、低電位側スイッチングデバイスで発生するタイムディレイとのマッチングを取ることが容易にできる。また、低電位側スイッチングデバイスにおいて意図的にタイムディレイを発生させることで、デッドタイムの制御が容易となり、実際に第1および第2のスイッチングデバイスが休止している期間を短くすることができて、電力効率を向上することができる。また、デッドタイムの設定に際しては、不確定な要素が排除されるので、デッドタイムに大きなマージンを含ませることが不必要となり、電力効率を向上することができる。
【0258】
本発明に係る請求項7記載の半導体装置によれば、反復パルス発生部が出力する第1、第2の信号のそれぞれと、第1および第2のワンショットパルス発生回路が出力する第3、第4の信号との論理和を取った信号を、第1および第2の反復パルス信号として使用するので、第1および第2の反復パルス信号と第1の入力信号とが同期し、第1の入力信号と、高電位側スイッチングデバイスの制御信号との間、すなわち入出力間で、信号のずれに起因したタイムディレイを解消することができ、高電位側スイッチングデバイスの応答速度の低下を防止できる。
【0259】
本発明に係る請求項8記載の半導体装置によれば、反復パルス発生部が出力する第1、第2の信号のそれぞれと、ラッチ回路が出力する第3、第4の信号との論理和を取った信号を、第1および第2の反復パルス信号として使用するので、第1および第2の反復パルス信号と第1の入力信号とが同期し、第1の入力信号と、高電位側スイッチングデバイスの制御信号との間、すなわち入出力間で、信号のずれに起因したタイムディレイを解消することができ、高電位側スイッチングデバイスの応答速度の低下を防止できる。
【0260】
本発明に係る請求項9記載の半導体装置によれば、反復パルス発生部が出力する第1、第2の信号のそれぞれと、ラッチ回路が出力する第3、第4の信号との論理和を取った第5、第6の信号を、第1および第2のワンショットパルス発生回路を介することで、デューティ比を小さくするので、第1および第2のレベルシフト用半導体素子動作時間を短くして消費電力を低減することができる。
【0261】
本発明に係る請求項10記載の半導体装置によれば、反復パルス発生部の具体的構成を得ることができる。
【0263】
本発明に係る請求項11記載の半導体装置によれば、第1および第2の反復パルス信号が、所定間隔以上近接して発生することが防止できるので、第1および第2の反復パルス信号が有効な場合に、第1の入力信号が切り替わる場合でも、第1および第2の反復パルス信号がほぼ同時に発生することが防止され、第1および第2の反復パルス信号が同時に与えられた場合に発生するタイムディレイを抑制して、入力信号を受けてから出力信号が得られるまでの入出力伝達遅延時間のジッタを抑制できる。
【0268】
本発明に係る請求項12記載の半導体装置によれば、第1の入力信号の、第2の状態への遷移時の直前および第1の状態への遷移時の直前には、クロック信号を実質的に無効状態とするので、第1および第2の反復パルス信号が有効な場合に、第1の入力信号が切り替わる場合でも、第1および第2の反復パルス信号がほぼ同時に発生することが防止され、第1および第2の反復パルス信号が同時に与えられた場合に発生するタイムディレイを抑制して、入力信号を受けてから出力信号が得られるまでの入出力伝達遅延時間のジッタを抑制できる。
【0272】
本発明に係る請求項13記載の半導体装置によれば、制御部に第1および第2のレベルシフト済み反復パルス信号が同時に入力されることを防止でき、制御部の誤動作を防止できる。
【図面の簡単な説明】
【図1】 本発明に係る半導体装置の実施の形態1の構成を説明する図である。
【図2】 反復パルス発生回路の構成例を示す図である。
【図3】 本発明に係る半導体装置の実施の形態1の動作を説明するタイミングチャートである。
【図4】 本発明に係る半導体装置の実施の形態2の構成を説明する図である。
【図5】 本発明に係る半導体装置の実施の形態2の動作を説明するタイミングチャートである。
【図6】 本発明に係る半導体装置の実施の形態3の構成を説明する図である。
【図7】 本発明に係る半導体装置の実施の形態3の動作を説明するタイミングチャートである。
【図8】 本発明に係る半導体装置の実施の形態4の構成を説明する図である。
【図9】 本発明に係る半導体装置の実施の形態4の動作を説明するタイミングチャートである。
【図10】 本発明に係る半導体装置の実施の形態5の構成を説明する図である。
【図11】 本発明に係る半導体装置の実施の形態5の動作を説明するタイミングチャートである。
【図12】 本発明に係る半導体装置の実施の形態5の動作を説明するタイミングチャートである。
【図13】 本発明に係る半導体装置の実施の形態6の構成を説明する図である。
【図14】 ワンショットパルス発生回路の構成例を示す図である。
【図15】 ワンショットパルス発生回路の動作を説明するタイミングチャートである。
【図16】 本発明に係る半導体装置の実施の形態6の動作を説明するタイミングチャートである。
【図17】 本発明に係る半導体装置の実施の形態7の構成を説明する図である。
【図18】 本発明に係る半導体装置の実施の形態7の動作を説明するタイミングチャートである。
【図19】 本発明に係る半導体装置の実施の形態8の構成を説明する図である。
【図20】 本発明に係る半導体装置の実施の形態8の動作を説明するタイミングチャートである。
【図21】 本発明に係る実施の形態6の半導体装置にフィルタ回路を備えた構成を示す図である。
【図22】 フィルタ回路の構成を示す図である。
【図23】 フィルタ回路を備えた構成の動作を説明するタイミングチャートである。
【図24】 フィルタ回路を備えた構成の動作を説明するタイミングチャートである。
【図25】 本発明に係る半導体装置の実施の形態9の構成を説明する図である。
【図26】 本発明に係る半導体装置の実施の形態9の動作を説明するタイミングチャートである。
【図27】 本発明に係る半導体装置の実施の形態9の動作を説明するタイミングチャートである。
【図28】 マスク回路の構成を示す図である。
【図29】 本発明に係る半導体装置の実施の形態9の変形例の構成を説明する図である。
【図30】 本発明に係る半導体装置の実施の形態9の変形例の動作を説明するタイミングチャートである。
【図31】 本発明に係る半導体装置の実施の形態9の変形例の構成を説明する図である。
【図32】 本発明に係る半導体装置の実施の形態10の構成を説明する図である。
【図33】 本発明に係る半導体装置の実施の形態10の動作を説明するタイミングチャートである。
【図34】 本発明に係る半導体装置の実施の形態10の動作を説明するタイミングチャートである。
【図35】 タイマー回路の構成を示す図である。
【図36】 従来の半導体装置の構成を説明する図である。
【図37】 従来の半導体装置の動作を説明するタイミングチャートである。
【符号の説明】
td,td1〜td6 タイムディレイ、Dt1,Dt2 デッドタイム。
Claims (13)
- 直列に接続され、高電位の主電源電位と低電位の主電源電位との間に介挿された第1および第2のスイッチングデバイスの駆動制御を行う半導体装置であって、
前記第1および第2のスイッチングデバイスのうち、高電位側スイッチングデバイスの導通/非導通を制御する制御部と、
前記高電位側スイッチングデバイスの導通を示す第1状態および前記高電位側スイッチングデバイスの非導通を示す第2状態を有する第1の入力信号の、前記第1および第2状態に対応して、第1および第2の反復パルス信号を発生するパルス発生部と、
前記第1および第2の反復パルス信号を、高電位側へとレベルシフトして、それぞれ第1および第2のレベルシフト済み反復パルス信号を得るレベルシフト部と、を備え、
前記制御部は、
前記第1および第2のレベルシフト済み反復パルス信号に基づいて、それぞれ、前記高電位側スイッチングデバイスを導通または非導通させる制御信号を前記高電位側スイッチングデバイスに出力し、
前記パルス発生部は、
前記第1の入力信号が前記第1状態を維持している期間、前記第1の反復パルス信号を出力し、前記第1の入力信号が前記第2状態を維持している期間、前記第2の反復パルス信号を出力する、半導体装置。 - 前記パルス発生部は、
クロック信号を生成するクロック信号発生部と、
前記クロック信号と前記第1の入力信号とを受け、前記第1の入力信号が前記第1状態にある期間のみ、前記クロック信号を前記第1の反復パルス信号として出力し、前記第1の入力信号が前記第2状態にある期間のみ、前記クロック信号を前記第2の反復パルス信号として出力する反復パルス発生部と、を備える、請求項1記載の半導体装置。 - 前記パルス発生部は、
外部クロック信号と前記第1の入力信号とを受け、前記第1の入力信号が前記第1状態にある期間のみ、前記外部クロック信号を前記第1の反復パルス信号として出力し、前記第1の入力信号が前記第2状態にある期間のみ、前記外部クロック信号を前記第2の反復パルス信号として出力する反復パルス発生部を備え、
前記第1の入力信号は、前記外部クロック信号に同期している、請求項1記載の半導体装置。 - 前記第1および第2のレベルシフト済み反復パルス信号を受け、両者の論理和を取って前記クロック信号または外部クロック信号を再生し、内部クロック信号として出力する論理回路をさらに備える、請求項2または請求項3記載の半導体装置。
- 前記パルス発生部は、
前記第1の入力信号を受け、前記第1の入力信号が前記第1状態に遷移するのと同期して、前記第1の入力信号が前記第1状態にある期間のみ、前記第1の反復パルス信号を出力する第1の発振回路と、
前記第1の入力信号を受け、前記第1の入力信号が前記第2状態に遷移するのと同期して、前記第1の入力信号が前記第2状態にある期間のみ、前記第2の反復パルス信号を出力する第2の発振回路と、を備える、請求項1記載の半導体装置。 - 前記第1および第2のスイッチングデバイスのうち、低電位側スイッチングデバイスは、第2の入力信号によって導通/非導通が制御され、
前記半導体装置は、
前記クロック信号または外部クロック信号と前記第2の入力信号とを受け、前記第2の入力信号を前記クロック信号または前記外部クロック信号に同期させて同期制御信号として出力する同期回路をさらに備え、
前記同期制御信号によって前記低電位側スイッチングデバイスの導通/非導通を制御する、請求項2または請求項3記載の半導体装置。 - 前記パルス発生部は、クロック信号を生成するクロック信号発生部と、
前記クロック信号と前記第1の入力信号とを受け、前記第1の入力信号が前記第1状態にある期間のみ、前記クロック信号を第1の信号として出力し、前記第1の入力信号が前記第2状態にある期間のみ、前記クロック信号を第2の信号として出力する反復パルス発生部と、
前記第1の入力信号を受け、前記第1の入力信号の各周期において、前記第1の入力信号が前記第1状態に遷移するのと同期した1つのパルスを有する第3の信号を出力する第1のワンショットパルス発生回路と、
前記第1の入力信号の反転信号を受け、前記第1の入力信号の各周期において、前記第1の入力信号が前記第2状態に遷移するのと同期した1つのパルスを有する第4の信号を出力する第2のワンショットパルス発生回路と、
前記第1および前記第3の信号を受け、両者の論理和を取って前記第1の反復パルス信号として出力する第1の論理回路と、
前記第2および前記第4の信号を受け、両者の論理和を取って前記第2の反復パルス信号として出力する第2の論理回路と、を備える、請求項1記載の半導体装置。 - 前記パルス発生部は、クロック信号を生成するクロック信号発生部と、
前記クロック信号と前記第1の入力信号とを受け、前記第1の入力信号が前記第1状態にある期間のみ、前記クロック信号を第1の信号として出力し、前記第1の入力信号が前記第2状態にある期間のみ、前記クロック信号を第2の信号として出力する反復パルス発生部と、
前記クロック信号と前記第1の入力信号とを受け、前記第1の入力信号が前記第1状態に遷移するのと同期してセットされる第1の出力端と、前記第1の入力信号が前記第2状態に遷移するのと同期してセットされる第2の出力端とを有し、前記クロック信号に同期して、前記第1および第2の出力端がリセットされるラッチ回路と、
前記第1の信号と前記第1の出力端から出力される第3の信号とを受け、両者の論理和を取って前記第1の反復パルス信号として出力する第1の論理回路と、
前記第2の信号と前記第2の出力端から出力される第4の信号とを受け、両者の論理和を取って前記第2の反復パルス信号として出力する第2の論理回路と、を備える、請求項1記載の半導体装置。 - 前記パルス発生部は、クロック信号を生成するクロック信号発生部と、
前記クロック信号と前記第1の入力信号とを受け、前記第1の入力信号が前記第1状態にある期間のみ、前記クロック信号を第1の信号として出力し、前記第1の入力信号が前記第2状態にある期間のみ、前記クロック信号を第2の信号として出力する反復パルス発生部と、
前記クロック信号と前記第1の入力信号とを受け、前記第1の入力信号が前記第1状態に遷移するのと同期してセットされる第1の出力端と、前記第1の入力信号が前記第2状態に遷移するのと同期してセットされる第2の出力端とを有し、前記クロック信号に同期して、前記第1および第2の出力端がリセットされるラッチ回路と、
前記第1の信号と前記第1の出力端から出力される第3の信号とを受け、両者の論理和を取って第5の信号として出力する第1の論理回路と、
前記第2の信号と前記第2の出力端から出力される第4の信号とを受け、両者の論理和を取って第6の信号として出力する第2の論理回路と、
前記第5の信号を受け、前記第5の信号に含まれるパルスのデューティ比を小さくして前記第1の反復パルス信号として出力する第1のワンショットパルス発生回路と、
前記第6の信号を受け、前記第6の信号に含まれるパルスのデューティ比を小さくして前記第2の反復パルス信号として出力する第2のワンショットパルス発生回路と、を備える、請求項1記載の半導体装置。 - 前記反復パルス発生部は、
前記クロック信号および前記第1の入力信号が入力される第1のAND回路と、
前記クロック信号および前記第1の入力信号の反転信号が入力される第2のAND回路とを有し、
前記第1のAND回路から前記第1の反復パルス信号が出力され、
前記第2のAND回路から前記第2の反復パルス信号が出力される、請求項2、請求項7ないし請求項9の何れかに記載の半導体装置。 - 前記第1および第2の反復パルス信号が、所定間隔以上近接して発生しないように、前記クロック信号に所定の処理を施すクロック信号調整手段をさらに備える、請求項1または請求項7記載の半導体装置。
- 前記第1の入力信号の、前記第2の状態への遷移時から、および前記第1の状態への遷移時から所定期間のみ、前記第1および第2の反復パルス信号を発生するように、前記パルス発生部を制御するパルス制御手段をさらに備える、請求項1または請求項7記載の半導体装置。
- 前記制御部の前段に配設されたフィルタ回路をさらに備え、
前記フィルタ回路は、前記第1および第2のレベルシフト済み反復パルス信号が同時に入力されている期間には、前記制御部に対して、直前の前記制御信号を出力し続けるように所定の信号を与える、請求項1、7および11の何れかに記載の半導体装置。
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