JP2005100924A - スイッチング回路およびその駆動方法 - Google Patents

Abstract

【課題】 １メーク接点構成の標準リレーとＳＳＲ（ソリッド・ステート・リレー）を並列接続したスイッチ回路を採用し、高精度のスイッチングとリレー接点のオープン故障を補償することができる単純構成のスイッチング回路を提供する。
【解決手段】 駆動パルスＳDに基づいてスイッチングのオン時およびオフ時は、ＳＳＲ（ソリッド・ステート・リレー）４を動作させるとともに、スイッチングのオン時およびオフ時の一部を除いたオン中間領域は、リレー（接点）５Ａを動作させる駆動制御を実行するスイッチ駆動手段２を備える。
【選択図】 図１

Description

本発明はＳＳＲ（Solid State Lily：ソリッド・ステート・リレー）および１メークリレー（接点）を並列接続したスイッチング回路に係り、特に駆動パルスの周期に一致するオン時間とオフ時間をコントロールするスイッチング回路に関する。

本来、ＳＳＲ（ソリッド・ステート・リレー）は、スイッチングのオン／オフに対して長寿命であるという特徴があり、一方、リレー（接点）は、スイッチングのオンに対して大電流が流せるとともに、リレー（接点）の接触抵抗が低いために電力損失が少ないという特徴がある。

一方、半導体スイッチング素子とリレー（接点）を並列接続し、負荷に供給する交流電源を断続するスイッチング回路も「特許文献１」に開示されている。図１１に従来のスイッチング回路の構成図を示す。図１１において、スイッチング回路５０は、動作タイミングの異なる接点ｒ１および接点ｒ２を備えたリレーＲLとＳＣＲトライアック等の３端子サイリスタＴで構成し、先に動作する接点ｒ１でサイリスタＴを制御し、遅れて動作する接点ｒ２とサイリスタＴを並列接続した構成となっている。

接点ｒ１と接点ｒ２の動作順序は、スイッチング回路５０のオン時には、接点ｒ１がメーク（オン）動作した後に接点ｒ２がメーク動作し、スイッチング回路５０のオフ時には、接点ｒ２がブレーク（オフ）動作した後に接点ｒ１がブレーク動作する。

スイッチング回路５０のオン時は、接点ｒ１が先にメークしてサイリスタＴがオン状態となり、交流電源ＡＣから負荷Ｌを介して負荷電流Ｉｒが流れる。続いて、時間遅れｔ１で接点ｒ２がメークすると、負荷電流Ｉｒが接点ｒ２に流れるので、サイリスタＴに流れる電流が保持電流以下となり、サイリスタＴが遮断状態になる。

一方、スイッチング回路５０のオフ時には、接点ｒ２が先にブレークするが、接点ｒ１がメークなのでサイリスタＴが再度オン状態となり、負荷電流Ｉｒが流れるが、時間遅れｔ２で接点ｒ１がブレークすると、サイリスタＴがオフ状態となり、負荷電流Ｉｒが遮断状態となる。

このように、従来のスイッチング回路５０は、動作タイミングの異なる２接点ｒ１，ｒ２とサイリスタＴで構成し、接点ｒ１のメーク（オン）動作でサイリスタＴをオン動作させた後に、サイリスタＴと並列接続した接点ｒ２をメーク（オン）動作させるとともに、接点ｒ２をブレーク（オフ）動作させた後に、接点ｒ１のブレーク（オフ）動作でサイリスタＴをオフ動作させるので、スイッチングのオン／オフ動作は、サイリスタＴのオン→接点ｒ２のオン→接点ｒ２のオフ→サイリスタＴのオフの順序となる。ただし、接点ｒ２のオン期間には、サイリスタＴが遮断状態にある。

接点ｒ２とサイリスタＴの動作順序により、高電圧の交流電源ＡＣのオン／オフ時点にリレーの接点ｒ２に発生するアーク放電を回避するとともに、サイリスタＴのオン抵抗に流れる負荷電流Ｉｒに起因する電力損失を抑制することができる。

また、スイッチング回路５０は、接点ｒ２とサイリスタＴの並列回路と直列に温度ヒューズＨを備え、接点ｒ２にゴミ等が付着して接触不良（接点ｒ２のオープン故障）が発生し、サイリスタＴに負荷電流Ｉｒが継続して流れ、発熱して温度上昇するのを防止する。
特公昭６０−３００４８号公報

「特許文献１」に開示されたスイッチング回路は、発熱および接点劣化の課題を解消することができるが、異なる動作タイミングを備えた２接点の特殊な構造のリレーが必要となり、コストアップを招く新たな課題がある。

また、「特許文献１」に開示されたスイッチング回路は、リレーＲLがオン駆動されて接点ｒ１がオン（メーク）した後に時間遅れｔ１で接点ｒ２がオン（メーク）し、リレーＲLがオフ駆動されて接点ｒ２がオフ（ブレーク）した後に時間遅れｔ２で接点ｒ１がオフ（ブレーク）する構成のため、正確なオン時間（デューティ比）が要求される機器（例えば、温度調節器など）のスイッチングの用途には、駆動パルスのオン時間よりもスイッチング回路のオン時間が長く（デューティ比が変化）なり、精度の高いスイッチングができない課題がある。

さらに、「特許文献１」に開示されたスイッチング回路は、接点のオープン故障に伴う発熱を防止するため、負荷電流を遮断する温度ヒューズが必要となり、部品コストアップを招く課題や温度ヒューズが断した場合の交換作業が発生する課題がある。

この発明はこのような課題を解決するためになされたもので、その目的は１メーク接点構成の標準リレーとＳＳＲ（ソリッド・ステート・リレー）を並列接続したスイッチ回路を採用し、高精度のスイッチングとリレー接点のオープン故障を補償することができる単純構成のスイッチング回路を提供することにある。

前記課題を解決するためにこの発明に係るスイッチング回路は、ＳＳＲとリレーを並列接続したスイッチ回路と、ＳＳＲおよびリレーを駆動するスイッチ駆動手段とを備えたスイッチング回路であって、スイッチ回路のスイッチングのオン時およびオフ時は、ＳＳＲを動作させるとともに、スイッチングのオン時およびオフ時の一部を除いたオン中間領域は、リレーを動作させ、スイッチ回路のオン／オフ周期を外部から供給される駆動パルスのオン／オフ周期に一致させるスイッチ駆動手段を備えたことを特徴とする。

この発明に係るスイッチング回路は、スイッチ回路のスイッチングのオン時およびオフ時は、ＳＳＲを動作させるとともに、スイッチングのオン時およびオフ時の一部を除いたオン中間領域は、リレーを動作させ、スイッチ回路のオン／オフ周期を外部から供給される駆動パルスのオン／オフ周期に一致させるスイッチ駆動手段を備えたので、ＳＳＲ（ソリッド・ステート・リレー）とリレーの特徴を生かし、リレー接点のアーク放電およびＳＳＲの発熱を抑制した高精度のスイッチングとリレー接点のオープン故障の補償を実現することができる。

また、この発明に係るスイッチ駆動手段は、駆動パルスを所定時間だけ遅延する遅延手段と、遅延手段から供給される遅延パルスと駆動パルスとで第１パルスを発生する第１パルス発生手段と、第１パルス発生手段から供給される第１パルスと駆動パルスとで第2パルスを発生する第２パルス発生手段とを備え、第１パルス発生手段からの第１パルスでリレーを駆動するとともに、第２パルス発生手段からの第2パルスでＳＳＲを駆動することを特徴とする。

この発明に係るスイッチ駆動手段は、駆動パルスを所定時間だけ遅延する遅延手段と、遅延手段から供給される遅延パルスと駆動パルスの第１パルスを発生する第１パルス発生手段と、第１パルス発生手段から供給される第１パルスと駆動パルスの第2パルスを発生する第２パルス発生手段とを備え、第１パルス発生手段からの第１パルスでリレーを駆動するとともに、第２パルス発生手段からの第2パルスでＳＳＲを駆動するので、スイッチングのオン時には、ＳＳＲをオンさせてからリレー（接点）をオン（メーク）させ、スイッチングのオン中間領域では、ＳＳＲをオフさせてリレー（接点）をオン（メーク）継続させ、スイッチングのオフ時には、ＳＳＲをオンさせてからリレー（接点）をオフ（ブレーク）させた後に、ＳＳＲをオフさせることができる。

さらに、この発明に係る第２パルス発生手段は、第１パルスの立ち上がりをトリガーにして、所定時間の単一パルスを出力するとともに、駆動パルスの立ち下がりをトリガーにして、所定時間の単一パルスを出力し、１個目の単一パルスの立ち上がりから２個目の単一パルスの立ち下がりまでの時間間隔が駆動パルスのパルス幅に等しいことを特徴とする。

この発明に係る第２パルス発生手段は、第１パルスの立ち上がりをトリガーにして、所定時間の単一パルスを出力するとともに、駆動パルスの立ち下がりをトリガーにして、所定時間の単一パルスを出力し、１個目の単一パルスの立ち上がりから２個目の単一パルスの立ち下がりまでの時間間隔が駆動パルスのパルス幅に等しいので、スイッチングのオンおよびオフをＳＳＲで正確に設定することができる。

また、この発明に係るスイッチ駆動手段は、駆動パルスを所定時間だけ遅延する第１遅延手段と、第１遅延手段から供給される第１遅延パルスと駆動パルスの論理積パルスを出力する論理積手段と、論理積手段から供給される論理積パルスを所定時間と同じだけ遅延する第２遅延手段と、第２遅延手段から供給される第２遅延パルスと論理積パルスの排他的論理和パルスを出力する排他的論理和手段とを備え、論理積手段からの論理積パルスでリレーを駆動するとともに、排他的論理和手段からの排他的論理和パルスでＳＳＲを駆動することを特徴とする。

この発明に係るスイッチ駆動手段は、駆動パルスを所定時間だけ遅延する第１遅延手段と、第１遅延手段から供給される第１遅延パルスと駆動パルスの論理積パルスを出力する論理積手段と、論理積手段から供給される論理積パルスを所定時間と同じだけ遅延する第２遅延手段と、第２遅延手段から供給される第２遅延パルスと論理積パルスの排他的論理和パルスを出力する排他的論理和手段とを備え、論理積手段からの論理積パルスでリレーを駆動するとともに、排他的論理和手段からの排他的論理和パルスでＳＳＲを駆動するので、スイッチングのオン時には、ＳＳＲをオンさせてからリレー（接点）をオン（メーク）させ、スイッチングのオン中間領域では、ＳＳＲをオフさせてリレー（接点）をオン（メーク）継続させ、スイッチングのオフ時には、ＳＳＲをオンさせてからリレー（接点）をオフ（ブレーク）させた後に、ＳＳＲをオフさせることができる。

さらに、この発明に係る排他的論理和手段は、論理積パルスの立ち上がりおよび立ち下りに、それぞれ１個の排他的論理和パルスを出力し、１個目の排他的論理和パルスの立ち上がりから２個目の排他的論理和パルスの立ち下がりまでの時間間隔が駆動パルスのパルス幅に等しいことを特徴とする。

この発明に係る排他的論理和手段は、論理積パルスの立ち上がりおよび立ち下りに、それぞれ１個の排他的論理和パルスを出力し、１個目の排他的論理和パルスの立ち上がりから２個目の排他的論理和パルスの立ち下がりまでの時間間隔が駆動パルスのパルス幅に等しいので、スイッチングのオンおよびオフをＳＳＲで正確に設定することができる。

また、この発明に係るこの発明に係るＳＳＲは、サイリスタ、トライアック、トランジスタまたはＭＯＳＦＥＴ等の半導体スイッチング素子を備えたことを特徴とする。

この発明に係るこの発明に係るＳＳＲは、サイリスタ、トライアック、トランジスタまたはＭＯＳＦＥＴ等の半導体スイッチング素子を備えたので、高電圧のスイッチングにアーク放電のないオン／オフ動作を実行することができる。

さらに、この発明に係るリレーは、ノーマルブレーク接点構成の１メークリレー接点を備えたことを特徴とする。

この発明に係るリレーは、ノーマルブレーク接点構成の１メークリレー接点を備えたので、標準的なリレーで発熱のないオン特性を実現することができる。

また、この発明に係るスイッチング回路の駆動方法は、ＳＳＲとリレーを並列接続したスイッチ回路と、ＳＳＲおよび前記リレーを駆動するスイッチ駆動手段とを備えたスイッチング回路の駆動方法であって、駆動パルスを所定時間だけ遅延した第１遅延パルスを発生するステップＳ１と、第１遅延パルスと駆動パルスの論理積パルスを出力するステップＳ２と、論理積パルスを所定時間と同じだけ遅延した第２遅延パルスを発生するステップＳ３と、第２遅延パルスと論理積パルスの排他的論理和パルスを発生するステップＳ４と、排他的論理和パルスでＳＳＲを駆動するステップＳ５と、論理積パルスでリレーを駆動するステップＳ６とを備えたことを特徴とする。

この発明に係るスイッチング回路の駆動方法は、駆動パルスを所定時間だけ遅延した第１遅延パルスを発生するステップＳ１と、第１遅延パルスと駆動パルスの論理積パルスを出力するステップＳ２と、論理積パルスを所定時間と同じだけ遅延した第２遅延パルスを発生するステップＳ３と、第２遅延パルスと論理積パルスの排他的論理和パルスを発生するステップＳ４と、排他的論理和パルスでＳＳＲを駆動するステップＳ５と、論理積パルスでリレーを駆動するステップＳ６とを備えたので、スイッチングのオン／オフ時には、遅延時間のパルス幅でＳＳＲをオンすることにより、リレー（接点）のアーク放電を防止し、他のスイッチングオン領域には、リレー（接点）をオンすることにより、オン抵抗に伴う発熱を防止してＳＳＲとリレー（接点）の並列接続したスイッチング回路を様々な装置に内蔵することができる。

この発明に係るスイッチング回路は、スイッチ回路のスイッチングのオン時およびオフ時は、ＳＳＲを動作させるとともに、スイッチングのオン時およびオフ時の一部を除いたオン中間領域は、リレーを動作させ、スイッチ回路のオン／オフ周期を外部から供給される駆動パルスのオン／オフ周期に一致させるスイッチ駆動手段を備えたので、ＳＳＲ（ソリッド・ステート・リレー）とリレーの特徴を生かし、リレー接点のアーク放電およびＳＳＲの発熱を抑制した高精度のスイッチングとリレー接点のオープン故障の補償を実現することができ、単純構成で利便性の向上を図ることができる。

また、この発明に係るスイッチ駆動手段は、駆動パルスを所定時間だけ遅延する遅延手段と、遅延手段から供給される遅延パルスと駆動パルスとで第１パルスを発生する第１パルス発生手段と、第１パルス発生手段から供給される第１パルスと駆動パルスとで第2パルスを発生する第２パルス発生手段とを備え、第１パルス発生手段からの第１パルスでリレーを駆動するとともに、第２パルス発生手段からの第2パルスでＳＳＲを駆動するので、スイッチングのオン時には、ＳＳＲをオンさせてからリレー（接点）をオン（メーク）させ、スイッチングのオン中間領域では、ＳＳＲをオフさせてリレー（接点）をオン（メーク）継続させ、スイッチングのオフ時には、ＳＳＲをオンさせてからリレー（接点）をオフ（ブレーク）させた後に、ＳＳＲをオフさせることができ、スイッチングのオン／オフ時に発生するリレー（接点）のアーク放電を防止し、スイッチングのオン中間領域に発生するＳＳＲの発熱を防止することができるとともに、リレー（接点）のオープン故障が発生してもＳＳＲのオン抵抗による発熱を防止することができる。

さらに、この発明に係る第２パルス発生手段は、第１パルスの立ち上がりをトリガーにして、所定時間の単一パルスを出力するとともに、駆動パルスの立ち下がりをトリガーにして、所定時間の単一パルスを出力し、１個目の単一パルスの立ち上がりから２個目の単一パルスの立ち下がりまでの時間間隔が駆動パルスのパルス幅に等しいので、スイッチングのオンおよびオフをＳＳＲで正確に設定することができ、駆動パルスの周期と一致した高精度のスイッチングを実行することができる。

また、この発明に係るスイッチ駆動手段は、駆動パルスを所定時間だけ遅延する第１遅延手段と、第１遅延手段から供給される第１遅延パルスと駆動パルスの論理積パルスを出力する論理積手段と、論理積手段から供給される論理積パルスを所定時間と同じだけ遅延する第２遅延手段と、第２遅延手段から供給される第２遅延パルスと論理積パルスの排他的論理和パルスを出力する排他的論理和手段とを備え、論理積手段からの論理積パルスでリレーを駆動するとともに、排他的論理和手段からの排他的論理和パルスでＳＳＲを駆動するので、スイッチングのオン時には、ＳＳＲをオンさせてからリレー（接点）をオン（メーク）させ、スイッチングのオン中間領域では、ＳＳＲをオフさせてリレー（接点）をオン（メーク）継続させ、スイッチングのオフ時には、ＳＳＲをオンさせてからリレー（接点）をオフ（ブレーク）させた後に、ＳＳＲをオフさせることができ、スイッチングのオン／オフ時に発生するリレー（接点）のアーク放電を防止し、スイッチングのオン中間領域に発生するＳＳＲの発熱を防止することができるとともに、リレー（接点）のオープン故障が発生してもＳＳＲのオン抵抗による発熱を防止することができる。

さらに、この発明に係る排他的論理和手段は、論理積パルスの立ち上がりおよび立ち下りに、それぞれ１個の排他的論理和パルスを出力し、１個目の排他的論理和パルスの立ち上がりから２個目の排他的論理和パルスの立ち下がりまでの時間間隔が駆動パルスのパルス幅に等しいので、スイッチングのオンおよびオフをＳＳＲで正確に設定することができ、駆動パルスの周期と一致した高精度のスイッチングを実行することができる。

また、この発明に係るこの発明に係るＳＳＲは、サイリスタ、トライアック、トランジスタまたはＭＯＳＦＥＴ等の半導体スイッチング素子を備えたので、高電圧のスイッチングにアーク放電のないオン／オフ動作を実行することができ、スイッチング回路を様々な装置に内蔵することができる。

さらに、この発明に係るリレーは、ノーマルブレーク接点構成の１メークリレー接点を備えたので、標準的なリレーで発熱のないオン特性を実現することができ、単純な構成でスイッチング回路を様々な装置に内蔵することができる。

また、この発明に係るスイッチング回路の駆動方法は、駆動パルスを所定時間だけ遅延した第１遅延パルスを発生するステップＳ１と、第１遅延パルスと駆動パルスの論理積パルスを出力するステップＳ２と、論理積パルスを所定時間と同じだけ遅延した第２遅延パルスを発生するステップＳ３と、第２遅延パルスと論理積パルスの排他的論理和パルスを発生するステップＳ４と、排他的論理和パルスでＳＳＲを駆動するステップＳ５と、論理積パルスでリレーを駆動するステップＳ６とを備えたので、スイッチングのオン／オフ時には、遅延時間のパルス幅でＳＳＲをオンすることにより、リレー（接点）のアーク放電を防止し、他のスイッチングオン領域には、リレー（接点）をオンすることにより、オン抵抗に伴う発熱を防止してＳＳＲとリレー（接点）の並列接続したスイッチング回路を様々な装置に内蔵することができ、高精度のスイッチングを実現して装置のコンパクト化を図ることができる。

以下、この発明の実施の形態を添付図面に基づいて説明する。なお、本発明はスイッチングの立ち上がりおよび立ち下りで、半導体スイッチング素子のＳＳＲをオン／オフさせて実行することによって高電圧のアーク放電を防止し、スイッチングの立ち上がりまたは立ち下り以外のオン領域では、リレー（接点）をオン（メーク）させて実行することによって発熱を防止することにより、ＳＳＲ（ソリッド・ステート・リレー）とリレー（接点）を並列接続したスイッチング回路を提供するものである。

図１はこの発明に係るスイッチング回路の実施の形態基本ブロック構成図である。図１において、スイッチング回路１は、スイッチ駆動手段２、ＳＳＲ（ソリッド・ステート・リレー）４とリレー（接点）５Ａを並列接続したスイッチ回路３を備える。なお、スイッチ回路３は、出力端子Ａ，Ｂに外部の負荷６および電源７に接続し、スイッチングのオン／オフにより電源７から負荷６に供給される負荷電流ＩLを断続する。

スイッチ駆動手段２は、駆動パルスＳDに基づいて動作し、スイッチングのオン時およびオフ時は、ＳＳＲ４を動作させるとともに、スイッチングのオン時およびオフ時の一部を除いたオン中間領域は、リレー（接点）５Ａを動作させ、スイッチ回路３のオン／オフ周期を駆動パルＳDのオン／オフ周期に一致させる駆動制御を実行する。

ＳＳＲ（ソリッド・ステート・リレー）４のオン時には、ＳＳＲ電流ＩSRがＳＳＲ４に流れ、リレー（接点）５Ａのオン（メーク）時には、リレー接点電流ＩRYがリレー（接点）５Ａに流れて負荷電流ＩLとなる。

図２はこの発明に係る駆動パルスと負荷電流の一実施の形態関連図である。（ａ）図に駆動パルスＳD波形、（ｂ）図にＳＳＲ電流ＩSR波形、（ｃ）図にリレー接点電流ＩRY波形、（ｄ）図に負荷電流ＩL波形を表す。（ａ）図の駆動パルスＳDの立ち上がりから所定の遅延時間ＴD後にスイッチ駆動手段２がＳＳＲ（ソリッド・ステート・リレー）４をオン駆動（スイッチングのオン時点）すると、ＳＳＲ（ソリッド・ステート・リレー）４がオンして（ｂ）図に示すＳＳＲ電流ＩSRを一定時間（例えば、遅延時間ＴDに相当）流した後、オフ状態となる。

また、スイッチ駆動手段２が駆動パルスＳDの立ち上がりから所定の遅延時間ＴD後に後述するリレー（巻線）５Ｂをオン駆動すると、リレー（接点）５Ａが動作時間だけ遅れてオン（メーク：破線表示）状態となり、（ｃ）図に示すリレー接点電流ＩRYを流す。

リレー（接点）５Ａの動作時間の遅れにより、リレー（接点）５Ａは、ＳＳＲ電流ＩSRが流れてＳＳＲ４両端の電圧がＳＳＲのオン電圧に低下した状態で、オン（メーク：破線表示）状態となるため、接点間にアーク放電（火花）を発生することがない。

一方、リレー（接点）５Ａがオン（メーク）状態になると、接点間の抵抗値がＳＳＲ４のオン抵抗値よりも充分小さいため、負荷電流ＩLがリレー（接点）５Ａ側にほとんど全て流れてリレー接点電流ＩRYとなり、ＳＳＲ４がオン状態にも拘わらず、ＳＳＲ電流ＩSRが流れてもほんのわすかしか流れない状態となる（斜線表示のＴα期間）。

リレー（接点）５Ａがオン（メーク）状態で、リレー接点電流ＩRYが流れるオン中間領域では、ＳＳＲ４がオフ状態にあり、接点間の抵抗値が充分小さく、リレー接点電流ＩRYと接点間の抵抗値とによる電圧降下も小さいため、ＳＳＲのオン抵抗とＳＳＲ電流ＩSRに起因する発熱が問題になることがない。

スイッチ駆動手段２がＳＳＲ（ソリッド・ステート・リレー）４を再度オン駆動すると、ＳＳＲ（ソリッド・ステート・リレー）４がオンして（ｂ）図に示すＳＳＲ電流ＩSRを一定時間（例えば、遅延時間ＴDに相当）流してオフ状態（スイッチングのオフ時点）となる。

ＳＳＲ（ソリッド・ステート・リレー）４の再度オン駆動と同時に、後述するリレー（巻線）５Ｂをオフ駆動するが、リレー（接点）５Ａが復帰時間だけ遅れてオフ（ブレーク：実線表示）状態となる。

リレー（接点）５Ａの復帰時間は、ＳＳＲ４がオン状態にあり、ＳＳＲ電流ＩSRも流れているが、リレー（接点）５Ａの接点間の抵抗値がＳＳＲ４のオン抵抗値よりも充分小さいため、ほとんどの負荷電流ＩLがリレー接点電流ＩRYとして流れ、ＳＳＲ電流ＩSRがほとんど流れない（斜線表示のＴβ期間）。

そして、リレー（接点）５Ａがオフ（ブレーク：実線表示）状態になると、既にオン状態にあるＳＳＲ４は、ＳＳＲ電流ＩSRが流れた後に、オフ状態となる。なお、スイッチングのオフ時点におけるＳＳＲ（ソリッド・ステート・リレー）４のオンからオフまでの時間は、後述するリレー（巻線）５Ｂのオフ駆動からリレー（接点）５Ａのオフ（ブレーク）までの復帰時間Ｔβよりも長くし、リレー（接点）５Ａがオフ（ブレーク）してからＳＳＲ（ソリッド・ステート・リレー）４がオフになるように設定する。

スイッチングのオフ時点においても、リレー（接点）５Ａは、ＳＳＲ（ソリッド・ステート・リレー）４がオン状態で、ＳＳＲ４両端の電圧がＳＳＲ４のオン電圧に低下した状態で、オフ（ブレーク）状態となるため、接点間にアーク放電（火花）を発生することがない。

（ｄ）図に示す負荷電流ＩLは、（ｂ）図に示すＳＳＲ電流ＩSRと（ｃ）図に示すリレー接点電流ＩRYの和（ＩL＝ＩSR＋ＩRY）であり、スイッチ駆動手段２は、負荷電流ＩLのオンからオフまでの期間（Ｔ1ON）を駆動パルスＳDのパルス幅Ｔ1ONと一致するように制御する。なお、スイッチ駆動手段２は、駆動パルスＳDのパルス幅がＴ2ONになっても負荷電流ＩLのオンからオフまでの期間をＴ2ONに正確に一致させることができる。

また、（ｂ）図に示すように、ＳＳＲ（ソリッド・ステート・リレー）４のオン期間をスイッチングのオン時とオフ時の短い期間に限定したので、ゴミ等によってリレー（接点）５Ａにオープン故障が発生しても、ＳＳＲ（ソリッド・ステート・リレー）４に流れるＳＳＲ電流ＩSRが短い期間に限定され、ＳＳＲ電流ＩSRに伴う発熱を抑制し、リレー（接点）５Ａのオープン故障を補償することができる。

さらに、ＳＳＲ（ソリッド・ステート・リレー）４とリレー（接点）５Ａを並列接続したスイッチ回路３は、スイッチングにおけるリレー（接点）５Ａのアーク放電（火花発生）防止とＳＳＲ（ソリッド・ステート・リレー）４のオン抵抗に伴う発熱を抑制できるので、スイッチ駆動手段２を含めて様々な装置に内蔵して一体化することができる。

このように、この発明に係るスイッチング回路１は、スイッチ回路３のスイッチングのオン時およびオフ時は、ＳＳＲ４を動作させるとともに、スイッチングのオン時およびオフ時の一部を除いたオン中間領域は、リレー（接点）５Ａを動作させ、スイッチ回路３のオン／オフ周期を外部から供給される駆動パルスＳDのオン／オフ周期に一致させるスイッチ駆動手段２を備えたので、ＳＳＲ（ソリッド・ステート・リレー）とリレーの特徴を生かし、リレー接点５Ａのアーク放電およびＳＳＲ４の発熱を抑制した高精度のスイッチングとリレー接点５Ａのオープン故障の補償を実現することができ、単純構成で利便性の向上を図ることができる。

図３はこの発明に係るスイッチ駆動手段の一実施の形態要部ブロック構成図である。図３において、スイッチ駆動手段２は、遅延手段８、第１パルス発生手段９、第２パルス発生手段１０、リレー駆動回路１１を備える。

遅延手段８は、駆動パルスＳDを所定の遅延時間ＴDだけ遅らせた遅延パルスＰDを発生し、遅延パルスＰDを第１パルス発生手段９に供給する。

第１パルス発生手段９は、駆動パルスＳDと遅延手段８から供給される遅延パルスＰDとから生成される第１パルスＰFを発生し、第１パルスＰFを第２パルス発生手段１０およびリレー駆動回路１１に提供する。なお、第１パルス発生手段９は、駆動パルスＳDと遅延パルスＰDの論理積を演算し、論理積パルスとしての第１パルスＰFを発生する。

第２パルス発生手段１０は、駆動パルスＳDと第１パルス発生手段９から提供される第１パルスＰFとから生成される第２パルスＰSを発生し、第２パルスＰSでＳＳＲ（ソリッド・ステート・リレー）４を駆動する。

第２パルス発生手段１０は、第１パルスＰFの立ち上がりをトリガーとして所定の遅延時間（パルス幅＝遅延時間ＴD）の単一パルスと、駆動パルスＳDの立ち下がりをトリガーとして所定の遅延時間（パルス幅＝遅延時間ＴD）の単一パルスの２つの単一パルス（ワンショットパルス）とからなる第２パルスＰSを発生し、第２パルスＰSでスイッチ回路３のＳＳＲ（ソリッド・ステート・リレー）４をオン／オフ駆動する。

リレー駆動回路１１は、後述するリレー（巻線）５Ｂを含む駆動回路で構成し、第１パルス発生手段９から供給される第１パルスＰFでリレー（巻線）５Ｂを駆動することにより、スイッチ回路３のリレー（接点）５Ａをオン／オフ駆動する。

図４はこの発明に係るスイッチ駆動手段の実施の形態各部波形図である。なお、波形図は、図３に示すスイッチ駆動手段２の各部波形図ＳD，ＰD，ＰF，ＰSを表わす。また、ＩRY，ＩSRは、リレー（接点）５Ａ、ＳＳＲ（ソリッド・ステート・リレー）４に流れる電流を表わす。（ａ）図は駆動パルスＳD波形、（ｂ）図は遅延パルスＰD波形、（ｃ）図は第１パルスＰF波形、（ｄ）図はリレー接点電流ＩRY波形、（ｅ）図は第２パルスＰS波形、（ｆ）図はＳＳＲ電流ＩSR波形を表わす。

（ａ）図に示す駆動パルスＳDは、オン期間Ｔ1ONとオフ期間Ｔ1OFを一周期、オン期間Ｔ2ONとオフ期間Ｔ2OFを一周期、さらに任意のオン期間とオフ期間を一周期とする複数の周期からなるパルス列である。

（ｂ）図に示す遅延パルスＰDは、駆動パルスＳDを所定の遅延時間ＴDだけ遅らせたオン期間Ｔ1ON、オフ期間Ｔ1OFを一周期、オン期間Ｔ2ON、オフ期間Ｔ2OFを一周期、…、としたパルスである。

（ｃ）図に示す第１パルスＰFは、駆動パルスＳDと遅延パルスＰDの論理積パルスで構成され、立ち上がりが遅延パルスＰDの立ち上がりと同じで、立ち下りが駆動パルスＳDの立ち下りと同じとなる、オン期間がＴ1ONよりも遅延時間ＴD短いパルスを発生する。

（ｄ）図に示すリレー接点電流ＩRYは、第１パルスＰFの立ち上がりで後述するリレー（巻線）５Ｂをオン駆動し、第１パルスＰFの立ち下がりでリレー（巻線）５Ｂをオフ駆動した結果、リレー（接点）５Ａが第１パルスＰFの立ち上がりよりも接点動作時間ＴL1だけ遅れてオン（メーク）し、リレー（接点）５Ａが第１パルスＰFの立ち下がりよりも接点復帰時間ＴL2だけ遅れてオフ（ブレーク）することにより、負荷電流ＩLのオン中間領域として流れた後、停止する。

（ｅ）図に示す第２パルスＰSは、遅延パルスＰDの立ち上がりをトリガーとしてパルス幅が遅延時間ＴDに等しい単一パルスを発生するとともに、駆動パルスＳDの立ち下がりをトリガーとしてパルス幅が遅延時間ＴDに等しい単一パルスの２つの単一パルスを発生する。

第２パルスＰSは、遅延パルスＰDの立ち上がりをトリガーとして単一パルスを発生し、駆動パルスＳDの立ち下がりをトリガーとしてパルス幅が遅延時間ＴDに等しい単一パルスを発生するため、遅延パルスＰDの立ち上がりをトリガーとして単一パルスの立ち上がりから駆動パルスＳDの立ち下がりをトリガーとしてパルス幅が遅延時間ＴDに等しい単一パルスの立ち下がりまでの時間間隔ＴONは、駆動パルスＳDのパルス幅Ｔ1ONと等しい間隔になる。

（ｆ）図に示すＳＳＲ電流ＩSRは、第２パルスＰSの２つの単一パルスで駆動され、一つめの単一パルスの立ち上がりで電流が流れ、一つめの単一パルスの立ち下がりで電流が停止するとともに、二つめ単一パルスの立ち上がりで電流が流れ、二つめの単一パルスの立ち下がりで電流が停止する。

また、ＳＳＲ電流ＩSRは、一つめの単一パルスの立ち上がりで電流が流れて遅延時間ＴDの時間間隔だけ継続するが、リレー接点電流ＩRYが一つめの単一パルスの立ち上がりから接点動作時間ＴL1だけ遅れて流れ、リレー（接点）５Ａの接触抵抗（オン抵抗）がＳＳＲ４のオン抵抗よりも充分小さいため、遅延時間ＴDの時間間隔のうち接点動作時間ＴL1を除く時間間隔（斜線表示＝ＴD−ＴL1）は、ＳＳＲ４が動作（オン）しているにも拘わらず、ＳＳＲ電流ＩSRがほとんど流れないことになる。

一方、ＳＳＲ電流ＩSRは、二つめの単一パルスの立ち上がりで電流が流れて遅延時間ＴDの時間間隔だけ継続するが、リレー接点電流ＩRYが二つめの単一パルスの立ち上がりから接点復帰時間ＴL2だけ遅れて停止するため、遅延時間ＴDの時間間隔のうち接点復帰時間ＴL2（斜線表示）は、ＳＳＲ４が動作（オン）しているにも拘わらず、ＳＳＲ電流ＩSRがほとんど流れないことになる。

上述のように、スイッチ回路３のＳＳＲ４は、スイッチングのオン時およびオフ時に、それぞれ遅延時間ＴDの時間間隔（２ＴD）だけ（実際のオン時間＝ＴL1＋ＴD−ＴL2）オン動作するので、半導体スイッチング素子のオン抵抗にＳＳＲ電流ＩSRが流れて発生する発熱も充分低く抑えることができる。

また、スイッチ回路３のリレー接点電流ＩRYは、ＳＳＲ電流ＩSRが流れてリレー（接点）５Ａ間の電圧が低い状態でリレー（接点）５Ａをオン／オフするので、スイッチ回路３間の電圧が高くても、リレー（接点）５Ａのオン／オフに伴い発生するアーク放電（火花）を抑制することができる。

さらに、ＳＳＲ４のオンからオフまでの時間間隔ＴONは、駆動パルスＳDのパルス幅Ｔ1ONに一致させることができるので、スイッチ回路３のスイッチングをパルス幅Ｔ1ONに一致させて高精度のスイッチングを実行することができる。

また、リレー（接点）５Ａの接点間にゴミなどが付着して接点障害（常時、接点ブレーク状態）が発生しても、ＳＳＲ４のオン時間が２倍の遅延時間ＴD（＝２ＴD）だけしかＳＳＲ電流ＩSRを流さないので、ＳＳＲ４のオン抵抗にＳＳＲ電流ＩSRが流れて発生する発熱を抑制することができる。

このように、この発明に係るスイッチ駆動手段２は、駆動パルスＳDを所定時間ＴDだけ遅延する遅延手段８と、遅延手段８から供給される遅延パルスＰDと駆動パルスＳDとで第１パルスＰFを発生する第１パルス発生手段９と、第１パルス発生手段９から供給される第１パルスＰFと駆動パルスＳDとで第2パルスＰSを発生する第２パルス発生手段１０とを備え、第１パルス発生手段９からの第１パルスＰFでリレー（巻線）５Ｂを駆動するとともに、第２パルス発生手段１０からの第2パルスＰSでＳＳＲ４を駆動するので、スイッチングのオン時には、ＳＳＲ４をオンさせてからリレー（接点）５Ａをオン（メーク）させ、スイッチングのオン中間領域では、ＳＳＲ４をオフさせてリレー（接点）５Ａをオン（メーク）継続させ、スイッチングのオフ時には、ＳＳＲ４をオンさせてからリレー（接点）５Ａをオフ（ブレーク）させた後に、ＳＳＲ４をオフさせることができ、スイッチングのオン／オフ時に発生するリレー（接点）５Ａのアーク放電を防止し、スイッチングのオン中間領域に発生するＳＳＲ４の発熱を防止することができるとともに、リレー（接点）５Ａのオープン故障が発生してもＳＳＲ４のオン抵抗による発熱を防止することができる。

また、この発明に係る第２パルス発生手段１０は、第１パルスＰFの立ち上がりをトリガーにして、所定時間ＴDの単一パルスを出力するとともに、駆動パルスＳDの立ち下がりをトリガーにして、所定時間ＴDの単一パルスを出力し、１個目の単一パルスの立ち上がりから２個目の単一パルスの立ち下がりまでの時間間隔ＴONが駆動パルスＳDのパルス幅Ｔ1ONに等しいので、スイッチングのオンおよびオフをＳＳＲ４で正確に設定することができ、駆動パルスＳDの周期と一致した高精度のスイッチングを実行することができる。

図５はこの発明に係るスイッチ駆動手段の一実施の形態回路構成図である。図５において、スイッチ駆動手段１２は、ハードで構成した例を示し、遅延回路１３、ＡＮＤゲート１４、単安定マルチバイブレータ１５、単安定マルチバイブレータ１６、ＯＲゲート１７、トランジスタＱ１，Ｑ２、リレー（巻線）５Ｂを備える。

図３と対比して、抵抗器ＲおよびコンデンサＣで構成した遅延回路１３は遅延手段８、ＡＮＤゲート１４は第１パルス発生手段９、パルス幅ＴDの単一パルス（ワンショットパルス）を発生する単安定マルチバイブレータ１５および単安定マルチバイブレータ１６、および単安定マルチバイブレータ１５からの単一パルスと単安定マルチバイブレータ１６からの単一パルスを合成（論理和）するＯＲゲート１７は第２パルス発生手段１０、トランジスタＱ１およびリレー（巻線）５Ｂはリレー駆動回路１１に相当する。また、トランジスタＱ２は、ＳＳＲ４の入力回路を構成するフォトトライアック、フォトトランジスタ、フォトダイオードなどを駆動する。

図５に示すリレー（巻線）５Ｂは、図１および図３に示すスイッチング回路３のリレー（接点）５Ａと対でリレーを構成し、リレー（巻線）５Ｂに電流を流すことにより、図４の（ｄ）図に示す接点動作時間ＴL1だけ遅れてリレー（接点）５Ａがオン（メーク）するとともに、リレー（巻線）５Ｂの電流を停止することにより、図４の（ｄ）図に示す接点復帰時間ＴL2だけ遅れてリレー（接点）５Ａがオフ（ブレーク）する。

また、リレー（接点）５Ａおよびリレー（巻線）５Ｂからなるリレーは、リレー（巻線）５Ｂに電流を流さない場合には、リレー（接点）５Ａがブレーク（オフ）状態にあり、電流を流す場合には、リレー（接点）５Ａがメーク（オン）状態になるノーマルブレーク接点構成の１メークリレー接点を備えた標準リレーで構成する。

図６はこの発明に係るスイッチ駆動手段の別実施の形態要部ブロック構成図である。図６において、スイッチ駆動手段１８は、第１遅延手段１９、論理積手段２０、第２遅延手段２１、排他的論理和手段２２およびリレー駆動回路２３を備える。

第１遅延手段１９は、駆動パルスＳDを所定の遅延時間ＴDだけ遅らせた第１遅延パルスＳD1発生し、第１遅延パルスＳD1を論理積手段２０に供給する。

論理積手段２０は、駆動パルスＳDと第１遅延手段１９から供給される第１遅延パルスＳD1の論理積を演算して論理積パルスＳADを発生し、論理積パルスＳADを第２遅延手段２１、排他的倫理和手段２２およびリレー駆動回路２３に供給する。

第２遅延手段２１は、論理積手段２０から供給される論理積パルスＳADを遅延時間ＴDだけ遅らせた第２遅延パルスＳD2を発生し、第２遅延パルスＳD2を排他的倫理和手段２２に供給する。

排他的倫理和手段２２は、論理積手段２０から供給される論理積パルスＳADと第２遅延手段２１から供給される第２遅延パルスＳD2の排他的論理和を演算して、２個のワンショットパルスである排他的論理和パルスＳEXを発生し、排他的論理和パルスＳEXでスイッチ回路３のＳＳＲ（ソリッド・ステート・リレー）４をオン／オフ駆動する。

リレー駆動回路２３は、後述するリレー（巻線）５Ｂを含む駆動回路で構成し、論理積手段２０から供給される論理積パルスＳADでリレー（巻線）５Ｂを駆動することにより、スイッチ回路３のリレー（接点）５Ａをオン／オフ駆動する。

図７はこの発明に係るスイッチ駆動手段の実施の形態各部波形図である。なお、波形図は、図６に示すスイッチ駆動手段１８の各部波形図ＳD，ＳD1，ＳAD，ＳD2，ＳEXを表わす。また、ＩRY，ＩSRは、リレー（接点）５Ａ、ＳＳＲ（ソリッド・ステート・リレー）４に流れる電流を表わす。（ａ）図は駆動パルスＳD波形、（ｂ）図は第１遅延パルスＳD1波形、（ｃ）図は論理積パルスＳAD波形、（ｄ）図はリレー接点電流ＩRY波形、（ｅ）図は第２遅延パルスＳD2波形、（ｆ）図は排他的論理和パルスＳEX波形、（ｇ）図はＳＳＲ電流ＩSR波形を表わす。

（ａ）図に示す駆動パルスＳDは、オン期間Ｔ1ONとオフ期間Ｔ1OFを一周期、オン期間Ｔ2ONとオフ期間Ｔ2OFを一周期、さらに任意のオン期間とオフ期間を一周期とする複数の周期とするパルス列である。

（ｂ）図に示す第１遅延パルスＳD1は、駆動パルスＳDを所定の遅延時間ＴDだけ遅らせたオン期間Ｔ1ON、オフ期間Ｔ1OFを１周期、オン期間Ｔ2ON、オフ期間Ｔ2OFを２周期、…、としたパルスである。

（ｃ）図に示す論理積パルスＳADは、駆動パルスＳDと第１遅延パルスＳD1の論理積を演算し、立ち上がりが第１遅延パルスＳD1の立ち上がりと同じで、立ち下りが駆動パルスＳDの立ち下りと同じとなる、オン期間がＴ1ONよりも遅延時間ＴDだけ短いパルスを発生する。

（ｄ）図に示すリレー接点電流ＩRYは、論理積パルスＳADの立ち上がりでリレー（巻線）５Ｂをオン駆動し、論理積パルスＳADの立ち下がりでリレー（巻線）５Ｂをオフ駆動した結果、リレー（接点）５Ａが論理積パルスＳADの立ち上がりよりも接点動作時間ＴL1だけ遅れてオン（メーク）し、リレー（接点）５Ａが論理積パルスＳADの立ち下がりよりも接点復帰時間ＴL2だけ遅れてオフ（ブレーク）することにより、負荷電流ＩLのオン中間領域として流れた後、停止する。

（ｅ）図に示す第２遅延パルスＳD2は、論理積パルスＳADを遅延時間ＴDだけ遅延させ、論理積パルスＳADと同一のオン期間（オン期間Ｔ1ONより遅延時間ＴDだけ短い）のパルスを発生する。

（ｆ）図に示す排他的論理和パルスＳEXは、（ｃ）図に示す論理積パルスＳADと（ｅ）図に示す第２遅延パルスＳD2の排他的論理和を演算し、論理積パルスＳADの立ち上がりと立ち下りに、それぞれパルス幅が遅延時間ＴDの２個の単一パルス（ワンショットパルス）を発生する。

なお、排他的論理和とは、２入力の双方が同じ論理レベル（例えば、ＨレベルまたはＬレベル）の場合には、Ｌレベル出力となり、２入力の双方が互いに異なる論理レベル（例えば、ＨレベルとＬレベル）の場合には、Ｈレベル出力となる。

また、論理積パルスＳADの立ち下りに発生する単一パルス（ワンショットパルス）は、パルス幅が遅延時間ＴDとなるので、１個目の単一パルス（排他的論理和パルス）の立ち上がりから２個目の単一パルス（排他的論理和パルス）の立ち下がりまでの時間間隔（ＴON）が論理積パルスＳADのパルス幅よりも遅延時間ＴDだけ長くなり、駆動パルスＳDのパルス幅（オン期間Ｔ1ON）に等しくなる。

排他的論理和パルスＳEXの２個のワンショットパルスでＳＳＲ（ソリッド・ステート・リレー）４を駆動することにより、ＳＳＲ（ソリッド・ステート・リレー）４に流れるＳＳＲ電流ＩSRをパルス幅（オン期間ＴON＝オン期間Ｔ1ON）の立ち上がりの遅延時間ＴD間および立ち下りまでの遅延時間ＴD間の２回だけに限定（設定）することができる。

（ｇ）図に示すＳＳＲ電流ＩSRは、（ｆ）図に示す２個のワンショットパルスのパルス幅ＴDに対応して流れるが、１個目の単一パルス（排他的論理和パルス）幅ＴDの立ち上がりから接点動作時間ＴL1後にリレー（接点）５Ａがオン（メーク）するので、ＳＳＲ４がオン状態にも拘わらず、リレー接点電流ＩRYが支配的となって流れなくなる（接点動作時間ＴL1後の斜線部）。

また、ＳＳＲ電流ＩSRは、２個目の単一パルス（排他的論理和パルス）幅ＴDの立ち上がりから接点復帰時間ＴL2までは、リレー接点電流ＩRYが流れつづけているので、ＳＳＲ４がオン状態にも拘わらず、リレー接点電流ＩRYが支配的となって流れず（接点復帰時間ＴL2の斜線部）、接点復帰時間ＴL2以後に流れ、単一パルス幅ＴDになると電流が停止する。

駆動パルスＳDのパルス幅（Ｔ1ON）に相当する期間に、負荷６に流れる負荷電流ＩLは、ＳＳＲ電流ＩSRとリレー接点電流ＩRYの合計（ＩL＝ＩSR＋ＩRY）となるが、最初にＳＳＲ４がオン状態になり、ＳＳＲ電流ＩSRが流れてスイッチ回路３の両端の電圧がＳＳＲ４のオン電圧に低下してからリレー（接点）５Ａがオン（メーク）状態になってリレー接点電流ＩRYが流れ、リレー接点電流ＩRYが流れてからＳＳＲ４がオフ状態になる。

続いて、リレー接点電流ＩRYが流れている間に、再度ＳＳＲ４がオン状態となり、ＳＳＲ４がオン状態にある間にリレー（接点）５Ａがオフ（ブレーク）状態となり、ＳＳＲ電流ＩSRが流れる。

その後、駆動パルスＳDの立下りに相当する時点でＳＳＲ４がオフ状態となり、ＳＳＲ電流ＩSRが停止して負荷電流ＩLが停止する。

つまり、ＳＳＲ４オン（ＳＳＲ電流ＩSRが流れる）→リレー（接点）５Ａオン（リレー接点電流ＩRYが流れる：ＳＳＲ電流ＩSRが停止）→ＳＳＲ４オフ（リレー接点電流ＩRYが継続して流れる）→リレー（接点）５Ａオン継続（リレー接点電流ＩRYが継続して流れる）→ＳＳＲ４再度オン（リレー接点電流ＩRYが継続して流れる）→リレー（接点）５Ａオフ（リレー接点電流ＩRYが停止してＳＳＲ電流ＩSRが流れる）→ＳＳＲ４オフ（ＳＳＲ電流ＩSRが停止）の状態経過を辿る。

したがって、スイッチングのオン／オフ時のリレー（接点）５Ａがオン（メーク）／オフ（ブレーク）する時点では、既にＳＳＲ４がオン状態にあり、リレー（接点）５Ａの接点間の電圧がＳＳＲ４のオン電圧に低下しているためにアーク放電（火花）を発生することがなく、接点の摩耗を回避することができる。

一方、スイッチングのオン／オフ時点を除いたスイッチングのオン中間領域では、ＳＳＲ４がオフ状態であり、リレー（接点）５Ａのみがオン（メーク）状態にあるので、接点の接触抵抗（オン抵抗値）が極めて小さく電圧降下も小さいため、熱の発生を回避することができる。

また、ＳＳＲ４のオン期間は、スイッチングのオン／オフ時の２回の短い期間なので、リレー（接点）５Ａの接点間にゴミ等が付着してオープン故障が発生しても、ＳＳＲ電流ＩSRが流れる期間はＳＳＲ４のオン期間だけとなるため、オン抵抗とＳＳＲ電流ＩSRに起因する発熱も回避することができる。

リレー（接点）５Ａのアーク放電の回避およびＳＳＲ４のオン抵抗の発熱回避により、リレー（接点）５ＡとＳＳＲ４を並列接続したスイッチ回路３を様々な装置に内蔵することができる。

なお、図４および図７の波形説明では、駆動パルスＳDのパルス幅Ｔ1ONについて説明したが、駆動パルスＳDの任意のパルス幅についても同様である。

また、スイッチ駆動手段２およびスイッチ駆動手段１８は、ハードで構成してもよいし、マイクロプロセッサとソフトウェアを用いて構成することもできる。なお、ソフトウェアを用いる場合には、駆動パルスのパルス幅が予め認識できるので、遅延手段を必要とせず、駆動パルスに同期させてスイッチングを実行するように構成することができる。

このように、この発明に係るスイッチ駆動手段１８は、駆動パルスＳDを所定時間ＴDだけ遅延する第１遅延手段１９と、第１遅延手段１９から供給される第１遅延パルスＳD1と駆動パルスＳDの論理積パルスＳADを出力する論理積手段２０と、論理積手段２０から供給される論理積パルスＳADを所定時間ＴDと同じだけ遅延する第２遅延手段２１と、第２遅延手段２１から供給される第２遅延パルスＳD2と論理積パルスＳADの排他的論理和パルスＳEXを出力する排他的論理和手段２２とを備え、論理積手段２０からの論理積パルスＳADでリレー（リレー（巻線）５Ｂ）を駆動するとともに、排他的論理和手段２２からの排他的論理和パルスＳEXでＳＳＲ４を駆動するので、スイッチングのオン時には、ＳＳＲ４をオンさせてからリレー（リレー（接点）５Ａ）をオン（メーク）させ、スイッチングのオン中間領域では、ＳＳＲ４をオフさせてリレー（リレー（接点）５Ａ）をオン（メーク）継続させ、スイッチングのオフ時には、ＳＳＲ４をオンさせてからリレー（リレー（接点）５Ａ）をオフ（ブレーク）させた後に、ＳＳＲ４をオフさせることができ、スイッチングのオン／オフ時に発生するリレー（接点）のアーク放電を防止し、スイッチングのオン中間領域に発生するＳＳＲの発熱を防止することができるとともに、リレー（接点）のオープン故障が発生してもＳＳＲのオン抵抗による発熱を防止することができる。

また、この発明に係る排他的論理和手段２２は、論理積パルスＳADの立ち上がりおよび立ち下りに、それぞれ１個の排他的論理和パルスＳEXを出力し、１個目の排他的論理和パルスＳEXの立ち上がりから２個目の排他的論理和パルスＳEXの立ち下がりまでの時間間隔（ＴON）が駆動パルスＳDのパルス幅Ｔ1ONに等しいので、スイッチングのオンおよびオフをＳＳＲ４で正確に設定することができ、駆動パルスの周期と一致した高精度のスイッチングを実行することができる。

図８はこの発明に係るスイッチ駆動手段の別実施の形態回路構成図である。図８において、スイッチ駆動手段２４は、ハードで構成した例を示し、遅延回路２５、ＡＮＤゲート２６、遅延回路２７、排他的論理和ゲート２８、トランジスタＱ１，Ｑ２、リレー（巻線）５Ｂを備える。

図６と対比して、抵抗器ＲおよびコンデンサＣで構成した遅延回路２５は第１遅延手段１９、ＡＮＤゲート２６は論理積手段２０、抵抗器ＲおよびコンデンサＣで構成した遅延回路２７は第２遅延手段２１、排他的論理和ゲート２８は排他的倫理和手段２２、トランジスタＱ１およびリレー（巻線）５Ｂはリレー駆動回路２３に相当する。また、トランジスタＱ２は、ＳＳＲ４の入力回路を構成するフォトトライアック、フォトトランジスタ、フォトダイオードなどを駆動する。

図８に示すリレー（巻線）５Ｂは、図１および図６に示すスイッチ回路３のリレー（接点）５Ａと対でリレーを構成し、リレー（巻線）５Ｂに電流を流すことにより、図７の（ｄ）図に示す接点動作時間ＴL1だけ遅れてリレー（接点）５Ａがオン（メーク）するとともに、リレー（巻線）５Ｂの電流を停止することにより、図７の（ｄ）図に示す接点復帰時間ＴL2だけ遅れてリレー（接点）５Ａがオフ（ブレーク）する。

また、リレー（接点）５Ａおよびリレー（巻線）５Ｂからなるリレーは、リレー（巻線）５Ｂに電流を流さない場合には、リレー（接点）５Ａがブレーク（オフ）状態にあり、電流を流す場合には、リレー（接点）５Ａがメーク（オン）状態になるノーマルブレーク接点構成の１メークリレー接点を備えた標準リレーで構成する。

このように、この発明に係るリレーは、ノーマルブレーク接点構成の１メークリレー接点（リレー（接点）５Ａ）を備えたので、標準的なリレーで発熱のないオン特性を実現することができ、単純な構成でスイッチング回路３を様々な装置に内蔵することができる。

図９はこの発明に係るＳＳＲ（ソリッド・ステート・リレー）の構成図である。（ａ）図にフォトトライアック、トライアックで構成、（ｂ）図にフォトトランジスタ、パワートランジスタ、ダイオードブリッジで構成、（ｃ）図にフォトダイオード、直列接した２個のパワーＭＯＳＦＥＴで構成、（ｄ）図にフォトダイオード、パワーＭＯＳＦＥＴ、ダイオードブリッジで構成したＳＳＲ（ソリッド・ステート・リレー）４を示す。

入力回路を形成するフォトトライアック、フォトトランジスタ、フォトダイオードは、様々な装置の電源（例えば、直流電源）と負荷６を駆動する電源７（例えば、交流電源）を電気的に分離（絶縁）する。

このように、この発明に係るＳＳＲ４は、サイリスタ、トライアック、トランジスタまたはＭＯＳＦＥＴ等の半導体スイッチング素子を備えたので、高電圧のスイッチングにアーク放電のないオン／オフ動作を実行することができ、スイッチ回路３を様々な装置に内蔵することができる。

次に、スイッチング回路の駆動方法について説明する。図１０はこの発明に係るスイッチング回路の駆動方法の一実施の形態要部動作フロー図である。動作フローは、図６および図７を参照にして説明する。

ＳＳＲとリレーを並列接続したスイッチ回路と、ＳＳＲおよび記リレーを駆動するスイッチ駆動手段とを備えたスイッチング回路の駆動方法であって、ステップＳ１では、駆動パルスを所定時間だけ遅延した第１遅延パルスを発生する。なお、ステップＳ１の動作は、第１遅延手段１９が実行する。

ステップＳ２では、第１遅延パルスと駆動パルスの論理積パルスを出力する。なお、ステップＳ２の動作は、論理積手段２０が実行する。

ステップＳ３では、論理積パルスを所定時間と同じだけ遅延した第２遅延パルスを発生する。なお、ステップＳ３の動作は、第２遅延手段２１が実行する。

ステップＳ４では、第２遅延パルスと論理積パルスの排他的論理和パルスを発生する。なお、ステップＳ４の動作は、排他的倫理和手段２２が実行する。

ステップＳ５では、排他的論理和パルスでＳＳＲを駆動する。なお、ステップＳ５の動作は、排他的倫理和手段２２が実行する。

ステップＳ６では、論理積パルスでリレーを駆動する。なお、ステップＳ６の動作は、論理積手段２０およびリレー駆動回路２３が実行する。

このように、この発明に係るスイッチング回路の駆動方法は、駆動パルスを所定時間だけ遅延した第１遅延パルスを発生するステップＳ１と、第１遅延パルスと駆動パルスの論理積パルスを出力するステップＳ２と、論理積パルスを所定時間と同じだけ遅延した第２遅延パルスを発生するステップＳ３と、第２遅延パルスと論理積パルスの排他的論理和パルスを発生するステップＳ４と、排他的論理和パルスでＳＳＲを駆動するステップＳ５と、論理積パルスでリレーを駆動するステップＳ６とを備えたので、スイッチングのオン／オフ時には、遅延時間のパルス幅でＳＳＲをオンすることにより、リレー（接点）のアーク放電を防止し、他のスイッチングオン領域には、リレー（接点）をオンすることにより、オン抵抗に伴う発熱を防止してＳＳＲとリレー（接点）の並列接続したスイッチング回路を様々な装置に内蔵することができ、高精度のスイッチングを実現して装置のコンパクト化を図ることができる。

本発明に係るスイッチング回路は、１メーク接点構成の標準リレーとＳＳＲ（ソリッド・ステート・リレー）を並列接続したスイッチ回路を採用し、高精度のスイッチングとリレー接点のオープン故障を補償することができ、高電圧電源でスイッチング駆動され、高精度のスイッチングが要求されるあらゆる装置に適用することができる。

この発明に係るスイッチング回路の実施の形態基本ブロック構成図 この発明に係る駆動パルスと負荷電流の一実施の形態関連図 この発明に係るスイッチ駆動手段の一実施の形態要部ブロック構成図 この発明に係るスイッチ駆動手段の実施の形態各部波形図 この発明に係るスイッチ駆動手段の一実施の形態回路構成図 この発明に係るスイッチ駆動手段の別実施の形態要部ブロック構成図 この発明に係るスイッチ駆動手段の実施の形態各部波形図 この発明に係るスイッチ駆動手段の別実施の形態回路構成図 この発明に係るＳＳＲ（ソリッド・ステート・リレー）の構成図 この発明に係るスイッチング回路の駆動方法の一実施の形態要部動作フロー図 従来のスイッチング回路の構成図

符号の説明

１ スイッチング回路
２，１２，１８，２４ スイッチ駆動手段
３ スイッチ回路
４ ＳＳＲ
５Ａ リレー（接点）
５Ｂ リレー（巻線）
６ 負荷
７ 電源
８ 遅延手段
９ 第１パルス発生手段
１０ 第２パルス発生手段
１１，２３ リレー駆動回路
１３，２５，２７ 遅延回路
１４，２６ ＡＮＤゲート
１５，１６ 単安定マルチバイブレータ
１７ ＯＲゲート
１９ 第１遅延手段
２０ 論理積手段
２１ 第２遅延手段
２２ 排他的論理和手段
２８ 排他的論理和ゲート
Ｑ１，Ｑ２ トランジスタ
ＳD 駆動パルス
ＰD 遅延パルス
ＰF 第１パルス
ＰS 第２パルス
ＳD1 第１遅延パルス
ＳD2 第２遅延パルス
ＳAD 論理積パルス
ＳEX 排他的論理和パルス
ＩRY リレー接点電流
ＩSR ＳＳＲ電流Ｉ
ＩL 負荷電流リレー
ＴD 遅延時間
ＴL1 接点動作時間
ＴL2 接点復帰時間

Claims (8)

1. ＳＳＲとリレーを並列接続したスイッチ回路と、前記ＳＳＲおよび前記リレーを駆動するスイッチ駆動手段と、を備えたスイッチング回路であって、
   前記スイッチ回路のスイッチングのオン時およびオフ時は、前記ＳＳＲを動作させるとともに、スイッチングのオン時およびオフ時の一部を除いたオン中間領域は、前記リレーを動作させ、前記スイッチ回路のオン／オフ周期を外部から供給される駆動パルスのオン／オフ周期に一致させるスイッチ駆動手段を備えたことを特徴とするスイッチング回路。
2. 前記スイッチ駆動手段は、前記駆動パルスを所定時間だけ遅延する遅延手段と、前記遅延手段から供給される遅延パルスと前記駆動パルスとで第１パルスを発生する第１パルス発生手段と、前記第１パルス発生手段から供給される前記第１パルスと前記駆動パルスとで第2パルスを発生する第２パルス発生手段と、を備え、
   前記第１パルス発生手段からの前記第１パルスで前記リレーを駆動するとともに、前記第２パルス発生手段からの前記第2パルスで前記ＳＳＲを駆動することを特徴とする請求項１記載のスイッチング回路。
3. 前記第２パルス発生手段は、前記第１パルスの立ち上がりをトリガーにして、所定時間の単一パルスを出力するとともに、前記駆動パルスの立ち下がりをトリガーにして、所定時間の単一パルスを出力し、１個目の単一パルスの立ち上がりから２個目の単一パルスの立ち下がりまでの時間間隔が前記駆動パルスのパルス幅に等しいことを特徴とする請求項２記載のスイッチング回路。
4. 前記スイッチ駆動手段は、前記駆動パルスを所定時間だけ遅延する第１遅延手段と、前記第１遅延手段から供給される第１遅延パルスと前記駆動パルスの論理積パルスを出力する論理積手段と、前記論理積手段から供給される前記論理積パルスを前記所定時間と同じだけ遅延する第２遅延手段と、前記第２遅延手段から供給される第２遅延パルスと前記論理積パルスの排他的論理和パルスを出力する排他的論理和手段と、を備え、
   前記論理積手段からの前記論理積パルスで前記リレーを駆動するとともに、前記排他的論理和手段からの前記排他的論理和パルスで前記ＳＳＲを駆動することを特徴とする請求項１記載のスイッチング回路。
5. 前記排他的論理和手段は、前記論理積パルスの立ち上がりおよび立ち下りに、それぞれ１個の前記排他的論理和パルスを出力し、１個目の前記排他的論理和パルスの立ち上がりから２個目の前記排他的論理和パルスの立ち下がりまでの時間間隔が前記駆動パルスのパルス幅に等しいことを特徴とする請求項３記載のスイッチング回路。
6. 前記ＳＳＲは、サイリスタ、トライアック、トランジスタまたはＭＯＳＦＥＴの半導体スイッチング素子を備えたことを特徴とする請求項１記載のスイッチング回路。
7. 前記リレーは、ノーマルブレーク接点構成の１メークリレー接点を備えたことを特徴とする請求項１記載のスイッチング回路。
8. ＳＳＲとリレーを並列接続したスイッチ回路と、前記ＳＳＲおよび前記リレーを駆動するスイッチ駆動手段と、を備えたスイッチング回路の駆動方法であって、
   駆動パルスを所定時間だけ遅延した第１遅延パルスを発生するステップＳ１と、
   第１遅延パルスと駆動パルスの論理積パルスを出力するステップＳ２と、
   論理積パルスを所定時間と同じだけ遅延した第２遅延パルスを発生するステップＳ３と、
   第２遅延パルスと論理積パルスの排他的論理和パルスを発生するステップＳ４と、
   排他的論理和パルスでＳＳＲを駆動するステップＳ５と、
   論理積パルスでリレーを駆動するステップＳ６と、
   を備えたことを特徴とするスイッチング回路の駆動方法。

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