JP2009117917A - レベルシフト回路 - Google Patents
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Abstract
【課題】出力信号のレベルシフト時に発生するdv/dtに起因して当該レベルシフト回路に誤動作が生じることをより低減することのできるレベルシフト回路を提供する。
【解決手段】レベルシフト回路1は、入力信号IN(正確にはレベルシフト信号A)及び反転信号Bの論理レベルが出力信号OUTのレベルシフト時に同一の論理レベルとなることを当該レベルシフト回路1の動作異常として検出するXORゲート60を備える。また、レベルシフト回路1は、XORゲート60によって当該レベルシフト回路1の動作異常が検出されるとき、その動作異常が検出される直前のレベルシフト信号Aの論理レベルを保持し、保持した論理レベルに対応する電圧レベルにて出力信号OUTを生成出力するDラッチ70を備える。
【選択図】図1
【解決手段】レベルシフト回路1は、入力信号IN(正確にはレベルシフト信号A)及び反転信号Bの論理レベルが出力信号OUTのレベルシフト時に同一の論理レベルとなることを当該レベルシフト回路1の動作異常として検出するXORゲート60を備える。また、レベルシフト回路1は、XORゲート60によって当該レベルシフト回路1の動作異常が検出されるとき、その動作異常が検出される直前のレベルシフト信号Aの論理レベルを保持し、保持した論理レベルに対応する電圧レベルにて出力信号OUTを生成出力するDラッチ70を備える。
【選択図】図1
Description
本発明は、例えばインバータ駆動用の高耐圧ICを有する半導体装置に適用して有益なレベルシフト回路に関する。
従来、この種のレベルシフト回路として、特許文献1に記載の技術が知られている。この文献に記載の技術では、例えばPWMインバータの電力逆変換用ブリッジ回路の一層分を形成するための、主直流電源の正極と負極との間に直列接続された上側アームのIGBT及び下側アームのIGBTのうち、上側アームのIGBTのオンオフを制御するレベルシフト回路が記載されている。ちなみに、主直流電源は、正極が高電位(例えば「400[V]」)に設定されており、負極が正極よりも低電位(共通電位COM)に設定されている。また、上記文献に記載の技術では、下側アームのIGBTのオンオフを制御するドライバ回路が備えられており、上側アームのIGBTのエミッタ端子と下側アームのIGBTのコレクタ端子との接続点には、これら両IGBTのオンオフによって生成される交流電力の出力端子OUTが設けられている。
詳しくは、従来のレベルシフト回路は、上側アームのIGBTのエミッタ端子と下側アームのIGBTのコレクタ端子との接続点に負極が接続された補助直流電源と、この補助直流電源の正極に第1負荷抵抗を介してドレイン端子が接続されるとともにソース端子の電位が共通電位COMとされ、これらドレイン端子及びソース端子間を導通するための第1導通用信号がパルス状にてゲート端子に印加される第1MOSFETと、同じく上記補助直流電源の正極に第2負荷抵抗を介してドレイン端子が接続されるとともにソース端子の電位が上記共通電位COMとされ、これらドレイン端子及びソース端子間を導通するための、第1導通用信号とはタイミングを異にする第2導通用信号がパルス状にてゲート端子に印加される第2MOSFETとを備えている。また、従来のレベルシフト回路は、第1負荷抵抗と第1MOSFETのドレイン端子との接続点である第1接続点における電圧値(電圧降下)及び第2負荷抵抗と第2MOSFETのドレイン端子との接続点である第2接続点における電圧値(電圧降下)に基づいて動作するロジック回路部と、このロジック回路部の出力信号の電圧値に基づいて上側アームのIGBTをオンあるいはオフとする電圧値にて出力信号を出力するドライバ回路部とを備えている。そして、上記ロジック回路部は、第1接続点に順次接続された第1インバータ及び第1NOTゲートの出力信号並びに第2接続点に接続された第2インバータの出力信号がそれぞれ入力される第1NORゲートと、第2接続点に順次接続された第3インバータ及び第2NOTゲートの出力信号並びに第1接続点に接続された第4インバータの出力信号がそれぞれ入力される第2NORゲートと、第1及び第2NORゲートの出力信号がセット端子及びリセット端子にそれぞれ入力されるRSラッチ回路とを有している。なお、第1〜第4インバータはそれぞれ負論理にて動作し、第1及び第3インバータの閾値は第2及び第4インバータの閾値よりもそれぞれ低く設定されている。
ここで、出力端子OUTにおける電圧レベルをシフトするレベルシフトを実行するには、例えば上側アームのIGBTをオフとするともに下側アームのIGBTをオンとするスイッチングが必要であり、そうしたスイッチングに起因して急峻な電位の上昇が出力端子OUTに発生する。すなわち、出力信号のレベルシフト時には、いわゆるdv/dtが発生する。そして、そうしたdv/dtに起因して第1接続点及び第2接続点に電圧降下が同時に生じ、さらに、その生じた電圧降下が同時に終了する場合においては、上記従来のレベルシフト回路によって、上記電圧降下の影響を無効化することができる。
詳しくは、上記従来のレベルシフト回路では、第1及び第3インバータの閾値が第2及び第4インバータの閾値よりもそれぞれ低く設定されているため、第2インバータ及び第4インバータによって得られるパルスは、第1インバータ及び第3インバータによって得られるパルスよりも幅が広くなる。そうした幅の広いパルスによって幅の狭いパルスを完全にマスクすることができるため、上記電圧降下の影響を無効化し、その結果として、当該レベルシフト回路に誤動作が生じることを低減することができるようになる。
特開2000−252809号公報
しかしながら、上記従来技術における仮定は、次の理由により実際には成立しないことが多い。すなわち、上記第1負荷抵抗及び第2負荷抵抗をそれぞれ同一の抵抗値に作製しようとしたところで、第1負荷抵抗及び第2負荷抵抗にはばらつきが必ず存在し、また、補助直流電源から第1負荷抵抗及び第2負荷抵抗までの経路の長さは異なるため、そうした経路における抵抗値も異なっている。第1負荷抵抗及び第2負荷抵抗の抵抗値のばらつきや経路長の差異に起因して、上記dv/dtが発生しても、第1接続点及び第2接続点に電圧降下が同時に発生したり、発生した電圧降下が同時に終了したりすることは、実際には少ない。換言すれば、第2インバータを通じて得られるパルスが第1インバータを通じて得られるパルスと同時に発生したり同時に終了することも、第4インバータを通じて得られるパルスが第3インバータを通じて得られるパルスと同時に発生したり同時に終了することも、実際には少なく、通常、これらパルスは互いにずれる。このようにパルスがずれるようなことがあると、幅の広いパルスによって幅の狭いパルスを完全にマスクすることが難しくなるため、dv/dtに起因して生じる上記電圧降下の影響を無効化することができず、その結果、当該レベルシフト回路に誤動作が生じることがある。
なお、dv/dtは、上述した従来のレベルシフト回路のみに発生するわけではなく、出力信号の電圧レベルをシフトするレベルシフト回路であれば、同様に発生する。
本発明は、上記実情に鑑みてなされたものであって、その目的は、出力信号のレベルシフト時に発生するdv/dtに起因して当該レベルシフト回路に誤動作が生じることをより低減することのできるレベルシフト回路を提供することにある。
こうした目的を達成するため、請求項1に記載の発明では、パルス状の入力信号に基づいて作成される出力信号の電圧レベルをシフトさせるレベルシフト回路として、前記出力信号の電圧レベルを用いて前記入力信号に基づき生成されるレベルシフト信号及びこのレベルシフト信号の論理レベルを反転させた反転信号の論理レベルが前記出力信号のレベルシフト時に同一の論理レベルとなることを当該レベルシフト回路の動作異常として検出する動作異常検出回路部と、前記動作異常検出回路部によって当該レベルシフト回路の動作異常が検出されるとき、その動作異常が検出される直前の前記レベルシフト信号の論理レベルを保持し、保持した論理レベルに対応する電圧レベルにて前記出力信号を生成出力する出力信号生成回路部とを備えることとした。
背景技術及び課題の欄にも記載したように、出力信号の電圧レベルをシフトするレベルシフトを実行するには、ドライバ回路の基準電圧レベルのスイッチングが必要であり、こうしたスイッチングに起因していわゆるdv/dtが発生する。dv/dt発生時(すなわちレベルシフト時)には、レベルシフト信号の電圧レベルあるいは反転信号の電圧レベルに変化が生じるため、レベルシフト信号の論理レベルあるいは反転信号の論理レベルにも変化が生じる。そして、こうしたdv/dt発生時の論理レベルの変化に起因して、ドライバ回路の基準電圧レベルのスイッチングが実行されなくなり、出力信号の電圧レベルをシフトさせようにもできなくなってしまうこともある(当該レベルシフト回路に誤動作が生じる)。
その点、レベルシフト回路としての上記構成では、レベルシフト信号の論理レベル及び反転信号の論理レベルは、例えばレベルシフト実行前の安定時やレベルシフト実行後の安定時等の通常時においては互いに反転している。一方、レベルシフト時(dv/dt発生時)においては、急峻な電位の変化に起因して、レベルシフト信号の論理レベル及び反転信号の論理レベルは互いに反転せず、同一となる。こうした現象を利用して、動作異常検出回路部は当該レベルシフト回路の動作異常を常時監視する。そして、動作異常検出回路部によって当該レベルシフト回路の動作異常が検出されると、その検出直前のレベルシフト信号の論理レベルが保持され出力されることになる。これにより、レベルシフト信号や反転信号の論理レベルにいわゆるdv/dtが与える影響を無効化することができ、レベルシフト回路に誤動作が発生することを低減することができるようになる。
なお、上記請求項1に記載の構成において、例えば請求項2に記載の発明のように、前記動作異常検出回路部は、前記レベルシフト信号の論理レベルと前記反転信号の論理レベルとの排他的論理和をとるXORゲートを含んで構成されており、前記出力信号生成回路部は、前記レベルシフト信号がD端子に入力されるとともに前記XORゲートの出力信号である内部信号がCK端子に入力されるDラッチを含んで構成されていることとしてもよい。これにより、当該レベルシフト回路をより簡素な構成にて実現することができるようになる。
ところで、動作異常検出回路部は、出力信号のレベルシフト時(すなわちdv/dt発生時)には、レベルシフト信号の論理レベル及び反転信号の論理レベルが互いに反転せず同一となることを利用して、当該レベルシフト回路の動作異常を検出するものである。そのため、動作異常検出回路部によって当該レベルシフト回路の動作異常が検出され、論理レベルを保持開始した時点においては、既に、dv/dtの影響を受けてレベルシフト信号の論理レベルが変化してしまっている場合がある。
その点、例えば請求項3に記載の発明では、前記レベルシフト信号を第1所定時間遅延させることで第1遅延信号を生成し、前記出力信号生成回路部に対し第1遅延信号を出力する第1遅延回路部と、前記動作異常検出回路部によって当該レベルシフト回路の動作異常が検出されるとき、前記第1所定時間よりも短い時間内に前記出力信号生成回路部にその旨を伝達する伝達回路部とをさらに備え、前記出力信号生成回路部は、前記伝達回路部によって当該レベルシフト回路の動作異常が検出された旨伝達されるとき、その伝達時の第1遅延信号の論理レベルを保持することとした。
レベルシフト回路としてのこのような構成では、当該レベルシフト回路の動作異常が動作異常検出回路部によって検出されるとき、第1所定時間よりも短い時間内に伝達回路部によってその旨が出力信号生成回路部へと伝達されるため、当該レベルシフト回路の動作異常発生時から第1所定時間経過後には、出力信号生成回路部は、第1遅延信号の論理レベルを保持することができるようになる。一方、レベルシフト信号は、第1遅延回路部によって第1所定時間だけ遅延された上で第1遅延信号として出力信号生成回路部へ出力される。したがって、出力信号生成回路部によって第1遅延信号の論理レベルが保持開始された時点における第1遅延信号の論理レベルは、(当然のことながら)この時点よりも第1所定時間前のレベルシフト信号の論理レベルと同一であり、そして、当該レベルシフト回路の動作異常発生前(dv/dt発生前)のレベルシフト信号の論理レベルと同一である。換言すれば、出力信号生成回路部は、動作異常発生前のレベルシフト信号の論理レベルを確実に保持することができるようになる。そのため、出力信号生成回路部は、動作異常時のレベルシフト信号の論理レベルを保持してしまうようなことがなくなる。ひいては、当該レベルシフト回路の誤動作の発生をより低減することができるようになる。
また、動作異常検出回路部は、当該レベルシフト回路のレベルシフト実行前の安定時やレベルシフト実行後の安定時においてレベルシフト信号の論理レベル及び反転信号の論理レベルが反転することを利用して、当該レベルシフト回路の動作異常が終了(正常復帰)したこと検出することも可能である。そのため、当該レベルシフト回路の動作状態が正常も復帰したことを動作異常検出回路部によって検出したら、正常復帰後のレベルシフト信号を用いて出力信号を生成出力することが望ましい。
ただし、上記請求項3に記載の構成では、出力信号生成回路部は、レベルシフト信号に替えて第1遅延信号に基づき出力信号を生成出力しているため、例えば請求項4に記載の発明のように、前記動作異常検出回路部は、前記レベルシフト信号及び前記反転信号に基づいて、当該レベルシフト回路の動作異常からの正常復帰を検出し、前記伝達回路部は、前記動作異常検出回路部によって当該レベルシフトの正常復帰が検出されるとき、第1所定時間よりも長い第2所定時間経過後に前記出力信号生成回路部にその旨を伝達し、前記出力信号生成回路部は、当該レベルシフト回路の正常復帰が検出された旨が前記伝達回路部によって伝達されるとき、第1遅延信号の論理レベルに対応する電圧レベルにて出力信号を生成出力することが望ましい。
レベルシフト回路としてのこのような構成では、出力信号生成回路部によって第1遅延信号の論理レベルが出力開始される時点は、早くとも、当該レベルシフト回路が正常復帰した時点から第2所定時間経過後である。そうした第2所定時間は、レベルシフト信号が遅延される第1所定時間よりも長く設定されているため、第1遅延信号の論理レベルは、正常復帰後のレベルシフト信号の論理レベルと同一になり、動作異常時のレベルシフト信号の論理レベルと同一になることはない。そのため、当該レベルシフト回路の動作異常後、正常復帰することができるようになる。
上記請求項1〜4のいずれか一項に記載の構成において、例えば請求項5に記載の発明のように、当該レベルシフト回路は、複数のトランジスタ素子が所定電位とGND電位との間で多段に直列接続された、レベルシフト信号用の第1多段トランジスタ部と、複数のトランジスタ素子が所定電位とGND電位との間で多段に直列接続された、反転信号用の第2多段トランジスタ部とを含んで構成されていることが望ましい。これにより、レベルシフト回路としての耐圧を高めることができるようになる。
(第1の実施の形態)
以下、本発明に係るレベルシフト回路の第1の実施の形態について、図1及び図2を参照して説明する。なお、図1は、本実施の形態の全体構成の一例を示す等価回路図である。また、本実施の形態のレベルシフト回路は、例えばインバータ駆動用の高耐圧ICを有する半導体装置に適用されている。
以下、本発明に係るレベルシフト回路の第1の実施の形態について、図1及び図2を参照して説明する。なお、図1は、本実施の形態の全体構成の一例を示す等価回路図である。また、本実施の形態のレベルシフト回路は、例えばインバータ駆動用の高耐圧ICを有する半導体装置に適用されている。
図1に示されるように、本実施の形態のレベルシフト回路1は、基本的に、入力信号INがパルス状にて入力される入力端子10、所定電位を出力する電源20、NOTゲート30と協働しつつ出力信号OUTを用いて入力信号INに基づきレベルシフト信号Aを生成出力するレベルシフト信号生成回路部40、レベルシフト信号INを用いて反転信号Bを生成出力する反転信号生成回路部50、レベルシフト信号A及び反転信号Bに基づいて当該レベルシフト回路1の動作状態に応じて内部信号Cを生成出力するXORゲート(動作異常検出回路部)60、並びに、レベルシフト信号A及び内部信号Cに基づいて出力信号OUTを生成出力するDラッチ(出力信号生成回路部)70、Dラッチ70にて生成される出力信号OUTを出力する出力端子80等々を備えている。
このうち、電源20は、例えば「1200[V]」や「15[V]」の電位を所定電位として生成する直流電源であり、こうした電位の切換は図示しないドライバ回路のもとで実行される。なお、所定電位としては「1200[V]」や「15[V]」に限らず、任意であり、電位切換を制御するドライバ回路等については公知であるため、ここでの説明を割愛する。
また、レベルシフト信号生成回路部40は、図1に示すように、基本的に、所定の電気抵抗値を有する抵抗器41、Nチャンネル型のMOSトランジスタ42及びクランプダイオードとして機能するダイオード43を備えている。抵抗器41及びMOSトランジスタ42は、電源20とGNDとの間で直列接続されている。このMOSトランジスタ42は、ドレインが抵抗器41を介して電源20に接続されており、ソースはGNDに接続されている。また、MOSトランジスタ42のゲートは入力端子10に接続されている。
ここで、例えば論理Lレベルに対応する電圧レベルにて入力信号INが入力端子10に入力されると、NOTゲート30によって論理レベルが反転されるため、MOSトランジスタ42のゲートに論理Hレベルに対応する電圧が印加されることになる。すると、MOSトランジスタ42はオンとされ、基本的に、「電源20→抵抗器41→MOSトランジスタ42(ドレイン)→MOSトランジスタ42(ソース)→GND」といった経路をたどって電流が流れるようになり、レベルシフト信号Aの電圧レベルは論理Lレベルに対応する電圧レベルとなる。
なお、図1に示すように、ダイオード43が抵抗器41と並列に接続されており、いわゆるクランプダイオードとして機能する。詳しくは、ダイオード43は、カソードが電源20に接続される一方、アノードが抵抗器41とMOSトランジスタ42のドレインとの接続点に接続されている。そのため、論理Lレベルに対応する電圧レベルにて入力信号INが入力端子10に入力されると、基本的には上記経路をたどって電流が流れるものの、ダイオード43によってクランプされるため、ダイオード43のスレッショルド電圧を「Vt」とすると、レベルシフト信号Aの電圧レベルは「Vcc−Vt」となる。こうした電圧レベルは、既述したように、論理Lレベルに対応する電圧レベルである。
一方、例えば論理Hレベルに対応する電圧レベルにて入力信号INが入力端子10に入力されると、NOTゲート30によって論理レベルが反転されるため、MOSトランジスタ42のゲートに論理Lレベルに対応する電圧が印加されることになる。すると、MOSトランジスタ42はオフとされるため、電流は抵抗器41及びMOSトランジスタ42を流れない。電流が流れないため、抵抗器41において電圧降下が生じることはなく、レベルシフト信号Aは論理Hレベルに対応する電圧レベルとなる。このようにして、レベルシフト信号Aの論理レベルは、当該レベルシフト回路1の動作状態が正常であるとき、入力信号INの論理レベルと一致することになる。
また、反転信号生成回路部50は、図1に示すように、先のレベルシフト信号生成回路部40に準じた回路構成となっている。すなわち、反転信号生成回路部50は、基本的に、所定の電気抵抗値を有する抵抗器51、Nチャンネル型のMOSトランジスタ52及びクランプダイオードとして機能するダイオード53を備えている。抵抗器51及びMOSトランジスタ52は、電源20とGNDとの間で直列接続されている。このMOSトランジスタ52は、ドレインが抵抗器51を介して電源20に接続されており、ソースはGNDに接続されている。また、MOSトランジスタ52のゲートは、NOTゲート30を介して入力端子10に接続されている。
ここで、例えば論理Lレベルに対応する電圧レベルにて入力信号INが入力端子10に入力されると、MOSトランジスタ52のゲートに論理Lレベルに対応する電圧が印加されることになる。すると、MOSトランジスタ52はオフとされるため、電流は抵抗器51及びMOSトランジスタ52を流れない。電流が流れないため、抵抗器51において電圧降下が生じることはなく、反転信号Bは論理Hレベルに対応する電圧レベルとなる。
一方、例えば論理Hレベルに対応する電圧レベルにて入力信号INが入力端子10に入力されると、MOSトランジスタ52のゲートに論理Hレベルに対応する電圧が印加されることになる。すると、MOSトランジスタ52はオンとされ、基本的に、「電源20→抵抗器51→MOSトランジスタ52(ドレイン)→MOSトランジスタ52(ソース)→GND」といった経路をたどって電流が流れるようになり、反転信号Bの電圧レベルは論理Lレベルに対応する電圧レベルとなる。なお、図1に示すように、ダイオード53が抵抗器51と並列に接続されており、いわゆるクランプダイオードとして機能するが、先のダイオード43と同様に作用するため、ここでのこれ以上の詳しい説明を割愛する。このようにして、反転信号Bの論理レベルは、当該レベルシフト回路の動作状態が正常であるとき、入力信号INの論理レベルと反転することになる。
また、XORゲート60は、レベルシフト信号生成回路部40及び反転信号生成回路部50とDラッチ70との間に介在しており、レベルシフト信号A及び反転信号Bに基づいて当該レベルシフト回路1の動作状態に応じて内部信号Cを生成出力する。
詳しくは、当該レベルシフト回路1の動作状態が正常であるとき、レベルシフト信号Aの論理レベルと反転信号Bの論理レベルとは互いに反転する。すなわち、入力信号INが論理Hレベルに対応する電圧レベルにて入力端子10に入力されると、レベルシフト信号Aは論理Hレベルに対応する電圧レベルにて、反転信号Bは論理Lレベルに対応する電圧レベルにて、それぞれXORゲート60に入力される。同様に、入力信号INが論理Lレベルに対応する電圧レベルにて入力端子10に入力されると、レベルシフト信号Aは論理Lレベルに対応する電圧レベルにて、反転信号Bは論理Hレベルに対応する電圧レベルにて、それぞれXORゲート60に入力される。このとき、XORゲート60は、後段に接続されたDラッチ70に対して論理Hレベルに対応する電圧レベルにて内部信号Cを出力する。
一方、例えば出力信号OUTの電圧レベルをシフトするレベルシフトの実行時には、電源20の急峻な電位レベルの上昇あるいは下降であるいわゆるdv/dtが発生し、レベルシフト信号Aの論理レベルと反転信号Bの論理レベルとは互いに同一となることが多い。
詳しくは、電源20の電位が例えば「15[V]→1200[V]」へ急峻に立ち上がると、MOSトランジスタ42及び52の動作状態にかかわらず、「電源20→抵抗器41→MOSトランジスタ42→GND」といった経路及び「電源20→抵抗器51→MOSトランジスタ52→GND」といった経路に電流が流れてしまう。このような電流が流れると、抵抗器41及び51において電圧降下が生じるため、レベルシフト信号A及び反転信号Bはともに論理Lレベルに対応する電圧レベルとなる。逆に、電源20の電位が例えば「1200[V]→15[V]」へ急峻に立ち下がると、MOSトランジスタ42及び52の動作状態にかかわらず、「GND→MOSトランジスタ42→抵抗器41→電源20」といった経路及び「GND→MOSトランジスタ52→抵抗器51→電源20」といった経路を電流が流れてしまう。このような電流が流れると、抵抗器41及び51において電圧レベルが上昇するため、レベルシフト信号A及び反転信号Bはおもに論理Hレベルに対応する電圧レベルとなる。
したがって、XORゲート60は、当該レベルシフト回路1の動作状態が正常であるとき、レベルシフト信号Aの論理レベルと反転信号Bの論理レベルとが互いに反転されているため、論理Hレベルに対応する電圧レベルにて内部信号Cを生成出力する一方、当該レベルシフト回路1の動作状態が異常であるとき、レベルシフト信号Aの論理レベルと反転信号Bの論理レベルとが同一になるため、論理Lレベルに対応する電圧レベルにて内部信号Cを生成出力することになる。このようにして、XORゲート60は当該レベルシフト回路1の動作状態を常時監視する。
また、Dラッチ70は、上記XORゲート60の後段に接続されており、レベルシフト信号AがD端子に入力されるとともに内部信号CはCK端子に入力され、これらレベルシフト信号A及び内部信号Cに基づき出力信号OUTを生成出力している。
詳しくは、当該レベルシフト回路1の動作状態が正常であるとき、論理Hレベルに対応する電圧レベルにて内部信号CがCK端子に入力される。ここで、Dラッチ70は、D端子に入力されるレベルシフト信号Aの論理レベルと同一の論理レベルに対応する電圧レベルにて、出力信号OUTをQ端子から出力する。すなわち、出力信号OUTの論理レベルは、レベルシフト信号Aの論理レベルに一致する。一方、当該レベルシフト回路1の動作状態が異常であるとき、論理Lレベルに対応する電圧レベルにて内部信号CがCK端子に入力される。ここで、Dラッチ70は、直前にD端子に入力されたレベルシフト信号Aの論理レベルを保持し、保持した論理レベルに対応する電圧レベルにて出力信号OUTを出力する。
次に、図2を併せ参照しつつ、本実施の形態の動作例について説明する。なお、図2(a)〜(e)は、入力信号IN、レベルシフト信号A、反転信号B、内部信号C及び出力信号OUTの各論理レベルの推移を示したタイミングチャートである。また、当初、レベルシフト回路1の動作状態は正常であるものとし、電源20の所定電位は例えば「1200[V]」に設定されているものとする。
こうした状況において、入力信号INが入力端子10に対し図2(a)に示す態様で入力されたとする。すなわち、入力信号INは、当初、論理Lレベルに対応する電圧レベルにて入力端子10に入力されているとする。このとき、MOSトランジスタ42がオンとされることから、レベルシフト信号Aは、図2(b)に示すように、論理Lレベルに対応する電圧レベルとなっている。また、MOSトランジスタ52はオフとされることから、反転信号Bは、図2(c)に示すように、論理Hレベルに対応する電圧レベルとなっている。このように、レベルシフト信号Aの論理レベル及び反転信号Bの論理レベルが互いに反転しているため、XORゲート60は、図2(d)に示すように、論理Hレベルに対応する電圧レベルにて生成出力している。したがって、Dラッチ70は、図2(e)に示すように、レベルシフト信号Aの論理レベルと同一の論理レベルである論理Lレベルに対応する電圧レベルにて出力信号OUTを生成出力している。
そして、例えば時刻t11において、入力信号INが論理Hレベルに対応する電圧レベルに変化したとする。このとき、MOSトランジスタ42がオフとされることから、レベルシフト信号Aは論理Hレベルに対応する電圧レベルにて生成出力され、MOSトランジスタ52がオンとされることから、反転信号Bは論理Lレベルに対応する電圧レベルにて生成出力される。レベルシフト信号Aの論理レベル及び反転信号Bの論理レベルが互いに反転しているため、内部信号Cは論理Hレベルに対応する電圧レベルにて生成出力され、したがって、出力信号OUTは、レベルシフト信号Aの論理レベルと同一の論理レベルである論理Hレベルにて生成出力される。
ここで、例えば時刻t12においてレベルシフトが実行されたとする。具体的には、図示しないドライバ回路によって、電源20の所定電位が例えば「1200[V]」から例えば「15[V]」に変化したものとする。このとき、いわゆるdv/dtが発生するため、図2(b)及び(c)に示すように、レベルシフト信号A及び反転信号Bは双方とも、論理Hレベルに対応する電圧レベルとなる(論理レベルに変化が生じる)。このとき、レベルシフト信号Aの論理レベル及び反転信号Bの論理レベルが互いに反転せず同一となるため、XORゲート60は、図2(d)に示すように、論理Lレベルに対応する電圧レベルにて生成出力する。そして、論理Lレベルに対応する電圧レベルにて内部信号CがCK端子に入力されるため、Dラッチ70は、図2(e)に示すように、D端子に入力されるレベルシフト信号Aの直前の論理レベルである論理Hレベルを保持し、論理Hレベルに対応する電圧レベルにて出力信号OUTを生成出力する。これにより、レベルシフト信号Aや反転信号Bの論理レベルにいわゆるdv/dtが出力信号OUTに与える影響をを無効化することができるようになる。そして、ひいては、当該レベルシフト回路1に誤動作が発生することを低減することができるようになる。
また、例えば時刻t13においてレベルシフト回路の動作状態が正常に復帰したとする。このとき、図2(c)に示すように、反転信号Bは論理Lレベルに対応する電圧レベルとなり、レベルシフト信号Aの論理レベルである論理Hレベルを反転した電圧レベルとなる。レベルシフト信号Aの論理レベル及び反転信号Bの論理レベルが互いに反転するようになるため、内部信号Cは論理Hレベルに対応する電圧レベルにて生成出力され、したがって、出力信号OUTは、レベルシフト信号Aの論理レベルと同一の論理レベルである論理Hレベルにて生成出力される。
以下同様に、例えば時刻t14においてdv/dtが発生すると、図2(d)に示すように、内部信号Cの論理レベルは論理Lレベルに対応する電圧レベルとなるため、図2(e)に示すように、出力信号OUTの電圧レベルは、レベルシフト回路の動作状態に異常が生じる直前の論理レベルである論理Hレベルに対応する電圧レベルに保持される。そして、レベルシフト回路の動作状態が正常に復帰した例えば時刻t15以後、図2(e)に示すように、出力信号OUTは、レベルシフト信号Aの論理レベルと同一の論理レベルに対応する電圧レベルとなる。
以上説明したように、本実施の形態のレベルシフト回路1では、入力信号IN及び反転信号Bに基づいて、入力信号INのレベルシフトに伴って生じる入力信号INあるいは反転信号Bの論理レベルの変化を当該レベルシフト回路1の動作異常として検出するXORゲート60と、XORゲート60によって当該レベルシフト回路1の動作異常が検出されるとき、その検出直前の入力信号INの論理レベルを保持し、保持した論理レベルに対応する電圧レベルにて出力信号OUTを生成出力するDラッチ70とを備えることとした。これにより、入力信号INや反転信号Bの論理レベルにいわゆるdv/dtが出力信号OUTに与える影響を無効化することができ、レベルシフト回路1に誤動作が発生することを低減することができるようになる。また、動作異常検出回路部及び出力信号生成回路部をそれぞれXORゲート60及びDラッチ70を含んで構成しているため、当該レベルシフト回路1をより簡素な構成にて実現することができるようになる。
(第2の実施の形態)
以下、本発明に係るレベルシフト回路の第2の実施の形態について、図3〜図5を参照しつつ説明する。なお、図3は、本実施の形態の全体構成の一例を示す等価回路図である。
以下、本発明に係るレベルシフト回路の第2の実施の形態について、図3〜図5を参照しつつ説明する。なお、図3は、本実施の形態の全体構成の一例を示す等価回路図である。
本実施の形態のレベルシフト回路2も、基本的には、先の第1の実施の形態のレベルシフト回路1に準じた構成を有している。すなわち、本実施の形態のレベルシフト回路2も、入力端子10、電源20、レベルシフト信号生成回路部40、反転信号生成回路部50(いずれも図3では図示略)、並びに、動作異常検出回路部としてのXORゲート60、出力信号生成回路部としてのDラッチ70、出力端子80等々を備えており、例えばインバータ駆動用の高耐圧ICを有する半導体装置に適用されている。なお、こうした第1の実施の形態と重複する構成要素についての重複する説明は割愛する。
上記第1の実施の形態では、XORゲート60は、出力信号OUTのレベルシフト時(すなわちdv/dt発生時)にはレベルシフト信号Aの論理レベル及び反転信号Bの論理レベルが互いに反転せず同一となることを利用して、レベルシフト回路1の動作異常を検出する。そのため、XORゲート60によってレベルシフト回路1の動作異常が検出された時点においては、既に、レベルシフト信号Aの論理レベルが変化してしまっている場合がある。
その点、本実施の形態のレベルシフト回路2では、図3に示すように、第1の実施の形態と同一の構成要素に加え、入力信号IN(正確にはレベルシフト信号A)を第1所定時間(例えば「40[ナノ秒]」)だけ遅延させた第1遅延信号D1を出力する第1遅延回路90と、XORゲート60によって当該レベルシフト回路2の動作異常が検出されるとき、第1所定時間よりも短い時間内にDラッチ70にその旨を伝達する一方、XORゲート60によって当該レベルシフト回路2の正常復帰が検出されるとき、第1所定時間よりも長い第2所定時間(例えば「50ナノ秒」)経過後にDラッチ70にその旨伝達する伝達回路部100とを備えている。そして、Dラッチ70は、伝達回路部100によって当該レベルシフト回路2の動作異常が検出された旨伝達されるとき、その伝達時の第1遅延信号の論理レベルを保持するとともに、伝達回路部100によって当該レベルシフト回路2の正常復帰が検出された旨が伝達されるとき、第1遅延信号の論理レベルに対応する電圧レベルにて出力信号OUTを生成出力するようにしている。
詳しくは、第1遅延回路90は、図3では図示しないレベルシフト信号生成回路部40によって生成されたレベルシフト信号Aを取り込み、取り込んだレベルシフト信号Aを第1所定時間だけ遅延させた第1遅延信号D1を生成する。そして、第1遅延回路90は、Dラッチ70のD端子に対して生成した第1遅延信号D1を出力する。こうしてレベルシフト信号Aは、第1経路「レベルシフト信号生成回路部40(図3では図示略)→第1遅延回路90→Dラッチ70のD端子」をたどって伝達されることになる。
また、伝達回路部100は、図3に示されるように、基本的に、NOTゲート101、Dフリップフロップ111、SRラッチ102等々を備えて構成されている。
このうち、NOTゲート101は、XORゲート60とSRラッチ102との間に介在しており、XORゲート60から出力される内部信号Cを取り込み、取り込んだ内部信号Cの論理レベルを反転し、反転した論理レベルに対応する電圧レベルにて反転信号EをSRラッチ102のS端子に出力する。SRラッチ102は、S端子に入力されたこの反転信号E及びR端子に入力される後述の内部信号Gに基づき内部信号Hを生成し、NOTゲート103に出力する。NOTゲート103は、入力された内部信号Hの論理レベルを反転させた論理レベルに対応する電圧レベルにて反転信号Iを生成し、Dラッチ70のCK端子に出力する。このようにして、内部信号Cは、第2経路「XORゲート60→NOTゲート101→SRラッチ102のS端子→NOTゲート103→Dラッチ70のCK端子」をたどって伝達されることになる。
一方、Dフリップフロップ111は、第2遅延回路112及びORゲート113とともに、XORゲート60とSRラッチ102との間に介在している。内部信号Cは、第3経路「XORゲート60→Dフリップフロップ111→第2遅延回路112→ORゲート113→SRラッチ102→NOTゲート103→Dラッチ70」をたどって伝達されることになる。
以下、この第3経路について詳述する。この第3経路を構成する構成要素のうち、Dフリップフロップ111は、そのD端子が抵抗器を介して電源に接続されている。そしてD端子における電圧レベルは、論理Hレベルに対応する電圧レベルに常時固定されている。
また、Dフリップフロップ111は、そのCK端子がXORゲート60に接続されており、そのQ端子が第2遅延回路112の入力側に接続されている一方、そのR端子がANDゲート114及びNOTゲート115を介して第2遅延回路112の出力側に接続されている。すなわち、Dフリップフロップ111のQ端子及びR端子間には、閉ループ「Dフリップフロップ111(Q端子)→第2遅延回路112→NOTゲート115→ANDゲート114→Dフリップフロップ111(R端子)」が構成されている。なお、ANDゲート114にはD_FF_Reset端子が接続されており、このD_FF_Reset端子は、当該レベルシフト回路2に対する電源投入前においては、論理Lレベルに対応する電圧レベルに固定され、当該レベルシフト回路2に対する電源投入後においては、論理Hレベルに対応する電圧レベルに固定される。
また、第2遅延回路112は、ORゲート113を介してSRラッチ102のR端子に接続されている。第2遅延回路112は、Dフリップフロップ111によって生成出力される内部信号Fを取り込み、取り込んだ内部信号Fを第2所定時間だけ遅延させた第2遅延信号D2を生成する。そして、第2遅延回路112は、ORゲート113に対して第2遅延信号D2を出力する。なお、ORゲート113には、SR_Reset端子が接続されており、このSR_Reset端子は、当該レベルシフト回路2に対する電源投入前においては、論理Hレベルに対応する電圧レベルに固定され、当該レベルシフト回路2に対する電源投入後においては、論理Lレベルに対応する電圧レベルに固定される。
次に、レベルシフト回路2の入力端子に入力される入力信号INに基づく通常動作の動作例を説明するに先立ち、レベルシフト回路2に対する電源(図示略)投入前後の、各構成要素の出力信号について説明する。
レベルシフト回路2は、既述したように、多くの能動素子によって構成されているため、電源が投入されてから能動素子の動作が安定するまでに待機時間が必要である。そうした間、レベルシフト回路2としての動作が不安定になることを防止するべく、当該レベルシフト回路2に対する電源投入前においては、D_FF_Reset端子からANDゲート114の入力端子に論理Lレベルに対応する電圧レベルの信号が入力されているとともに、SR_Reset端子からORゲート113の入力端子に論理Hレベルに対応する電圧レベルの信号が入力されている。なお、当該レベルシフト回路2の動作状態は、当初、正常であるとする。
当該レベルシフト回路2に対する電源投入前においては、ANDゲート114は、他方の入力端子における電圧レベルにかかわらず、Dフリップフロップ111のR端子における電圧レベルを論理Lレベルに対応する電圧レベルとする。Dフリップフロップ111は、そのR端子における電圧レベルを論理Lレベルに対応する電圧レベルとされたため、そのQ端子から第2遅延回路112に対し、論理Lレベルに対応する電圧レベルにて内部信号Fを出力する。そうした内部信号Fは、第2遅延回路112によって第2所定時間だけ遅延され、第2遅延信号D2としてORゲート113及びNOTゲート115にそれぞれ入力される。第2遅延信号D2は、NOTゲート115によって論理レベルが反転されるため、ANDゲート114の他方の入力端子は論理Hレベルに対応する電圧レベルとなる。しかしながら、ANDゲートの入力端子は論理Lレベルに対応する電圧レベルに固定されているため、ANDゲート114は、Dフリップフロップ111のR端子における電圧レベルを論理Lレベルに対応する電圧レベルとする。そして、Dフリップフロップ111は、R端子における電圧レベルが依然として論理Lレベルに対応する電圧レベルとされているため、そのQ端子から第2遅延回路112に対し、論理Lレベルに対応する電圧レベルにて内部信号Fを出力する。このようにして、上記閉ループを構成する各構成要素から出力される信号の電圧レベルは安定している。
一方、ORゲート113は、他方の入力端子における電圧レベルにかかわらず、SRラッチ102のR端子に対し、論理Hレベルに対応する電圧レベルにて内部信号Gを出力する。ここで、当該レベルシフト回路2の動作状態は正常であるため、XORゲート60は、論理Hレベルに対応する電圧レベルにて内部信号Cを出力しており、NOTゲート101にて論理レベルが反転されるため、SRラッチ102のS端子には、論理Lレベルに対応する電圧レベルにて反転信号Eが入力されている。このように、SRラッチ102のR端子における電圧レベルが論理Hレベルに対応する電圧レベルとされているとともに、SRラッチ102のS端子における電圧レベルが論理Lレベルに対応する電圧レベルとされるため、SRラッチ102は、そのQ端子からNOTゲート103に対し、論理Lレベルに対応する電圧レベルにて内部信号Hを出力する。そして、NOTゲート103は、内部信号Hの論理レベルを反転し、Dラッチ70のCK端子に対して反転信号Iを論理Hレベルにて出力している。
こうした状況において、当該レベルシフト回路2に対して電源が投入されると、D_FF_Reset端子及びSR_Reset端子における電圧レベルはそれぞれ、論理Lレベル及び論理Hレベルに対応する電圧レベルとされる。こうした電源投入直後において、ANDゲート114の入力端子における電圧レベルは双方とも論理Hレベルに対応する電圧レベルとなるため、Dフリップフロップ111のR端子における電圧レベルが論理Hレベルに対応する電圧レベルとされる。そのため、Dフリップフロップ111は、そのQ端子における電圧レベルを論理Lレベルに対応する電圧レベルに保持する。
また、当該レベルシフト回路2に対して電源が投入されると、ORゲート113の入力端子における電圧レベルは双方とも論理Lレベルに対応する電圧レベルとなるため、SRラッチ102のR端子における電圧レベルが論理Lレベルに対応する電圧レベルに変化する。当該レベルシフト回路2の動作状態が正常であり、SRラッチ102のS端子における電圧レベルは論理Lレベルに対応する電圧レベルであるため、SRラッチ102は、そのQ端子における電圧レベルを論理Lレベルに対応する電圧レベルに保持することになる。したがって、Dラッチ70のCK端子における電圧レベルも、論理Hレベルに対応する電圧レベルを維持することになる。
したがって、当該レベルシフト回路2に対する電源投入前後において、Dラッチ70のCK端子における電圧レベルは論理Hレベルに対応する電圧レベルとされているため、出力信号OUTの論理レベルは、第1遅延信号D1の論理レベルに対応する。
以下、図4を参照しつつ、本実施の形態のレベルシフト回路2の動作例についてさらに説明する。なお、図4(a)〜(j)は、当該レベルシフト回路2に動作異常が発生したときの、主な構成要素の各端子における論理レベルの推移を示したタイミングチャートである。なお、当該レベルシフト回路2の動作状態は当初正常であり、このレベルシフト回路2に対する電源投入後、十分に時間が経過したものとする。
こうした状況において、入力信号INが論理Hレベルに対応する電圧レベルにて入力端子10(図1参照)に入力されると、レベルシフト信号Aは論理Hレベルに対応する電圧レベルにて出力され、反転信号Bは論理Lレベルに対応する電圧レベルにて出力されることになる。しかしながら、例えば時刻t21において、レベルシフトが実行され、これに伴っていわゆるdv/dtが発生し、図4(b)に示すように、例えばレベルシフト信号Aの電圧レベルが論理Lレベルに対応する電圧レベルまで一時的に低下したとする。なお、図4(c)に示すように、反転信号Bは、入力信号INの論理レベルが反転された論理レベル(ここでは論理Lレベル)に対応する電圧レベルにて推移している。
このとき、XORゲート60は、レベルシフト信号Aの論理レベルと反転信号Bの論理レベルとが互いに反転しなくなる(同一の論理レベルとなる)ため、論理Lレベルに対応する電圧レベルにて内部信号Cを即座に生成出力しようとするが、実際には、図4(d)に示すように、XORゲート60は、dv/dtが発生した時刻t21から僅かに遅れた例えば時刻t22において、内部信号Cを論理Lレベルに対応する電圧レベルにて生成出力する。
そのため、先の第1の実施の形態では、図4(j)に破線にて示すように、そうした時刻t21から時刻t22までの間、Dラッチ70は、論理Lレベルに既に変化してしまったレベルシフト信号Aの論理レベルと同一の論理レベル(この場合、論理Lレベル)にて出力信号OUTを生成出力し、さらに時刻t22以後、そうした既に変化してしまった論理Lレベルを保持し、この保持した論理Lレベルに対応する電圧レベルにて出力信号OUTを生成出力することになる。すなわち、先の第1の実施の形態では、Dラッチ70は、当該レベルシフト回路1の異常動作が発生する前のレベルシフト信号Aの論理レベルを保持することができない場合がある。
その点、本実施の形態のレベルシフト回路2では、第1遅延回路90は、図4(e)に示すように、時刻t21から時刻t22までの間よりも長い第1遅延時間だけレベルシフト信号Aの論理レベルの推移を遅延させ、この第1遅延信号D1を用いて出力信号OUTを生成出力している。
詳しくは、まず、Dフリップフロップ111は、そのD端子における電圧レベルが論理Hレベルに対応する電圧レベルに固定されているため、そのCK端子に入力される内部信号Cの立ち上がり時(すなわち、当該レベルシフト回路2の正常復帰時)に、そのQ端子から出力する内部信号Fの論理レベル(電圧レベル)を変化させる。この図4では、レベルシフト回路2の動作異常時における動作例を示しているため、Dフリップフロップ111のQ端子から出力される内部信号Fは変化せず、論理Lレベルに対応する電圧レベルとなる。したがって、図4(g)に示すように、SRラッチ102のR端子には、論理Lレベルに対応する電圧レベルにて内部信号Gが入力される。一方、SRラッチ102のS端子には、反転信号Eが入力されており、この反転信号Eは、内部信号Cの論理レベルを反転した論理レベルに対応する電圧レベルとなっている。すなわち、図4(f)に示すように、反転信号Eは、時刻t22までは論理Lレベルに対応する電圧レベルとなっており、時刻t22以降、論理Hレベルに対応する電圧レベルとなっている。
このように、SRラッチ102は、先の図4(g)に示した内部信号GがそのR端子に入力されているとともに先の図4(f)に示した反転信号EがそのS端子に入力されているため、そのQ端子から図4(h)に示す内部信号Hを出力することになる。すなわち、SRラッチ102は、図4(h)に示すように、Q端子から出力する内部信号Hの電圧レベルを時刻t22まで論理Lレベルに対応する電圧レベルを保持するとともに、時刻t22以降、論理Hレベルに対応する電圧レベルにて出力することになる。
そして、Dラッチ70のCK端子に入力される反転信号Iは、内部信号Hの論理レベルがNOTゲート103にて反転されるため、図4(i)に示すように、時刻t22まで論理Hレベルに対応する電圧レベルとされ、時刻t22以降、論理Lレベルに対応する電圧レベルとされる。したがって、図4(j)に示すように、出力信号OUTの電圧レベルは、時刻t22まで、第1遅延信号D1の論理レベルと同一の論理レベル(この場合、論理Hレベル)に対応する電圧レベルとされる一方、時刻t22以降、この論理Hレベルに対応する電圧レベルを保持することになる。このように、当該レベルシフト回路2の動作異常が発生する直前のレベルシフト信号Aの論理レベル(この場合、論理Hレベル)と同一の論理レベルを確実に保持することができるようになる。
以下、図5を参照しつつ、本実施の形態のレベルシフト回路2の別の動作例についてさらに説明する。なお、図5(a)〜(j)は、先の図4に示した動作後、当該レベルシフト回路2が正常復帰したときの、主な構成要素の各端子における論理レベルの推移を示したタイミングチャートである。すなわち、先の図4に示した状況と同様に、入力信号INが論理Hレベルに対応する電圧レベルにて入力端子10(図1参照)に入力されており、レベルシフト信号Aは当初、当該レベルシフト回路2の動作状態が異常である(dv/dtが生じている)ために、論理Lレベルに対応する電圧レベルとなっており、反転信号Bは論理Lレベルに対応する電圧レベルにて出力されているとする。こうした状況において、例えば時刻t31において、当該レベルシフト回路2の動作状態が正常に復帰したとする。
このとき、XORゲート60は、レベルシフト信号Aの論理レベルと反転信号Bの論理レベルとが互いに反転するようになるため、論理Hレベルに対応する電圧レベルにて内部信号Cを即座に生成出力しようとする。しかしながら、実際には、図5(d)に示すように、XORゲート60は、当該レベルシフト回路2の動作状態が正常に復帰した時刻t31から僅かに遅れた例えば時刻t32において、内部信号Cを論理Hレベルに対応する電圧レベルにて生成出力する。
ここで、Dフリップフロップ111は、既述したように、そのD端子における電圧レベルが論理Hレベルに対応する電圧レベルに固定されているため、そのCK端子に入力される内部信号Cの立ち上がり時(すなわち、当該レベルシフト回路2の正常復帰時)に、そのQ端子から出力する内部信号Fの論理レベル(電圧レベル)を変化させる。
詳しくは、図5(g)に示すように、Dフリップフロップ111は、内部信号Cの電圧レベルが立ち上がる時刻t32において、論理Lレベルに対応する電圧レベルから論理Hレベルに対応する電圧レベルにて内部信号Fの電圧レベルを変化させる。ただし、Dフリップフロップ111の後段に第2遅延回路112が接続されており、第2遅延回路112は、図5(h)に示すように、論理レベルが変化した内部信号Fを第1所定時間よりも長い第2所定時間(例えば「50[ナノ秒]」)だけ遅延させ、第2遅延信号D2(この場合、内部信号Gでもある)として出力するため、こうした内部信号Fの論理レベルの変化がDフリップフロップ111の動作に反映されるのは、時刻t32から第2所定時間が経過した時刻t34以後となる。したがって、Dフリップフロップ111のR端子における電圧レベルは、時刻t32から時刻t34の間において、図5(h)に示す第2遅延信号D2の論理レベルが反転された論理Hレベルに対応する電圧レベルとされるため、内部信号Fは論理Hレベルに対応する電圧レベルを維持することになる。
そして、第2遅延信号D2は、図5(h)に示すように、時刻t34において、論理Lレベルに対応する電圧レベルから論理Hレベルに対応する電圧レベルに変化するため、Dフリップフロップ111のR端子における電圧レベルは、この時刻t34において、論理Hレベルに対応する電圧レベルから論理Lレベルに対応する電圧レベルに変化する。すなわち、Dフリップフロップ111は、図5(g)に示すように、時刻t34において、論理Lレベルに対応する電圧レベルにて内部信号Fを出力することになる。そのため、第2遅延信号D2は、時刻t34から第2所定時間が経過した時刻t35において、論理Hレベルに対応する電圧レベルから論理Lレベルに対応する電圧レベルに変化することになる。このように、既述した閉ループ「Dフリップフロップ111→第2遅延回路112→NOTゲート115→ANDゲート114」によって、レベルシフト回路2の動作状態が正常に復帰したことを検出すると、第2所定時間だけパルスを生成することになる。
SRラッチ102のR端子における電圧レベルは、図5(h)に示す第2遅延信号D2の論理レベルの推移と同様に推移する。また、SRラッチ102のS端子における電圧レベルは、図5(f)に示す反転信号Eの論理レベルの推移と同様に推移する。したがって、SRラッチ102は、図5(i)に示すように、内部信号Hの電圧レベルを推移させる。詳しくは、時刻t32以前においては、SRラッチ102は、S端子及びR端子における電圧レベルがそれぞれ論理Hレベル及び論理Lレベルに対応する電圧レベルであるため、内部信号Hを論理Hレベルに対応する電圧レベルにて生成出力する。また、時刻t32から時刻34においては、SRラッチ102は、S端子及びR端子における電圧レベルがそれぞれ論理L及び論理Lレベルに対応する電圧レベルであるため、内部信号Hの電圧レベルを論理Hレベルに対応する電圧レベルに保持する。さらに、時刻t34から時刻t35においては、SRラッチ102は、S端子及びR端子における電圧レベルがそれぞれ論理Lレベル及び論理Hレベルに対応する電圧レベルであるため、内部信号Hの電圧レベルを論理Lレベルに対応する電圧レベルにて生成出力する。またさらに、時刻t35以後においては、SRラッチ102は、S端子及びR端子における電圧レベルがそれぞれ論理Lレベル及び論理Lレベルに対応する電圧レベルであるため、内部信号Hの電圧レベルを論理Lレベルに対応する電圧レベルに保持する。すなわち、内部信号Hは、図5(i)に示すように、当初から時刻t34までは論理Hレベルに対応する電圧レベルにて、時刻t34以後においては論理Lレベルに対応する電圧レベルにてそれぞれ推移することになる。
そして、Dラッチ70のCK端子における電圧レベルは、上記内部信号Hの論理レベルが反転された論理レベルにて推移する反転信号Iと同様に推移する。すなわち、図示を割愛するが、反転信号Iは、当初から時刻t34までは論理Lレベルに対応する電圧レベルにて、時刻t34以後においては論理Hレベルに対応する電圧レベルにてそれぞれ推移することになる。そして、Dラッチ70は、図5(j)に示すように、当初から時刻t34までは、論理Hレベルに対応する電圧レベルを保持して出力信号Hを生成出力する一方、時刻t34以後においては、図5(e)に示す第1遅延信号D1と同一の論理レベルに対応する電圧レベル(この場合、論理Hレベル)にて出力信号Hを生成出力する。
以上説明したように、本実施の形態のレベルシフト回路2では、当該レベルシフト回路2の動作異常がXORゲート60によって検出されるとき、第1所定時間よりも短い時間内に伝達回路部100によってその旨がDラッチ70へと伝達されるため、当該レベルシフト回路2の動作異常発生時(時刻t21)から第1所定時間経過後(時刻t23)には、Dラッチ70は、第1遅延信号D1の論理レベルを保持することができるようになる。一方、レベルシフト信号Aは、第1遅延回路90によって第1所定時間だけ遅延された上で第1遅延信号D1としてDラッチ70へ出力される。したがって、Dラッチ70によって第1遅延信号D1の論理レベルが保持開始された時点(時刻t22)における第1遅延信号D1の論理レベル(図4では論理Hレベル)は、この時刻t22よりも第1所定時間前のレベルシフト信号Aの論理レベルと同一であり、当該レベルシフト回路2の動作異常発生前(時刻t21以前)のレベルシフト信号Aの論理レベルと同一である。換言すれば、Dラッチ70は、動作異常発生前のレベルシフト信号Aの論理レベルを確実に保持することができるようになる。そのため、Dラッチ70は、動作異常時のレベルシフト信号Aの論理レベル(図4では論理Lレベル)を保持してしまうようなことがなくなる。ひいては、当該レベルシフト回路2の誤動作の発生をより低減することができるようになる。
また、レベルシフト回路2としてのこのような構成では、Dラッチ70によって第1遅延信号D1の論理レベルが出力開始される時点(時刻t34)は、当該レベルシフト回路2が正常復帰した時点(正確には、遅延時間が経過した時刻t32)から第2所定時間経過後の時刻t34である。そうした第2所定時間は、レベルシフト信号Aが遅延される第1所定時間よりも長く設定されているため、第1遅延信号D1の論理レベルは、正常復帰後のレベルシフト信号Aの論理レベルと同一になり(図5では、論理Hレベル)、動作異常時の入力信号の論理レベルと同一(図5に論理Lレベル)になることはない。そのため、当該レベルシフト回路2の動作異常後、正常復帰することができるようになる。
(他の実施の形態)
なお、本発明に係るレベルシフト回路は、上記各実施の形態にて例示した構成に限定されるものではなく、本発明の趣旨を逸脱しない範囲において、種々に変形して実施することが可能である。すなわち、上記実施の形態を適宜変更した例えば次の形態として実施することもできる。
なお、本発明に係るレベルシフト回路は、上記各実施の形態にて例示した構成に限定されるものではなく、本発明の趣旨を逸脱しない範囲において、種々に変形して実施することが可能である。すなわち、上記実施の形態を適宜変更した例えば次の形態として実施することもできる。
上記第1の実施の形態では、先の図1に示すように、レベルシフト信号Aの論理レベルと反転信号Bの論理レベルとの排他的論理和をとるXORゲート60を含んで動作異常検出回路部を構成するとともに、レベルシフト信号AがD端子に入力されるとともにXORゲート60の出力信号である内部信号CがCK端子に入力されるDラッチ70を含んで出力信号生成回路部を構成することとしたが、回路構成例はこれに限らず任意である。要は、入力信号の論理レベル及びこの入力信号の論理レベルを反転させた反転信号の論理レベルが出力信号のレベルシフト時に同一の論理レベルとなることを当該レベルシフト回路の動作異常として検出する動作異常検出回路部と、動作異常検出回路部によって当該レベルシフト回路の動作異常が検出されるとき、その動作異常が検出される直前の入力信号の論理レベルを保持し、保持した論理レベルに対応する電圧レベルにて出力信号を生成出力する出力信号生成回路部とを備えていればよい。
上記各実施の形態では、先の図1に示すように、所定の電気抵抗値を有する抵抗器41、Nチャンネル型のMOSトランジスタ42及びクランプダイオードとして機能するダイオード43を備えてレベルシフト信号生成回路部40を構成していた。また、所定の電気抵抗値を有する抵抗器51、Nチャンネル型のMOSトランジスタ52及びクランプダイオードとして機能するダイオード53を備えて反転信号生成回路部50を構成していた。レベルシフト信号生成回路部40や反転信号生成回路部50としてはこうした構成に限らない。他に例えば、先の図1に対応する図として図6に示すように、複数のトランジスタ素子が所定電位VCCとGND(LGND)電位との間で多段に直列接続された、レベルシフト信号A用の第1多段トランジスタ部44と、複数のトランジスタ素子が所定電位VCCとGND(LGND)電位との間で多段に直列接続された、反転信号B用の第2多段トランジスタ部54とを含んで構成されていることとしてもよい。これにより、レベルシフト回路としての耐圧を高めることができるようになる。ちなみに、図6に示す抵抗器41及び51は、先の図1に示す抵抗器41a及び51aにそれぞれ相当し、図6に示すクランプ回路部43a及び53aは、先の図1に示すクランプダイオード43及び53にそれぞれ相当する。また、図6に示すMOSトランジスタ42及び52は、先の図1に示すMOSトランジスタ42a及び52aにそれぞれ相当し、図6に示す回路部3は、先の図1及び図2に示すレベルシフト回路1及び2に相当する。
上記各実施の形態では、例えばインバータ駆動用の高耐圧IC(いわゆるHVIC)を有する半導体装置に適用していたが、適用先はHVICに限らず、広く適用することができる。
1、2…レベルシフト回路、10…入力端子、20…VCC(所定電位)30…NOTゲート、41、51…MOSトランジスタ、42、52…抵抗器、43、53…ダイオード、60…XORゲート(動作異常検出回路部)、70…Dラッチ(出力信号生成回路部)、80…出力端子、90…第1遅延回路、100…伝達回路部、101…NOTゲート、102…SRラッチ、103…NOTゲート、111…Dフリップフロップ、112…第2遅延回路、113…ORゲート、114…ANDゲート、115…NOTゲート。
Claims (5)
- パルス状の入力信号に基づいて作成される出力信号の電圧レベルをシフトさせるレベルシフト回路であって、
前記出力信号の電圧レベルを用いて前記入力信号に基づき生成されるレベルシフト信号及びこのレベルシフト信号の論理レベルを反転させた反転信号の論理レベルが前記出力信号のレベルシフト時に同一の論理レベルとなることを当該レベルシフト回路の動作異常として検出する動作異常検出回路部と、
前記動作異常検出回路部によって当該レベルシフト回路の動作異常が検出されるとき、その動作異常が検出される直前の前記レベルシフト信号の論理レベルを保持し、保持した論理レベルに対応する電圧レベルにて前記出力信号を生成出力する出力信号生成回路部とを備えることを特徴とするレベルシフト回路。 - 前記動作異常検出回路部は、前記レベルシフト信号の論理レベルと前記反転信号の論理レベルとの排他的論理和をとるXORゲートを含んで構成されており、
前記出力信号生成回路部は、前記レベルシフト信号がD端子に入力されるとともに前記XORゲートの出力信号である内部信号がCK端子に入力されるDラッチを含んで構成されていることを特徴とする請求項1に記載のレベルシフト回路。 - 前記レベルシフト信号を第1所定時間遅延させることで第1遅延信号を生成し、前記出力信号生成回路部に対し第1遅延信号を出力する第1遅延回路部と、
前記動作異常検出回路部によって当該レベルシフト回路の動作異常が検出されるとき、前記第1所定時間よりも短い時間内に前記出力信号生成回路部にその旨を伝達する伝達回路部とをさらに備え、
前記出力信号生成回路部は、前記伝達回路部によって当該レベルシフト回路の動作異常が検出された旨伝達されるとき、その伝達時の第1遅延信号の論理レベルを保持することを特徴とする請求項1または2に記載のレベルシフト回路。 - 前記動作異常検出回路部は、前記レベルシフト信号及び前記反転信号に基づいて、当該レベルシフト回路の動作異常からの正常復帰を検出し、
前記伝達回路部は、前記動作異常検出回路部によって当該レベルシフトの正常復帰が検出されるとき、第1所定時間よりも長い第2所定時間経過後に前記出力信号生成回路部にその旨を伝達し、
前記出力信号生成回路部は、当該レベルシフト回路の正常復帰が検出された旨が前記伝達回路部によって伝達されるとき、第1遅延信号の論理レベルに対応する電圧レベルにて出力信号を生成出力することを特徴とする請求項3に記載のレベルシフト回路。 - 当該レベルシフト回路は、複数のトランジスタ素子が所定電位とGND電位との間で多段に直列接続された、レベルシフト信号用の第1多段トランジスタ部と、複数のトランジスタ素子が所定電位とGND電位との間で多段に直列接続された、反転信号用の第2多段トランジスタ部とを含んで構成されていることを特徴とする請求項1〜4のいずれか一項に記載のレベルシフト回路。
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