JP5759831B2 - 電力用半導体装置及びその動作方法 - Google Patents
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Description
図6は、本発明の実施の形態に係る電力用半導体装置1の構成を概略的に示すブロック図である。電力用半導体装置1は、電源端子TV、入力端子TI、及び出力端子TOを備えている。出力端子TOは負荷20の一端に接続され、負荷20の他端はグランド端子TGに接続される。電源端子TVには、電源電圧VDDが供給される。入力端子TIには、パワーON信号PWRが入力される。そのパワーON信号PWRの活性化に応答して、電力用半導体装置1はONし、出力端子TOを通して負荷20に電力を供給する。
図7は、本実施の形態に係る電力用半導体装置1の動作を示すタイミングチャートである。以下、図6及び図7を参照して、電力用半導体装置1の基本的な動作を説明する。その動作を説明するにあたり、4つの期間(フェーズ):ターンオン期間PA、ON期間PB、ターンオフ期間PC、及びOFF期間PD、を考える。
時刻t1において、パワーON信号PWRが活性化され、LowレベルからHighレベルに変わる。それに応答して、ゲート充放電回路30は、ノードND及び第1ノードN1を充電し始める。このターンオン期間PAにおいて、ショート制御回路50は、ショートスイッチ回路4を介した第1ノードN1と出力ノードNZとの間の電気的接続をOFF(切断)する。出力トランジスタ10はONし、出力ノードNZの電圧も徐々に上昇する。尚、ターンオン期間PAにおいて、第1ノードN1は、電源電圧VDDよりも高い高電圧まで充電される。
ON期間PBにおいて、ショート制御回路50は、ショートスイッチ回路4を介した第1ノードN1と出力ノードNZとの間の電気的接続をOFFのまま維持する。第1ノードN1の電圧は、電源電圧VDDよりも高い高電圧で安定する。出力ノードNZの電圧は、電源電圧VDD近傍で安定する。出力トランジスタ10は、安定的にONしている。
時刻t3において、パワーON信号PWRが非活性化され、HighレベルからLowレベルに変わる。それに応答して、ゲート充放電回路30は、ノードND及び第1ノードN1を放電し始める。このターンオフ期間PCにおいても、ショート制御回路50は、ショートスイッチ回路4を介した第1ノードN1と出力ノードNZとの間の電気的接続をOFFのまま維持する。従って、ショートスイッチ回路4を通した放電は発生しない。すなわち、第1ノードN1の放電は、従来通りゲート充放電回路30によってのみ行われる。第1ノードN1の電圧が低下すると、出力ノードNZの電圧も徐々に低下し、最終的に0Vになる。出力トランジスタ10はOFFする。
OFF期間PDの少なくとも一部において、ショート制御回路50は、ショートスイッチ回路4を介した第1ノードN1と出力ノードNZとの間の電気的接続をON(有効化)する。従って、第1ノードN1と出力ノードNZとの間、すなわち、出力トランジスタ10のゲート−ソース間がショートする。出力トランジスタ10は、安定的にOFFしている。
次に、OFF期間PDにおいて、ダンプサージ等の印加によって、電源電圧VDDの急峻な増加が発生した場合を考える。図7に示される例では、OFF期間PDの最中の時刻t5〜t6において、ダンプサージが電源端子TVに印加される。
本実施の形態によれば、OFF期間PDにおいて、ショートスイッチ回路4を介した第1ノードN1と出力ノードNZとの間の電気的接続がONする。これにより、第1ノードN1と出力ノードNZとの間、すなわち、出力トランジスタ10のゲート−ソース間がショートする。従って、電源電圧VDDの急峻な増加が発生した場合であっても、出力トランジスタ10がONすることが防止される。すなわち、出力トランジスタ10の熱破壊が防止される。
図9は、第1の実施の形態に係る電力用半導体装置1の構成を概略的に示すブロック図である。第1の実施の形態において、ショートスイッチ回路4は、第1ノードN1と出力ノードNZとの間に接続されたショートスイッチ40Aを含んでいる。また、第1の実施の形態におけるショート制御回路50は、ショート制御回路50Aと参照される。ショート制御回路50Aは、ショートスイッチ40AをON/OFF制御することによって、ショートスイッチ回路4を介した第1ノードN1と出力ノードNZとの間の電気的接続をON/OFFすることができる。
時刻t1において、パワーON信号PWRが活性化され、LowレベルからHighレベルに変わる。それに応答して、制御信号CONがHighレベルからLowレベルに変わる。制御信号CONがLowレベルの場合、電源接続回路60Aは、第2ノードN2と電源端子TVとの間の電気的接続を切断する。その一方で、上述の通り、第1ノードN1及び出力ノードNZの電圧は徐々に上昇する。昇圧回路32によって昇圧される第1ノードN1の電圧は、出力ノードNZの電圧より高く、それらノード間には電圧差(N1−NZ)が発生する。すなわち、NチャネルMOSFET51Aのゲート−ソース間にある程度の電圧が印加され、NチャネルMOSFET51AがONする。その結果、第2ノードN2と出力ノードNZとは電気的に接続され、ショートトランジスタ40AがOFFする。
NチャネルMOSFET51AはONのままであり、ショートトランジスタ40AはOFFのままである。
時刻t3において、パワーON信号PWRが非活性化され、HighレベルからLowレベルに変わる。それに応答して、制御信号CONがLowレベルからHighレベルに変わる。制御信号CONがHighレベルの場合、電源接続回路60Aは、第2ノードN2と電源端子TVとを電気的に接続する。但し、ターンオフ期間PCにおいても、第1ノードN1と出力ノードNZとの間にはある程度の電圧差(N1−NZ)が存在し、NチャネルMOSFET51AはON状態に維持される。つまり、第2ノードN2と出力ノードNZとは電気的に接続されたままである。NチャネルMOSFET51Aの電流能力は十分に大きく設計されるため、ショートトランジスタ40Aのゲート−ソース間電圧(N2−NZ)は十分に低く維持される。従って、ショートトランジスタ40AはOFF状態に維持される。
第1ノードN1及び出力ノードNZの放電が進み、第1ノードN1と出力ノードNZとの間の電圧差(N1−NZ)がNチャネルMOSFET51Aの閾値電圧を下回ると、NチャネルMOSFET51AはOFFする。すなわち、第2ノードN2と出力ノードNZとの間の電気的接続が切断される。その結果、ノードN2に電源電圧VDDが印加され、ショートトランジスタ40AがONする。
図12は、第1の例を示す回路図である。電源接続回路60Aは、PチャネルMOSFET61A、63A、NチャネルMOSFET62A、64Aを備えている。
図13は、第2の例を示す回路図である。第2の例では、図12で示された回路構成に対して、デプレッション型のNチャネルMOSFET65Aが更に追加されている。このデプレッション型のNチャネルMOSFET65Aは、PチャネルMOSFET63Aと第2ノードN2との間に介在しており、定電流源として機能する。
図14は、第3の例を示す回路図である。第3の例では、図12で示された回路構成に対して、遅延回路70A及び補助スイッチ66Aが更に追加されている。NチャネルMOSFET51Aのドレインは、第2ノードN2の代わりにノードN2’に接続されている。そのノードN2’が、遅延回路70Aを介して、第2ノードN2に接続されている。
出力端子TOに接続される負荷20が誘導性負荷の場合、ターンオフの際に、逆起電圧(負電圧)が出力端子TOに印加される可能性がある。また、負荷20を接続する配線のインダクタンス成分によっても、同様のことが発生し得る。このような場合、図17に示されるように、ターンオフ期間PCは、第1ノードN1及び出力ノードNZが放電される「放電期間PC1」だけでなく、続いて出力端子TO(出力ノードNZ)に負電圧が印加される「負電圧期間PC2」をも含む。
既出の例の場合と同様に、第1スイッチ51AがONする。そのため、第2ノードN2と出力ノードNZとが電気的に接続され、ショートトランジスタ40AはOFF状態に維持される。
負電圧期間PC2において、過電圧保護回路80を正常に動作させるためには、出力トランジスタ10を低いゲート−ソース間電圧でオンさせる必要がある。従って、ショートトランジスタ40AがONして、第1ノードN1と出力ノードNZとがショートすることは望ましくない。すなわち、負電圧期間PC2においてもショートトランジスタ40AをOFFのまま保つ必要がある。しかしながら、負電圧期間PC2において、第1スイッチ51AはOFFする可能性がある。従って、負電圧期間PC2用に第2スイッチ52Aが設けられている。
上述の例のうちいくつかを組み合わせることも可能である。図20は、第1〜第4の例の全てを組み合わせた場合の回路構成を示している。
第2の実施の形態において、ショートスイッチ回路4は、第1ノードN1と出力ノードNZとの間に接続されたショートスイッチ40Bを含んでいる。また、第2の実施の形態におけるショート制御回路50は、ショート制御回路50Bと参照される。ショート制御回路50Bは、ショートスイッチ40BをON/OFF制御することによって、ショートスイッチ回路4を介した第1ノードN1と出力ノードNZとの間の電気的接続をON/OFFすることができる。
時刻t1において、パワーON信号PWRが活性化され、LowレベルからHighレベルに変わる。それに応答して、制御信号CONがHighレベルからLowレベルに変わる。制御信号CONがLowレベルの場合、電源接続回路60Bは、第2ノードN2と出力ノードNZとを電気的に接続する。これにより、ショートトランジスタ40Bのゲート−ソース間がショートし、ショートトランジスタ40BがOFFする。
制御信号CONはLowレベルのままであり、電源接続回路60Bは、第2ノードN2と出力ノードNZとを電気的に接続する。従って、ショートトランジスタ40BはOFFのままである。また、NチャネルMOSFET51B(第1スイッチ)はONし、NチャネルMOSFET52B(第2スイッチ)はOFFする。
時刻t3において、パワーON信号PWRが非活性化され、HighレベルからLowレベルに変わる。それに応答して、制御信号CONがLowレベルからHighレベルに変わる。制御信号CONがHighレベルの場合、電源接続回路60Bは、第2ノードN2と出力ノードNZとの間の電気的接続を切断する。但し、以下に説明されるように、ターンオフ期間PCにおいて第1スイッチ51B及び第2スイッチ52Bの両方がONする。そのため、ターンオフ期間PCにおいても、第1スイッチ51B及び第2スイッチ52Bを介して第2ノードN2と出力ノードNZとの間の電気的接続が維持される。
第1ノードN1及び出力ノードNZの放電が進み、第1ノードN1と出力ノードNZとの間の電圧差(N1−NZ)がNチャネルMOSFET51Bの閾値電圧を下回ると、NチャネルMOSFET51B(第1スイッチ)はOFFする。すなわち、第2ノードN2と出力ノードNZとの間の電気的接続が切断される。電源接続回路60Bは、第2ノードN2と電源端子TVとを電気的に接続する。その結果、ショートトランジスタ40BがONする。
図23は、第1の例を示す回路図である。電源接続回路60Bは、PチャネルMOSFET61B、67B、69B、NチャネルMOSFET62B、63B、64B、68Bを備えている。
出力端子TOに接続される負荷20が誘導性負荷の場合、ターンオフの際に、逆起電圧(負電圧)が出力端子TOに印加される可能性がある。また、負荷20を接続する配線のインダクタンス成分によっても、同様のことが発生し得る。このような場合、図24に示されるように、ターンオフ期間PCは、第1ノードN1及び出力ノードNZが放電される「放電期間PC1」だけでなく、続いて出力端子TO(出力ノードNZ)に負電圧が印加される「負電圧期間PC2」をも含む。
既出の例の場合と同様に、第1スイッチ51B及び第2スイッチ52Bの両方がONする。そのため、第2ノードN2と出力ノードNZとが電気的に接続され、ショートトランジスタ40BはOFF状態に維持される。
負電圧期間PC2において、過電圧保護回路80を正常に動作させるためには、出力トランジスタ10を低いゲート−ソース間電圧でオンさせる必要がある。従って、ショートトランジスタ40BがONして、第1ノードN1と出力ノードNZとがショートすることは望ましくない。すなわち、負電圧期間PC2においてもショートトランジスタ40BをOFFのまま保つ必要がある。しかしながら、負電圧期間PC2では第1スイッチ51Bあるいは第2スイッチ52BがOFFする可能性がある。従って、負電圧期間PC2用に第3スイッチ53Bが設けられている。
図27は、第3の例を示す回路図である。第3の例では、図25で示された回路構成に対して、遅延回路70B及び補助スイッチ66Bが更に追加されている。第3スイッチ53BとしてのNチャネルMOSFETのドレインは、第2ノードN2の代わりにノードN2’に接続されている。そのノードN2’が、遅延回路70Bを介して、第2ノードN2に接続されている。
既出の例において、ターンオフ期間PCでの初期動作には注意を要する。上述の通り、ターンオフ期間PCの開始時に、第1制御信号CON1がLowレベルに変わり、ノードNEが電源電圧VDDにプルアップされる。但し、出力ノードNZの電圧が電源電圧VDDに近い初期段階では、NチャネルMOSFET52Bのゲート−ソース間電圧がその閾値電圧よりも低く、NチャネルMOSFET52B(第2スイッチ)がOFFのままである可能性がある。この場合、第2ノードN2がNチャネルMOSFET63Bによってプルアップされ、それにより、ショートトランジスタ40BがONする可能性がある。すなわち、ターンオフ期間PCの初期段階において、一瞬、ショートトランジスタ40BがONし、第1ノードN1からショートトランジスタ40Bを通して出力ノードNZへ向かう放電経路が形成されてしまう可能性がある。
上述の例のうちいくつかを組み合わせることも可能である。図31は、第1〜第4の例の全てを組み合わせた場合の回路構成を示している。
本実施の形態に係るタイマー回路100は、パワーON信号PWRがHighレベルからLowレベルに変わった後、所定のタイマー期間PTだけ、Lowレベルの第1制御信号CON1を第4ノードN4に出力する。その他の期間、タイマー回路100は、Highレベルの第1制御信号CON1を第4ノードN4に出力する。このようなタイマー回路100の一例を説明する。
<基本構成>
図34は、第3の実施の形態に係る電力用半導体装置1の構成を概略的に示すブロック図である。第3の実施の形態において、ショートスイッチ回路4は、第1ノードN1と出力ノードNZとの間に直列に接続された第1ショートスイッチ41C及び第2ショートスイッチ42Cを含んでいる。また、本実施の形態におけるショート制御回路50は、ショート制御回路50Cと参照される。ショート制御回路50Cは、第1ショートスイッチ41Cと第2ショートスイッチ42CのそれぞれをON/OFF制御することによって、ショートスイッチ回路4を介した第1ノードN1と出力ノードNZとの間の電気的接続をON/OFFすることができる。
図35は、第3の実施の形態に係る電力用半導体装置1の動作を示すタイミングチャートである。以下、図34及び図35を参照して、電力用半導体装置1の基本的な動作を説明する。その動作を説明するにあたり、4つの期間(フェーズ):ターンオン期間PA、ON期間PB、ターンオフ期間PC、及びOFF期間PD、を考える。
時刻t1において、パワーON信号PWRが活性化され、LowレベルからHighレベルに変わる。それに応答して、ゲート充放電回路30は、ノードND及び第1ノードN1を充電し始める。このターンオン期間PAにおいて、ショート制御回路50Cは、第1ショートスイッチ41Cと第2ショートスイッチ42Cのうち少なくとも一方をOFFする。図35で示される例では、ショート制御回路50Cは、第2ショートスイッチ42CをOFFする。従って、第1ノードN1と出力ノードNZとの間、すなわち、出力トランジスタ10のゲート−ソース間はショートしない。出力トランジスタ10はONし、出力ノードNZの電圧も徐々に上昇する。尚、ターンオン期間PAにおいて、第1ノードN1は、電源電圧VDDよりも高い高電圧まで充電される。
ON期間PBにおいて、ショート制御回路50Cは、第2ショートスイッチ42CをOFFのまま維持する。第1ノードN1の電圧は、電源電圧VDDよりも高い高電圧で安定する。出力ノードNZの電圧は、電源電圧VDD近傍で安定する。出力トランジスタ10は、安定的にONしている。
時刻t3において、パワーON信号PWRが非活性化され、HighレベルからLowレベルに変わる。それに応答して、ゲート充放電回路30は、ノードND及び第1ノードN1を放電し始める。このターンオフ期間PCにおいても、ショート制御回路50Cは、第1ショートスイッチ41Cと第2ショートスイッチ42Cのうち少なくとも一方をOFFする。図35で示される例では、ショート制御回路50Cは、パワーON信号PWRの非活性化に応答して、第2ショートスイッチ42CをONする。その一方で、ショート制御回路50Cは、上述の制御期間PX(時刻t3〜tx)の間、第1ショートスイッチ41CをOFFする。従って、第1ショートスイッチ41C及び第2ショートスイッチ42Cを通した放電は発生しない。すなわち、第1ノードN1の放電は、従来通りゲート充放電回路30によってのみ行われる。第1ノードN1の電圧が低下すると、出力ノードNZの電圧も徐々に低下し、最終的に0Vになる。出力トランジスタ10はOFFする。
OFF期間PDにおいて、ショート制御回路50Cは、第2ショートスイッチ42CをONのまま維持する。また、制御期間PXが終了すると、ショート制御回路50Cは、第1ショートスイッチ41CもONする。すなわち、制御期間PX終了後のOFF期間PDにおいて、ショート制御回路50Cは、第1ショートスイッチ41Cと第2ショートスイッチ42Cの両方をONする。これにより、第1ノードN1と出力ノードNZとの間、すなわち、出力トランジスタ10のゲート−ソース間がショートする。出力トランジスタ10は、安定的にOFFしている。
次に、制御期間PX終了後のOFF期間PDにおいて、ダンプサージ等の印加によって、電源電圧VDDの急峻な増加が発生した場合を考える。図35に示される例では、制御期間PX終了後のOFF期間PDの最中の時刻t5〜t6において、ダンプサージが電源端子TVに印加される。
第3の実施の形態によれば、制御期間PX終了後のOFF期間PDにおいて、第1ノードN1と出力ノードNZとの間に接続された第1ショートスイッチ41C及び第2ショートスイッチ42CがONする。これにより、第1ノードN1と出力ノードNZとの間、すなわち、出力トランジスタ10のゲート−ソース間がショートする。従って、電源電圧VDDの急峻な増加が発生した場合であっても、出力トランジスタ10がONすることが防止される。すなわち、出力トランジスタ10の熱破壊が防止される。
図37は、第3の実施の形態に係る第1ショートスイッチ41C、第2ショートスイッチ42C及びショート制御回路50Cの構成を概略的に示している。第1ショートスイッチ41Cとして、例えば、NチャネルMOSFET(以下、「第1ショートトランジスタ41C」と参照される)が用いられる。また、第2ショートスイッチ42Cとして、例えば、NチャネルMOSFET(以下、「第2ショートトランジスタ42C」と参照される)が用いられる。第1ショートトランジスタ41Cのソース、ドレイン及びゲートは、それぞれ、第2ショートトランジスタ42Cのドレイン、第1ノードN1及び第2ノードN2に接続されている。第2ショートトランジスタ42Cのソース及びドレインは、それぞれ、出力ノードNZ及び第1ショートトランジスタ41Cのソースに接続されている。
時刻t1において、パワーON信号PWRが活性化され、LowレベルからHighレベルに変わる。それに応答して、制御信号PWR’が非活性化され(PWR’=Lowレベル)、第2ショートトランジスタ42CがOFFする。
制御信号PWR’はLowレベルのままであり、第2ショートトランジスタ42CはOFFのままである。
時刻t3において、パワーON信号PWRが非活性化され、HighレベルからLowレベルに変わる。それに応答して、制御信号PWR’が活性化され(PWR’=Highレベル)、第2ショートトランジスタ42CがONする。その一方で、パワー信号PWRの非活性化に応答して、タイマー回路100が、第1制御信号CON1を活性化(CON1=Lowレベル)する。第1制御信号CON1が活性化されている時、スイッチ部60Cは、第1スイッチ51CをONし、第2ノードN2と出力ノードNZとを電気的に接続する。これにより、第1ショートトランジスタ41Cのゲート−ソース間がショートするため、第1ショートトランジスタ41CがOFFする。
制御信号PWR’はHighレベルのままであり、第2ショートトランジスタ42CはONのままである。OFF期間PD中の時刻ttにおいて、所定のタイマー期間PTが終了し、タイマー回路100は、第1制御信号CON1を非活性化(CON1=Highレベル)する。第1制御信号CON1が非活性化された後のOFF期間PDにおいて、スイッチ部60Cは、第1スイッチ51CをOFFすることによって第2ノードN2と出力ノードNZとの間の電気的接続を切断し、その一方で、第2ノードN2と電源端子TVとを電気的に接続する。その結果、第1ショートトランジスタ41CがONする。すなわち、第1ショートトランジスタ41Cと第2ショートトランジスタ42Cの両方がONする。
図39は、第1の例を示す回路図である。スイッチ部60Cは、PチャネルMOSFET61C、65C、NチャネルMOSFET62C、63C、64Cを備えている。
出力端子TOに接続される負荷20が誘導性負荷の場合、ターンオフの際に、逆起電圧(負電圧)が出力端子TOに印加される可能性がある。また、負荷20を接続する配線のインダクタンス成分によっても、同様のことが発生し得る。このような場合、図40に示されるように、ターンオフ期間PCは、第1ノードN1及び出力ノードNZが放電される「放電期間PC1」だけでなく、続いて出力端子TO(出力ノードNZ)に負電圧が印加される「負電圧期間PC2」をも含む。
既出の例の場合と同様に、第1スイッチ51CがONする。そのため、第2ノードN2と出力ノードNZとが電気的に接続され、第1ショートトランジスタ41CはOFF状態に維持される。
負電圧期間PC2において、過電圧保護回路80を正常に動作させるためには、出力トランジスタ10を低いゲート−ソース間電圧でオンさせる必要がある。従って、第1ショートトランジスタ41C及び第2ショートトランジスタ42Cの両方がONして、第1ノードN1と出力ノードNZとがショートすることは望ましくない。すなわち、負電圧期間PC2においても第1ショートトランジスタ41CをOFFのまま保つ必要がある。しかしながら、負電圧期間PC2中にタイマー期間PTが終了すると、第1スイッチ51CはOFFする可能性がある。従って、負電圧期間PC2用に第2スイッチ52Cが設けられている。
図43は、第3の例を示す回路図である。第3の例では、図41で示された回路構成に対して、遅延回路70C及び補助スイッチ66Cが更に追加されている。第2スイッチ52CとしてのNチャネルMOSFETのドレインは、第2ノードN2の代わりにノードN2’に接続されている。そのノードN2’が、遅延回路70Cを介して、第2ノードN2に接続されている。
既出の例において、ターンオフ期間PCでの初期動作には注意を要する。上述の通り、ターンオフ期間PCの開始時に、ノードNAの信号(制御信号PWR’)がHighレベルに変わり、第2ショートトランジスタ42CがONする。また、第1制御信号CON1がLowレベルに変わり、第3ノードN3が電源電圧VDDにプルアップされる。但し、出力ノードNZの電圧が電源電圧VDDに近い初期段階では、NチャネルMOSFET64Cのゲート−ソース間電圧がその閾値電圧よりも低く、NチャネルMOSFET64CがOFFのままである可能性がある。この場合、第2ノードN2がNチャネルMOSFET63Cによってプルアップされ、それにより、第1ショートトランジスタ41CがONする可能性がある。すなわち、ターンオフ期間PCの初期段階において、一瞬、ショートトランジスタ41C、42Cの両方がONし、第1ノードN1からショートトランジスタ41C、42Cを通して出力ノードNZへ向かう放電経路が形成されてしまう可能性がある。
上述の例のうちいくつかを組み合わせることも可能である。図47は、第1〜第4の例の全てを組み合わせた場合の回路構成を示している。
電源端子と出力端子との間に接続された出力トランジスタと、
前記出力トランジスタのゲートに接続された第1ノードを充放電し、前記出力トランジスタをON/OFF制御するゲート充放電回路と、
前記第1ノードと前記出力端子との間に直列に接続された第1ショートスイッチ及び第2ショートスイッチと、
前記第1ショートスイッチ及び前記第2ショートスイッチをON/OFF制御するショート制御回路と
を備え、
前記第1ノードが充電された後、前記出力トランジスタが安定的にONしている期間がON期間であり、
前記第1ノードが放電された後、前記出力トランジスタが安定的にOFFしている期間がOFF期間であり、
前記OFF期間から前記ON期間への遷移期間がターンオン期間であり、
前記ON期間から前記OFF期間への遷移期間がターンオフ期間であり、
制御期間は、前記ターンオフ期間と同時に始まり、且つ、前記ターンオフ期間以上の長さを有し、
前記ターンオン期間、前記ON期間及び前記制御期間において、前記ショート制御回路は、前記第1ショートスイッチと前記第2ショートスイッチの少なくとも一方をOFFし、
前記制御期間終了後の前記OFF期間において、前記ショート制御回路は、前記第1ショートスイッチと前記第2ショートスイッチの両方をONする
電力用半導体装置。
付記1に記載の電力用半導体装置であって、
前記ショート制御回路は、前記ターンオン期間及び前記ON期間において前記第2ショートスイッチをOFFし、前記ターンオフ期間及び前記OFF期間において前記第2ショートスイッチをONし、
前記ショート制御回路は、少なくとも前記制御期間において前記第1ショートスイッチをOFFし、前記制御期間終了後の前記OFF期間において前記第1ショートスイッチをONする
電力用半導体装置。
付記2に記載の電力用半導体装置であって、
前記第1ショートスイッチは、ゲートが第2ノードに接続された第1ショートトランジスタであり、
前記ショート制御回路は、前記第2ノードと前記出力端子との間に接続された少なくとも1つのスイッチを備え、
少なくとも前記制御期間において、前記ショート制御回路は、前記少なくとも1つのスイッチをONすることによって、前記第2ノードと前記出力端子とを電気的に接続し、
前記制御期間終了後の前記OFF期間において、前記ショート制御回路は、前記少なくとも1つのスイッチをOFFし、前記第2ノードと前記電源端子とを電気的に接続する
電力用半導体装置。
付記3に記載の電力用半導体装置であって、
前記ターンオフ期間は、前記第1ノード及び前記出力端子が放電される放電期間を含み、
前記制御期間は、所定のタイマー期間を含み、
前記所定のタイマー期間は、前記放電期間と同時に始まり、且つ、前記放電期間以上の長さを有し、
前記ショート制御回路は、更に、前記所定のタイマー期間の間だけ第1制御信号を活性化するタイマー回路を備え、
前記少なくとも1つのスイッチは、前記第2ノードと前記出力端子との間に接続された第1スイッチを含み、
前記第1スイッチは、少なくとも前記第1制御信号が活性化されている時にONし、前記第1制御信号が非活性化された後の前記OFF期間においてOFFする
電力用半導体装置。
付記4に記載の電力用半導体装置であって、
前記ターンオフ期間は、更に、前記放電期間に続いて前記出力端子に負電圧が印加される負電圧期間を含み、
前記ショート制御回路は、更に、
前記電源端子と前記第1ノードとの間に接続され、前記負電圧期間に動作する過電圧保護回路と、
前記過電圧保護回路の動作時にだけ第2制御信号を活性化する制御回路と
を備え、
前記少なくとも1つのスイッチは、更に、前記第2ノードと前記出力端子との間に接続された第2スイッチを備え、
前記第2スイッチは、前記第2制御信号が活性化されている時にONし、前記第2制御信号が非活性化されている時にOFFする
電力用半導体装置。
付記5に記載の電力用半導体装置であって、
前記第2スイッチは、遅延回路を介して前記第2ノードに接続されており、
前記ショート制御回路は、更に、前記第2ノードと前記出力端子との間に接続された補助スイッチを備え、
前記補助スイッチは、少なくとも前記ターンオン期間においてONする
電力用半導体装置。
付記4乃至6のいずれか一項に記載の電力用半導体装置であって、
更に、第3ショートスイッチを備え、
前記第1ショートスイッチ、前記第2ショートスイッチ及び前記第3ショートスイッチは、前記第1ノードと前記出力端子との間に直列に接続され、
前記第3ショートスイッチは、前記第1制御信号が活性化されている時にOFFする
電力用半導体装置。
付記1乃至7のいずれか一項に記載の電力用半導体装置であって、
前記ゲート充放電回路の出力は、抵抗素子を介して、前記第1ノードに接続されている
電力用半導体装置。
付記1乃至8のいずれか一項に記載の電力用半導体装置であって、
前記ゲート充放電回路は、
前記ターンオン期間及び前記ON期間において前記第1ノードを充電する昇圧回路と、
前記第1ノードとグランド端子との間に介在する放電トランジスタと
を備え、
前記放電トランジスタは、前記ターンオン期間及び前記ON期間においてOFFし、前記ターンオフ期間及び前記OFF期間においてONする
電力用半導体装置。
付記9に記載の電力用半導体装置であって、
前記放電トランジスタは、寄生バイポーラトランジスタを有し、
前記寄生バイポーラトランジスタのコレクタ、エミッタ及びベースは、それぞれ、前記電源端子、前記第1ノード、及び前記放電トランジスタのバックゲートに接続されている
電力用半導体装置。
図48は、本実施の形態に係る電力用半導体装置1が自動車の電子制御システムに適用される例を示している。電子制御システムは、バッテリー電源200、電子制御ユニット208、及び負荷20−A、20−Bを備えている。電子制御ユニット208には、外部のバッテリー電源200から電力が供給される。そして、電子制御ユニット208は、負荷20−A(例えばランプ)や負荷20−B(例えばソレノイド)に対する電力供給を制御する。
4 ショートスイッチ回路
10 出力トランジスタ
20 負荷
30 ゲート充放電回路
31 制御入力回路
32 昇圧回路
33 放電トランジスタ
40A ショートスイッチ、ショートトランジスタ
40B ショートスイッチ、ショートトランジスタ
41B ショートスイッチ、ショートトランジスタ
41C 第1ショートスイッチ、第1ショートトランジスタ
42C 第2ショートスイッチ、第2ショートトランジスタ
43C 第3ショートスイッチ、第3ショートトランジスタ
50、50A、50B、50C ショート制御回路
70、70A、70B、70C 遅延回路
80 過電圧保護回路
90 制御回路
100 タイマー回路
200 バッテリー電源
201 電源IC
202 マイコン
205 ツェナーダイオード
206 容量素子
207 容量素子
208 電子制御ユニット
CON 制御信号
N1 第1ノード
N2 第2ノード
NZ 出力ノード
PA ターンオン期間
PB ON期間
PC ターンオフ期間
PC1 放電期間
PC2 負電圧期間
PD OFF期間
PT タイマー期間
PX 制御期間
PWR パワーON信号
Q1 寄生バイポーラトランジスタ
RES 抵抗素子
TG グランド端子
TI 入力端子
TO 出力端子
TV 電源端子
Claims (18)
- 電源端子と出力端子との間に接続された出力トランジスタと、
前記出力トランジスタのゲートに接続された第1ノードを充放電し、前記出力トランジスタをON/OFF制御するゲート充放電回路と、
前記第1ノードと前記出力端子との間に接続されたショートトランジスタと、
前記ショートトランジスタを制御するショート制御回路と
を備え、
前記ショートトランジスタは、
前記出力端子に接続されたソースと、
前記第1ノードに接続されたドレインと、
第2ノードに接続されたゲートと
を備え、
前記ショート制御回路は、
前記第2ノードと前記出力端子との間に接続されたスイッチングトランジスタと、
前記第2ノードと前記電源端子との間に接続された第1スイッチと
を含み、
前記スイッチングトランジスタは、
前記スイッチングトランジスタのON/OFFを制御するための制御端子であって、前記第1ノードに接続されており、前記出力トランジスタのゲート電圧が与えられる前記制御端子と、
前記出力端子に接続された第1電極と、
前記第2ノードに接続された第2電極と
を備え、
前記第1ノードが充電された後、前記出力トランジスタが安定的にONしている期間がON期間であり、
前記第1ノードが放電された後、前記出力トランジスタが安定的にOFFしている期間がOFF期間であり、
前記OFF期間から前記ON期間への遷移期間がターンオン期間であり、
前記ON期間から前記OFF期間への遷移期間がターンオフ期間であり、
前記ショート制御回路は、
前記ターンオン期間及び前記ON期間において、前記第1スイッチをOFFし、
前記ターンオフ期間及び前記OFF期間において、前記第1スイッチをONし、
前記ターンオン期間、前記ON期間及び前記ターンオフ期間において、前記スイッチングトランジスタは、前記出力トランジスタの前記ゲート電圧を受けてONし、前記ショートトランジスタは、OFFし、
前記OFF期間において、前記スイッチングトランジスタは、前記出力トランジスタの前記ゲート電圧を受けてOFFし、前記ショートトランジスタは、ONする
電力用半導体装置。 - 請求項1に記載の電力用半導体装置であって、
前記ターンオフ期間は、前記第1ノード及び前記出力端子が放電される放電期間を含み、
前記スイッチングトランジスタは、前記ターンオン期間、前記ON期間及び前記放電期間においてONする
電力用半導体装置。 - 請求項1又は2に記載の電力用半導体装置であって、
前記スイッチングトランジスタは、前記制御端子としてのゲートが前記第1ノードに接続され、前記第1電極としてのソースが前記出力端子に接続され、前記第2電極としてのドレインが前記第2ノードに接続されたNチャネルトランジスタである
電力用半導体装置。 - 請求項3に記載の電力用半導体装置であって、
前記Nチャネルトランジスタの前記ドレインは、遅延回路を介して前記第2ノードに接続されており、
前記ショート制御回路は、更に、前記第2ノードと前記出力端子との間に接続された補助スイッチを備え、
前記補助スイッチは、前記ターンオン期間においてONする
電力用半導体装置。 - 請求項2乃至4のいずれか一項に記載の電力用半導体装置であって、
前記ターンオフ期間は、更に、前記放電期間に続いて前記出力端子に負電圧が印加される負電圧期間を含み、
前記ショート制御回路は、更に、
前記電源端子と前記第1ノードとの間に接続され、前記負電圧期間に動作する過電圧保護回路と、
前記過電圧保護回路の動作時にだけ制御信号を活性化する制御回路と、
前記第2ノードと前記出力端子との間に接続された第2スイッチと
を備え、
前記第2スイッチは、前記制御信号が活性化されている時にONし、前記制御信号が非活性化されている時にOFFする
電力用半導体装置。 - 電源端子と出力端子との間に接続された出力トランジスタと、
前記出力トランジスタのゲートに接続された第1ノードを充放電し、前記出力トランジスタをON/OFF制御するゲート充放電回路と、
前記第1ノードと前記出力端子との間に接続されたショートスイッチ回路と、
前記ショートスイッチ回路を制御するショート制御回路と
を備え、
前記ショートスイッチ回路は、前記第1ノードと前記出力端子との間に接続されたショートトランジスタを含み、
前記ショートトランジスタのゲートは、第2ノードに接続され、
前記ショート制御回路は、前記第2ノードと前記出力端子との間に接続された複数のスイッチを備え、
前記第1ノードが充電された後、前記出力トランジスタが安定的にONしている期間がON期間であり、
前記第1ノードが放電された後、前記出力トランジスタが安定的にOFFしている期間がOFF期間であり、
前記OFF期間から前記ON期間への遷移期間がターンオン期間であり、
前記ON期間から前記OFF期間への遷移期間がターンオフ期間であり、
前記ターンオン期間、前記ON期間及び前記ターンオフ期間において、前記ショート制御回路は、前記第2ノードと前記出力端子とを電気的に接続することによって、前記ショートトランジスタをOFFし、
前記OFF期間において、前記ショート制御回路は、前記複数のスイッチの少なくとも一部をOFFし、前記第2ノードと前記出力端子との電気的接続を切断し、前記第2ノードと前記電源端子とを電気的に接続することによって、前記ショートトランジスタをONする
電力用半導体装置。 - 請求項6に記載の電力用半導体装置であって、
前記複数のスイッチは、前記第2ノードと前記出力端子との間に直列に接続された第1スイッチ及び第2スイッチを備え、
前記ターンオフ期間は、前記第1ノード及び前記出力端子が放電される放電期間を含み、
所定のタイマー期間は、前記放電期間と同時に始まり、且つ、前記放電期間以上の長さを有し、
前記放電期間において、前記ショート制御回路は、前記第1スイッチをONし、
前記所定のタイマー期間において、前記ショート制御回路は、前記第2スイッチをONし、
前記所定のタイマー期間終了後の前記OFF期間において、前記ショート制御回路は、前記第2スイッチをOFFする
電力用半導体装置。 - 請求項7に記載の電力用半導体装置であって、
前記第1スイッチは、ゲートが前記第1ノードに接続され、ソースが前記出力端子に接続され、ドレインが前記第2ノードに接続されたNチャネルトランジスタである
電力用半導体装置。 - 請求項7又は8に記載の電力用半導体装置であって、
前記ショート制御回路は、更に、前記所定のタイマー期間の間だけ第1制御信号を活性化するタイマー回路を備え、
前記第2スイッチは、少なくとも前記第1制御信号が活性化されている時にONし、前記第1制御信号が非活性化された後の前記OFF期間においてOFFする
電力用半導体装置。 - 請求項9に記載の電力用半導体装置であって、
前記ターンオフ期間は、更に、前記放電期間に続いて前記出力端子に負電圧が印加される負電圧期間を含み、
前記ショート制御回路は、更に、
前記電源端子と前記第1ノードとの間に接続され、前記負電圧期間に動作する過電圧保護回路と、
前記過電圧保護回路の動作時にだけ第2制御信号を活性化する制御回路と
を備え、
前記複数のスイッチは、更に、前記第1スイッチ及び前記第2スイッチに対して並列となるように前記第2ノードと前記出力端子との間に接続された第3スイッチを備え、
前記第3スイッチは、前記第2制御信号が活性化されている時にONし、前記第2制御信号が非活性化されている時にOFFする
電力用半導体装置。 - 請求項10に記載の電力用半導体装置であって、
前記第3スイッチは、遅延回路を介して前記第2ノードに接続されており、
前記ショート制御回路は、更に、前記第2ノードと前記出力端子との間に接続された補助スイッチを備え、
前記補助スイッチは、少なくとも前記ターンオン期間においてONする
電力用半導体装置。 - 請求項9乃至11のいずれか一項に記載の電力用半導体装置であって、
前記ショートスイッチ回路は、更に、他のショートトランジスタを備え、
前記ショートトランジスタ及び前記他のショートトランジスタは、前記第1ノードと前記出力端子との間に直列に接続され、
前記他のショートトランジスタは、前記第1制御信号が活性化されている時にOFFする
電力用半導体装置。 - 電源端子と出力端子との間に接続された出力トランジスタと、
前記出力トランジスタのゲートに接続された第1ノードを充放電し、前記出力トランジスタをON/OFF制御するゲート充放電回路と、
前記第1ノードと前記出力端子との間に接続されたショートスイッチ回路と、
前記ショートスイッチ回路を制御するショート制御回路と
を備え、
前記ショートスイッチ回路は、前記第1ノードと前記出力端子との間に直列に接続された第1ショートスイッチ及び第2ショートスイッチを含み、
前記第1ノードが充電された後、前記出力トランジスタが安定的にONしている期間がON期間であり、
前記第1ノードが放電された後、前記出力トランジスタが安定的にOFFしている期間がOFF期間であり、
前記OFF期間から前記ON期間への遷移期間がターンオン期間であり、
前記ON期間から前記OFF期間への遷移期間がターンオフ期間であり、
制御期間は、前記ターンオフ期間と同時に始まり、且つ、前記ターンオフ期間以上の長さを有し、
前記ターンオン期間、前記ON期間及び前記制御期間において、前記ショート制御回路は、前記第1ショートスイッチと前記第2ショートスイッチの少なくとも一方をOFFし、
前記制御期間終了後の前記OFF期間において、前記ショート制御回路は、前記第1ショートスイッチと前記第2ショートスイッチの両方をONする
電力用半導体装置。 - 請求項13に記載の電力用半導体装置であって、
前記ショート制御回路は、前記ターンオン期間及び前記ON期間において前記第2ショートスイッチをOFFし、前記ターンオフ期間及び前記OFF期間において前記第2ショートスイッチをONし、
前記ショート制御回路は、少なくとも前記制御期間において前記第1ショートスイッチをOFFし、前記制御期間終了後の前記OFF期間において前記第1ショートスイッチをONする
電力用半導体装置。 - 請求項14に記載の電力用半導体装置であって、
前記第1ショートスイッチは、ゲートが第2ノードに接続された第1ショートトランジスタであり、
前記ショート制御回路は、前記第2ノードと前記出力端子との間に接続された少なくとも1つのスイッチを備え、
少なくとも前記制御期間において、前記ショート制御回路は、前記少なくとも1つのスイッチをONすることによって、前記第2ノードと前記出力端子とを電気的に接続し、
前記制御期間終了後の前記OFF期間において、前記ショート制御回路は、前記少なくとも1つのスイッチをOFFし、前記第2ノードと前記電源端子とを電気的に接続する
電力用半導体装置。 - 請求項15に記載の電力用半導体装置であって、
前記ターンオフ期間は、前記第1ノード及び前記出力端子が放電される放電期間を含み、
前記制御期間は、所定のタイマー期間を含み、
前記所定のタイマー期間は、前記放電期間と同時に始まり、且つ、前記放電期間以上の長さを有し、
前記ショート制御回路は、更に、前記所定のタイマー期間の間だけ第1制御信号を活性化するタイマー回路を備え、
前記少なくとも1つのスイッチは、前記第2ノードと前記出力端子との間に接続された第1スイッチを含み、
前記第1スイッチは、少なくとも前記第1制御信号が活性化されている時にONし、前記第1制御信号が非活性化された後の前記OFF期間においてOFFする
電力用半導体装置。 - 請求項1乃至16のいずれか一項に記載の電力用半導体装置であって、
前記ゲート充放電回路は、
前記ターンオン期間及び前記ON期間において前記第1ノードを充電する昇圧回路と、
前記第1ノードとグランド端子との間に介在する放電トランジスタと
を備え、
前記放電トランジスタは、前記ターンオン期間及び前記ON期間においてOFFし、前記ターンオフ期間及び前記OFF期間においてONする
電力用半導体装置。 - 請求項17に記載の電力用半導体装置であって、
前記放電トランジスタは、寄生バイポーラトランジスタを有し、
前記寄生バイポーラトランジスタのコレクタ、エミッタ及びベースは、それぞれ、前記電源端子、前記第1ノード、及び前記放電トランジスタのバックゲートに接続されている
電力用半導体装置。
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