JP6653635B2 - 半導体装置 - Google Patents

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Description

本発明は半導体装置に関し、例えばパワーＭＯＳトランジスタを駆動する駆動回路と当該パワーＭＯＳトランジスタを保護する保護回路とを有する半導体装置に関する。
近年、回路に電源を供給するか否かを切り替えるスイッチとして、パワーＭＯＳトランジスタを利用することが増えている。このようなパワーＭＯＳトランジスタを利用したスイッチＩＣでは、ＭＯＳトランジスタを駆動する駆動回路、ＭＯＳトランジスタの過熱保護、負荷短絡保護等を行う保護回路が必要になる。そこで、ＭＯＳトランジスタにより駆動される負荷が短絡した場合にＭＯＳトランジスタを保護する短絡保護回路の一例が特許文献１に開示されている。
特許文献１では、タイマーラッチ式短絡保護回路が開示されている。このタイマーラッチ式保護回路は、検出回路と遅延回路とラッチ回路とからなり、遅延回路のリセットはラッチ回路が出力するスイッチングレギュレータの出力電圧異常信号により行い、ラッチ回路のリセットは出力電圧異常信号とＵＶＬＯ信号との和で行う構成とする。
特開２００７−８９２３９号公報
スイッチＩＣが駆動する負荷には、逆起電力を発生させる誘導性負荷、蓄積した電荷を一定時間保持する容量性負荷等がある。このような誘導性負荷又は容量性負荷を駆動する場合、条件によってパワーＭＯＳトランジスタのソースからドレイン方向に電流が流れる逆電流が発生する場合がある。このような逆電流は、パワーＭＯＳトランジスタのバックゲートに形成されるダイオードを介して電源配線に流れ込む。しかしながら、逆電流が発生した場合、出力端子の電圧が電源電圧よりも高くなるため、このような異常な電圧により保護回路が誤動作し、逆電流発生後にパワーＭＯＳトランジスタをオフした保護状態から復帰できなくなる問題が生じる。
その他の課題と新規な特徴は、本明細書の記述および添付図面から明らかになるであろう。
一実施の形態によれば、半導体装置は、パワーＭＯＳトランジスタをオン状態に切り替えることを指示する制御信号がイネーブル状態となったことに応じてカウント値を所定の値までカウントアップするタイマーブロックと、ドレインがパワーＭＯＳトランジスタのゲートに接続され、ソース及びバックゲートがパワーＭＯＳトランジスタのソースに接続され、パワーＭＯＳトランジスタが形成されるエピタキシャル層に電源電圧が供給され、パワーＭＯＳトランジスタの出力電圧が所定の条件となり、かつ、カウント値が所定の値に達したことに応じてパワーＭＯＳトランジスタのソースゲート間を短絡する保護トランジスタと、を有し、パワーＭＯＳトランジスタの出力電圧が前記所定の条件から外れたことに応じてカウント値をリセットする。
一実施の形態によれば、逆電流が発生した際の保護トランジスタの誤動作を防止することができる。
実施の形態１にかかる半導体装置のブロック図である。 実施の形態１にかかる保護回路のブロック図である。 実施の形態１にかかる半導体装置上に形成される素子の断面構造を説明する断面図である。 比較例にかかる半導体装置のブロック図である。 比較例にかかる保護回路のブロック図である。 短絡保護機能が動作した場合の実施の形態１にかかる半導体装置の動作を説明するタイミングチャートである。 実施の形態１にかかる半導体装置において逆電流が発生した際に動作する寄生素子を説明する回路図である。 実施の形態１にかかる半導体装置において逆電流が発生した際に動作する寄生素子の構造を説明する断面図である。 逆電流が発生した際の比較例にかかる半導体装置の動作を説明するタイミングチャートである。 逆電流が発生した際の実施の形態１にかかる半導体装置の動作を説明するタイミングチャートである。 実施の形態２にかかる半導体装置のブロック図である。 実施の形態２にかかる保護回路のブロック図である。 逆電流が発生した際の実施の形態２にかかる半導体装置の動作を説明するタイミングチャートである。 負荷短絡が発生した際の実施の形態２にかかる半導体装置の動作を説明するタイミングチャートである。 実施の形態１、２で説明した半導体装置の利用例を説明する図である。
説明の明確化のため、以下の記載及び図面は、適宜、省略、及び簡略化がなされている。また、各図面において、同一の要素には同一の符号が付されており、必要に応じて重複説明は省略されている。
図１に実施の形態１にかかる半導体装置のブロック図を示す。図１に示すように、実施の形態１にかかる半導体装置１は、パワーＭＯＳトランジスタ１０、昇圧回路１１、保護回路１２を有する。また、実施の形態１にかかる半導体装置１は、外部端子として制御信号入力端子Ｔｃｎｔ、電源端子Ｔｐｓ、接地端子ＴＧ、出力端子Ｔｏｕｔを有する。そして、出力端子Ｔｏｕｔと接地配線との間には負荷回路ＬＤが設けられる。実施の形態１にかかる半導体装置１は、パワーＭＯＳトランジスタ１０の導通状態を変化させることで、負荷回路ＬＤに電源電圧ＶＣＣを供給するか否かを切り替えるスイッチ機能を有する。
パワーＭＯＳトランジスタ１０は、例えば、基板の深さ方向に電流を流す縦型のＭＯＳトランジスタである。また、パワーＭＯＳトランジスタ１０は、Ｎ型のＭＯＳトランジスタである。半導体装置では、Ｎ型の導電特性を有するトランジスタの方がＰ型の導電特性を有するトランジスタよりもキャリアの移動度が高く、トランジスタの面積が同じであればＮ型の導電特性を有するトランジスタの方がより多くの電流を流すことができる。
パワーＭＯＳトランジスタ１０は、ドレインが電源端子Ｔｐｓに接続され、ソースが出力端子Ｔｏｕｔに接続される。つまり、パワーＭＯＳトランジスタ１０は、ドレインに電源電圧ＶＣＣが供給され、ソースが負荷回路に接続される。パワーＭＯＳトランジスタ１０のゲートには、昇圧回路１１の出力が接続される。また、パワーＭＯＳトランジスタ１０は、バックゲートとソースが共通接続される。
昇圧回路１１は、制御信号入力端子Ｔｃｎｔを解して入力される制御信号ＣＮＴの論理レベルに応じて、電源電圧ＶＣＣを昇圧した昇圧電圧パワーＭＯＳトランジスタ１０に与えるか、接地電圧ＧＮＤを有する電圧をパワーＭＯＳトランジスタ１０に与えるかを切り替える。具体的には、制御信号ＣＮＴがパワーＭＯＳトランジスタ１０をオン状態とすることを指示している場合（制御信号ＣＮＴ＝ハイレベル）、昇圧回路１１は昇圧電圧を昇圧回路１１のゲートに与える。一方、制御信号ＣＮＴがパワーＭＯＳトランジスタ１０をオフ状態とすることを指示している場合（制御信号ＣＮＴ＝ロウレベル）、昇圧回路１１は接地電圧ＧＮＤを昇圧回路１１のゲートに与える。
保護回路１２は、負荷回路ＬＤが短絡した場合等の異常状態が発生した場合にパワーＭＯＳトランジスタ１０をオフ状態とすることでパワーＭＯＳトランジスタ１０を保護する。また、保護回路１２は、パワーＭＯＳトランジスタ１０に逆電流が発生した後に、保護回路１２がパワーＭＯＳトランジスタ１０をオフ状態にしてしまう誤動作を防ぐ機能を有する。
保護回路１２は、保護トランジスタ１３、出力電圧検出ブロック１４、タイマーブロック１５、保護開始指示回路（例えば、ＡＮＤ回路１６）を有する。詳しくは後述するが、この保護回路１２は、パワーＭＯＳトランジスタ１０と同一の半導体基板上に形成されるものである。つまり、保護回路１２は、Ｎ型半導体基板上に形成される。
保護トランジスタ１３は、例えば、Ｎ型の導電型のトランジスタである。保護トランジスタ１３は、ソースがパワーＭＯＳトランジスタ１０のソースに接続され、ドレインがパワーＭＯＳトランジスタ１０のゲートに接続され、ゲートにＡＮＤ回路１６が出力する保護開始信号が入力される。また、保護トランジスタ１３のバックゲートは、保護トランジスタ１３のソースと共通接続されている。
出力電圧検出ブロック１４は、電源電圧ＶＣＣから予め設定された第１の判定電圧Ｖｏｆｆを引いた第１の閾値電圧Ｖｔｈ（ＶＣＣ−Ｖｏｆｆ）よりもパワーＭＯＳトランジスタ１０のソース電圧が低いと判定される期間にイネーブル状態となる電圧判定信号Ｖｄｅｔを出力する。
タイマーブロック１５は、パワーＭＯＳトランジスタ１０をオン状態に切り替えることを指示する制御信号ＣＮＴがイネーブル状態となったことに応じてカウント値Ｔｄｅｔを所定の値までカウントアップする。なお、タイマーブロック１５は、デジタル回路で構成することもでき、アナログ回路で構成することもできるが、実施の形態１にかかる半導体装置１ではタイマーブロック１５をアナログ回路で構成する。
ＡＮＤ回路１６は、電圧判定信号Ｖｄｅｔがイネーブル状態、かつ、カウント値Ｔｄｅｔが所定の値となった、ことに応じて保護開始信号Ｓｄｅｔをイネーブル状態とする。具体的には、ＡＮＤ回路１６は、一方の入力端子に出力電圧検出ブロック１４が出力する電圧判定信号Ｖｄｅｔが入力され、他方の入力端子にＡＮＤ回路１６が出力するカウント値Ｔｄｅｔが入力される。そして、ＡＮＤ回路１６は、入力される２つの信号が共にハイレベルと判定される状態となったときに保護開始信号Ｓｄｅｔをロウレベルからハイレベルに切り替える。
ここで、出力電圧検出ブロック１４及びタイマーブロック１５の具体的な回路の一例について説明する。そこで、図２に実施の形態１にかかる保護回路１２のブロック図を示す。
図２に示すように、出力電圧検出ブロック１４は、コンパレータ２０、定電圧源２１を有する。コンパレータ２０は、反転入力端子に出力電圧Ｖｏが入力され、正転入力端子に電源電圧ＶＣＣから第１の判定電圧Ｖｏｆｆを引いた第１の閾値電圧Ｖｔｈが入力される。定電圧源２１は、正極が電源配線に接続され、負極がコンパレータ２０の正転入力端子に接続される。定電圧源２１を電源配線とコンパレータ２０の正転入力端子との間に挿入することで、コンパレータ２０の正転入力端子には、電源電圧ＶＣＣから第１の判定電圧Ｖｏｆｆを引いた第１の閾値電圧が与えられる。また、出力電圧Ｖｏは、パワーＭＯＳトランジスタ１０のソース電圧であり、実施の形態１にかかる半導体装置１では出力端子Ｔｏｕｔの電圧となる電圧である。
タイマーブロック１５は、ＮＡＮＤ回路３０、ＮＭＯＳトランジスタ３１、定電流源３２、コンデンサ３３を有する。ＮＡＮＤ回路３０は、制御信号ＣＮＴと電圧判定信号Ｖｄｅｔの反転論理積を演算して、演算結果をＮＭＯＳトランジスタ３１のゲートに出力する。定電流源３２は、一端が電源配線に接続され、他端がコンデンサ３３の一端に接続される。コンデンサ３３の他端は接地配線に接続される。ＮＭＯＳトランジスタ３１は、ソースが接地配線に接続され、ドレインが定電流源３２とコンデンサ３３を接続するノードに接続され、ゲートにＮＡＮＤ回路３０の出力が与えられる。
タイマーブロック１５は、制御信号ＣＮＴがハイレベル、かつ、電圧判定信号Ｖｄｅｔがハイレベルとなっている状態では、ＮＭＯＳトランジスタ３１をオフ状態として、定電流源３２によりコンデンサ３３を充電する。これにより、タイマーブロック１５は、カウント値Ｔｄｅｔの電圧レベルを時間と共に上昇させる。また、タイマーブロック１５のカウント値Ｔｄｅｔの最大値は電源電圧レベルと同等の値となる。一方、タイマーブロック１５は、制御信号ＣＮＴと電圧判定信号Ｖｄｅｔとのいずれか一方がロウレベルとなっている状態では、ＮＭＯＳトランジスタ３１をオン状態として定電流源３２によるコンデンサ３３の充電を停止して、カウント値Ｔｄｅｔをロウレベル（例えば、接地電圧レベル）とする。
続いて、実施の形態１にかかる半導体装置１を構成する素子の構造について説明する。実施の形態１にかかる半導体装置１は、Ｎ型の半導体基板上に素子を形成する。具体的には、半導体装置１は、縦型のＮＭＯＳトランジスタ（パワーＮＭＯＳトランジスタ）と、基板の横方向に電流を流すプレーナー型ＭＯＳトランジスタを１つのＮ型の半導体基板上に形成する。そこで、図３に実施の形態１にかかる半導体装置上に形成される素子の断面構造を説明する断面図を示す。図３では、プレーナー型のＰＭＯＳトランジスタ及びＮＭＯＳトランジスタと、縦型のＮＭＯＳトランジスタとの構造を模式的に示した。図３に示すように、実施の形態１にかかる半導体装置１では、半導体素子が形成される面に対向する面（例えば、裏面）にＮサブ層が形成され、このＮサブがパワーＭＯＳのドレインとなる。そして、Ｎサブ層の上層にＮ型のエピタキシャル層（Ｎエピ層）が形成される。半導体素子は、Ｎエピ層の表面側に形成される。
プレーナー型のＰＭＯＳトランジスタ（以下、単にＰＭＯＳトランジスタと称す）は、Ｎエピ層の表層に形成されたソース領域及びドレイン領域と、半導体基板の表面に形成されたゲート電極４６を有する。ソース領域は、Ｎウェル領域４０の表層にＮウェルコンタクト４１及びソースコンタクト４２が形成される。そして、Ｎウェルコンタクト４１とソースコンタクト４２とに対して共通に金属電極層が形成され、この金属電極層に配線が接続される。ドレイン領域は、Ｐウェル領域４３の表層にＰウェル領域４４が形成される。そして、ドレインコンタクト４５がＰウェル領域４４の表層に形成される。ドレインコンタクト４５の上層には金属電極層が形成され、この金属電極層に配線が接続される。
なお、Ｎウェル領域４０は不純物濃度が低いＮ−型拡散領域であり、Ｎウェルコンタクト４１は不純物濃度が高いＮ＋型拡散領域であり、Ｐウェル領域４３は不純物濃度が低いＰ−型拡散領域であり、Ｐウェル領域４４は不純物濃度が標準程度のＰ型拡散領域であり、ソースコンタクト４２及びドレインコンタクト４５は不純物濃度が高いＰ＋型拡散領域である。
プレーナー型のＮＭＯＳトランジスタ（以下、単にＮＭＯＳトランジスタと称す）は、Ｎエピ層の表層に形成されたソース領域及びドレイン領域と、半導体基板の表面に形成されたゲート電極５６を有する。ＮＭＯＳトランジスタでは、Ｐウェル領域５３の表層にＰウェル領域５０及びＮウェル領域５４が形成される。ソース領域は、Ｐウェル領域５０の表層にＰウェルコンタクト５１及びソースコンタクト５２が形成される。そして、Ｐウェルコンタクト５１とソースコンタクト５２とに対して共通に金属電極層が形成され、この金属電極層に配線が接続される。ドレイン領域は、Ｎウェル領域５４の表層にドレインコンタクト５５に形成される。ドレインコンタクト５５の上層には金属電極層が形成され、この金属電極層に配線が接続される。
なお、Ｐウェル領域５０は不純物濃度が標準程度のＰ型拡散領域であり、Ｐウェルコンタクト５１は不純物濃度が高いＰ＋型拡散領域であり、Ｐウェル領域５３は不純物濃度が低いＰ−型拡散領域であり、Ｎウェル領域５４は不純物濃度が低いＮ−型拡散領域であり、ソースコンタクト５２及びドレインコンタクト５５は不純物濃度が高いＮ＋型拡散領域である。
パワーＭＯＳトランジスタは、Ｎエピ層の表層に形成されたトレンチ６０、Ｎエピ層の表層に形成されたソース領域及びＮエピ層の下層に形成されたドレイン領域を有する。トレンチ６０は、半導体基板の深さ方向に伸びるように形成される。トレンチ６０の間にはチャネル領域６１が形成される。チャネル領域６１の表層にはＰ＋拡散領域６２及びソースコンタクト６３が形成される。また、Ｐ＋拡散領域６２は、ソースコンタクト６３に囲まれるように形成される。そして、Ｐ＋拡散領域６２とソースコンタクト６３を跨ぐように金属電極層が形成されこの金属電極層にソース配線が接続される。また、トレンチ６０の表層にも金属電極層が形成され、この金属電極層にゲート配線が接続される。
パワーＭＯＳトランジスタは、トレンチ６０に電圧をかけることでトレンチ６０に沿った領域にソースコンタクト６３からＮエピ層にかけてチャネルを形成し、このチャネルを介して電流を流す。
実施の形態１にかかる半導体装置１では、上記素子構造に基づき、逆電流が発生した際に保護トランジスタ１３を構成するＮＭＯＳトランジスタに寄生トランジスタが形成される。そして、この寄生トランジスタの動きにより、逆電流が発生した際にパワーＭＯＳトランジスタ１０がオフ状態となる。この寄生トランジスタ及び逆電流発生時の半導体装置１の動作についての詳細は後述する。
続いて、実施の形態１にかかる半導体装置１の動作について説明する。ここでは、比較例にかかる半導体装置１００と実施の形態１にかかる半導体装置１とを対比しながら半導体装置１の動作について説明を行う。そこで、図４に比較例にかかる半導体装置１００のブロック図を示す。
図４に示すように、比較例にかかる半導体装置１００は、保護回路１２に代えて保護回路１１２を有する。保護回路１１２は、タイマーブロック１５に代えてタイマーブロック１１５を有する。タイマーブロック１１５は、タイマーブロック１５に対して出力電圧検出ブロック１４が出力する電圧判定信号Ｖｄｅｔに基づくリセット機能を削除したものである。
このタイマーブロック１１５の回路の一例を図５に示す。図５に示すように、タイマーブロック１１５は、ＮＡＮＤ回路３０に代えてインバータ１３０を有する。そして、ＮＭＯＳトランジスタ３１は、インバータ１３０を介して与えられる制御信号ＣＮＴの反転信号に基づきオン・オフが切り替えられる。
続いて、負荷回路ＬＤにおいて短絡が生じた場合の実施の形態１にかかる半導体装置１の動作について説明する。なお、負荷回路ＬＤにおいて短絡が生じた場合の動作は比較例にかかる半導体装置１００においても同じである。そこで、図６に短絡保護機能が動作した場合の実施の形態１にかかる半導体装置の動作を説明するタイミングチャートを示す。
図６に示すように、タイミングＴ０において制御信号ＣＮＴがロウレベルからハイレベルに遷移すると、昇圧回路１１が出力信号Ｖｂｏｏｔの電圧を予め設定されている昇圧電圧まで上昇させる。しかしながら、負荷回路ＬＤにおいて短絡が発生している場合、パワーＭＯＳトランジスタ１０に流れる負荷電流が規定された電流値よりも大きくなるため、出力電圧Ｖｏが第１の閾値電圧Ｖｔｈまで上昇しない。そして、タイミングＴ２においてカウント値Ｔｄｅｔが最大値に達すると、その時点での電圧判定信号Ｖｄｅｔがハイレベルであるため、保護開始信号Ｓｄｅｔがロウレベルからハイレベルに切り替わり、保護トランジスタ１３がオフ状態からオン状態に切り替わり、パワーＭＯＳトランジスタ１０のゲートソース間を短絡する。これにより、パワーＭＯＳトランジスタ１０はオン状態からオフ状態に切り替わるため、それ以上パワーＭＯＳトランジスタ１０に電流は流れずにパワーＭＯＳトランジスタ１０が保護される。
続いて、逆電流が発生した場合の実施の形態１にかかる半導体装置１の動作について説明する。逆電流が発生した場合、出力電圧Ｖｏが電源電圧ＶＣＣよりも高くなり、パワーＭＯＳトランジスタ１０のバックゲートに形成されるボディダイオードを介して逆電流Ｉｒｅｖが流れる。また、逆電流Ｉｒｅｖが流れた場合、保護トランジスタ１３のバックゲートの電圧が電源電圧ＶＣＣよりも高くなるため、保護トランジスタ１３の素子構造に起因した寄生トランジスタＴｒ＿ｐが活性化される。そこで、図７に実施の形態１にかかる半導体装置において逆電流が発生した際に動作する寄生素子を説明する回路図を示す。
図７に示すように、寄生トランジスタＴｒ＿ｐは、ベースが保護トランジスタ１３のバックゲートに接続され、コレクタがパワーＭＯＳトランジスタ１０のゲートに接続され、エミッタに電源電圧ＶＣＣが供給される。逆電流が流れるとパワーＭＯＳトランジスタ１０のバックゲートに形成されるボディダイオードを介して出力端子Ｔｏｕｔから電源端子Ｔｐｓに向かって電流が流れ、出力電圧Ｖｏが電源電圧ＶＤＤよりもダイオードの順方向電圧分高い電圧にクランプされる。このとき、寄生トランジスタＴｒ＿ｐでは、ベースの電圧がエミッタの電圧よりも閾値電圧分高くなるため、寄生トランジスタＴｒ＿ｐが活性化する。そして、活性化した寄生トランジスタＴｒ＿ｐを介して、パワーＭＯＳトランジスタ１０のゲートから電源配線に電流Ｉ１が引き抜かれる。
この寄生トランジスタＴｒ＿ｐの素子構造をより詳細に説明する。そこで、図８に実施の形態１にかかる半導体装置において逆電流が発生した際に動作する寄生素子の構造を説明する断面図を示す。図８に示すように、寄生トランジスタＴｒ＿ｐは、Ｐウェルコンタクト５１をベース、Ｎ型の拡散領域であるドレインコンタクト５５をコレクタ、Ｎエピ層をエミッタとするＮＰＮトランジスタである。このＮＰＮトランジスタのエミッタにはＮサブ領域を介して電源電圧が与えられているため、ベースとなるＰウェルコンタクト５１に電源電圧ＶＣＣよりも閾値電圧分高い電圧が印加されると、この寄生トランジスタＴｒ＿ｐが活性化する。
続いて、逆電流が発生した際の実施の形態１にかかる半導体装置１の動作について説明する。ここでは、実施の形態１にかかる半導体装置１が解決する不具合を説明するために、比較例にかかる半導体装置１００の動作を最初に説明する。
図９に逆電流が発生した際の比較例にかかる半導体装置１００の動作を説明するタイミングチャートを示す。図９に示すように、比較例にかかる半導体装置１００では、タイミングＴ０で制御信号ＣＮＴがロウレベルからハイレベルに切り替わると、昇圧回路１１の出力信号Ｖｂｏｏｔが昇圧電圧まで上昇する。そして、出力信号Ｖｂｏｏｔの上昇に伴い、半導体装置１００の出力電圧Ｖｏｕｔが電源電圧ＶＣＣ付近まで上昇する。このとき、タイミングＴ１で出力電圧Ｖｏが第１の閾値電圧Ｖｔｈを上回ると、出力電圧検出ブロック１４が電圧判定信号Ｖｄｅｔをハイレベルからロウレベルに切り替える。その後、比較例にかかる半導体装置１００では、タイミングＴ２でカウント値Ｔｄｅｔが最大値までカウントされるが、タイミングＴ１において電圧判定信号Ｖｄｅｔがロウレベルとなっているため、タイミングＴ２においても保護開始信号Ｓｄｅｔはロウレベルを維持する。
その後、図９に示す例では、タイミングＴ３からＴ４の期間に逆電流が発生する。この逆電流発生期間は、出力電圧Ｖｏが電源電圧ＶＣＣよりも高くなる。一方、昇圧回路１１の出力信号Ｖｂｏｏｔは、寄生トランジスタＴｒ＿ｐによりパワーＭＯＳトランジスタ１０のゲートから電流の引き抜きが行われるため、電源電圧ＶＣＣ付近の電圧となる。
そして、タイミングＴ４で逆電流が流れる状態が解除されると、出力電圧Ｖｏが低下して瞬間的に第１の閾値電圧Ｖｔｈ以下の電圧となり、出力電圧検出ブロック１４が電圧判定信号Ｖｄｅｔをロウレベルからハイレベルに切り替える。また、タイミングＴ４では、タイマーブロック１５が出力するカウント値Ｔｄｅｔが最大値までカウントアップした状態を維持している。このようなことから、タイミングＴ４において、出力電圧Ｖｏが第１の閾値電圧Ｖｔｈを下回ったことに応じて保護回路１２は、保護開始信号Ｓｄｅｔをロウレベルからハイレベルに切り替えて、保護トランジスタ１３をオン状態にする。これにより、タイミングＴ４以降は、保護トランジスタ１３がオンしてパワーＭＯＳトランジスタ１０をオフ状態としてしまい、逆電流状態が解除されてもパワーＭＯＳトランジスタ１０が復帰しない問題が発生する。これは、異常状態が発生した場合にはパワーＭＯＳトランジスタ１０をオフしてその状態を維持して、再度異常状態が繰り返されることを防ぐために設けられた必要な機能（ラッチ停止機能と称す）である。一方、逆電流の発生は異常状態とは言えず、逆電流が停止した際には、再度パワーＭＯＳトランジスタ１０をオン状態に復帰させる必要がある。しかしながら、比較例にかかる半導体装置１００では、逆電流からの復帰時にラッチ停止機能が動作してしまいパワーＭＯＳトランジスタ１０をオン状態に復帰させることができない問題が生じる。
続いて、実施の形態１にかかる半導体装置１において逆電流が発生したときの半導体装置１の動作を説明する。そこで、図１０に逆電流が発生した際の実施の形態１にかかる半導体装置の動作を説明するタイミングチャートを示す。
図１０に示すように、実施の形態１にかかる半導体装置１においても、タイミングＴ０において制御信号ＣＮＴがロウレベルからハイレベルに切り替わったことに応じて、昇圧回路１１の出力信号Ｖｂｏｏｔが昇圧電圧まで上昇する。そして、実施の形態１にかかる半導体装置１では、タイミングＴ１で出力電圧Ｖｏが第１の閾値電圧Ｖｔｈを上回ったことに応じて電圧判定信号Ｖｄｅｔがハイレベルからロウレベルとなる。実施の形態１にかかる半導体装置１では、電圧判定信号Ｖｄｅｔがロウレベルになったことに応じてタイマーブロック１５のカウント値Ｔｄｅｔがリセットされ、電圧判定信号Ｖｄｅｔがロウレベルとなっている状態ではカウント値Ｔｄｅｔのリセット状態が維持される。このようなことから、図９で示した比較例にかかる半導体装置１００でカウント値Ｔｄｅｔが最大値に達するタイミングＴ２においても、実施の形態１にかかる半導体装置１ではカウント値Ｔｄｅｔはリセット状態を維持する。
続いて、タイミングＴ３からＴ４の期間に逆電流が発生する。この逆電流発生期間は、出力電圧Ｖｏが電源電圧ＶＣＣよりも高くなる。一方、昇圧回路１１の出力信号Ｖｂｏｏｔは、寄生トランジスタＴｒ＿ｐによりパワーＭＯＳトランジスタ１０のゲートから電流の引き抜きが行われるため、電源電圧ＶＣＣ付近の電圧となる。
そして、タイミングＴ４で逆電流が流れる状態が解除されると、出力電圧Ｖｏが第１の閾値電圧Ｖｔｈ以下まで低下するが、実施の形態１にかかる半導体装置１では、タイミング４においてカウント値Ｔｄｅｔがリセット値であるため、電圧判定信号Ｖｄｅｔがハイレベルとなっても保護開始信号Ｓｄｅｔはロウレベルを維持する。これにより、実施の形態１では、タイミングＴ４以降に保護トランジスタ１３がオフ状態を維持するため、パワーＭＯＳトランジスタ１０は動作再開する。そして、タイミングＴ５において、出力電圧Ｖｏが第１の閾値電圧Ｖｔｈを上回ったことに応じて、電圧判定信号Ｖｄｅｔをハイレベルからロウレベルに切り替え、カウント値Ｔｄｅｔをリセットする。
上記説明より、実施の形態１にかかる半導体装置１では、パワーＭＯＳトランジスタ１０がオン状態である期間に逆電流が発生しても、逆電流が流れる状態が解除されれば、パワーＭＯＳトランジスタ１０の動作を復帰させることができる。
特に実施の形態１にかかる半導体装置１が自動車等に搭載された場合、電源電圧ＶＣＣがバッテリ等の変動の大きな電源装置から供給されている。このような場合、負荷回路ＬＤとして容量性負荷が接続されると、電源電圧ＶＣＣの変動に応じて、電源電圧ＶＣＣが出力電圧Ｖｏよりも一時的に低下することがあり、電源電圧ＶＣＣの一時的な低下に起因して半導体装置１に逆電流が流れる。また、負荷回路として誘導性負荷が接続されることがある。負荷回路として誘導性負荷を用いた場合、逆起電力に起因して逆電流が発生する。電源電圧ＶＣＣの一時的な低下、或いは、負荷の逆起電力に起因して半導体装置１によるスイッチ動作が停止してしまうと、システム全体を停止しなければならない等の問題が生じる。
しかしながら、実施の形態１にかかる半導体装置１を用いることで、電源電圧ＶＣＣの一時的な低下、或いは、負荷の逆起電力による逆起電力が発生した場合においても、逆電流が流れる状態が解消されれば半導体装置１による電源供給を再開することができるため、システム全体の動作を継続することができる。
また、実施の形態１にかかる半導体装置１では、比較例にかかる半導体装置１００に対して回路の追加をほとんどすることなく、逆電流状態に対する復帰機能を追加することができる。つまり、実施の形態１にかかる半導体装置１では、回路規模の増加を回避しながら、機能の追加を行うことができる。
実施の形態２
実施の形態２では、保護回路１２の別の形態となる保護回路１２ａについて説明する。そこで、図１１に実施の形態２にかかる半導体装置２のブロック図を示す。なお、実施の形態２の説明において、実施の形態１で説明した構成要素と同じ構成要素については実施の形態１と同じ符号を付して説明を省略する。
図１１に示すように、実施の形態２にかかる半導体装置２は、保護回路１２に代えて保護回路１２ａを有する。保護回路１２ａは、保護回路１２にリセット判定回路（例えば、出力電圧検出ブロック１７）を追加したものである。出力電圧検出ブロック１７は、電源電圧ＶＣＣに予め設定された第２の判定電圧Ｖｏｆｆ２を足した第２の閾値電圧Ｖｔｈ２よりもパワーＭＯＳトランジスタ１０のソース電圧が高いと判定される期間にイネーブル状態となるリセット信号ＲＳＴを出力する。なお、実施の形態２にかかる半導体装置２では、出力電圧検出ブロック１４において設定される第１の判定電圧をＶｏｆｆ１と称し、第１の閾値電圧をＶｔｈ１と称す。
また、実施の形態２にかかる保護回路１２ａでは、タイマーブロック１５は、電圧判定信号Ｖｄｅｔによるカウント値Ｔｄｅｔのリセットは行わずに、リセット信号ＲＳＴがイネーブル状態となったことに応じてカウント値Ｔｄｅｔのリセットを行う。
続いて、実施の形態２にかかる保護回路１２ａの具体的な回路の一例を説明する。そこで、図１２に実施の形態２にかかる保護回路１２ａのブロック図を示す。図１２に示すように、保護回路１２ａでは、出力電圧検出ブロック１７が追加される。出力電圧検出ブロック１７は、コンパレータ２２及び定電圧源２３を有する。コンパレータ２２は、反転入力端子に出力電圧Ｖｏが入力され、正転入力端子に電源電圧ＶＣＣに第２の判定電圧Ｖｏｆｆ２を足した第２の閾値電圧Ｖｔｈ２が入力される。定電圧源２３は、負極が電源配線に接続され、正極がコンパレータ２２の正転入力端子に接続される。定電圧源２３を電源配線とコンパレータ２２の正転入力端子との間に挿入することで、コンパレータ２２の正転入力端子には、電源電圧ＶＣＣに第２の判定電圧Ｖｏｆｆ２を足した第２の閾値電圧Ｖｔｈ２が与えられる。
また、保護回路１２ａのタイマーブロック１５では、ＮＡＮＤ回路３０の一方の入力には、出力電圧検出ブロック１４が出力する電圧判定信号Ｖｄｅｔに代えて出力電圧検出ブロック１７が出力するリセット信号ＲＳＴが入力される。
続いて、実施の形態２にかかる半導体装置２の動作について説明する。まず、実施の形態２にかかる半導体装置２において逆電流が発生した場合の動作について説明する。そこで、図１３に逆電流が発生した際の実施の形態２にかかる半導体装置の動作を説明するタイミングチャートを示す。
図１３に示すように、実施の形態２にかかる半導体装置２においても、タイミングＴ０において制御信号ＣＮＴがロウレベルからハイレベルに切り替わったことに応じて、昇圧回路１１の出力信号Ｖｂｏｏｔが昇圧電圧まで上昇する。そして、実施の形態２にかかる半導体装置２では、タイミングＴ１で出力電圧Ｖｏが第１の閾値電圧Ｖｔｈ１を上回ったことに応じて電圧判定信号Ｖｄｅｔがハイレベルからロウレベルとなる。このとき、実施の形態２にかかる半導体装置２では、出力電圧Ｖｏが第２の閾値電圧Ｖｔｈ２を下回っている期間はリセット信号ＲＳＴがロウレベルを維持するため、タイマーブロック１５のカウント値Ｔｄｅｔのリセットは行われない。そして、実施の形態２にかかる半導体装置２では、タイミングＴ２になると、タイマーブロック１５のカウント値Ｔｄｅｔは最大値に達し、その後、カウント値Ｔｄｅｔは最大値を維持する。
続いて、タイミングＴ３からＴ４の期間に逆電流が発生する。この逆電流発生期間は、出力電圧Ｖｏが電源電圧ＶＣＣよりも高い値に設定される第２の閾値電圧Ｖｔｈ２よりも高くなる。そのため、逆電流発生期間は、出力電圧検出ブロック１７がリセット信号ＲＳＴをハイレベルとする。これにより、実施の形態２にかかる半導体装置２では、タイマーブロック１５のカウント値Ｔｄｅｔがリセットされる。
そして、タイミングＴ４で逆電流が流れる状態が解除されると、出力電圧Ｖｏが第１の閾値電圧Ｖｔｈ以下まで低下するが、実施の形態１にかかる半導体装置１では、タイミング４においてカウント値Ｔｄｅｔがリセット値であるため、電圧判定信号Ｖｄｅｔがハイレベルとなっても保護開始信号Ｓｄｅｔはロウレベルを維持する。また、タイミングＴ４で出力電圧Ｖｏが第２の閾値電圧Ｖｔｈ２を下回ることで、出力電圧検出ブロック１７はリセット信号ＲＳＴをハイレベルからロウレベルとする。これにより、実施の形態２では、タイミングＴ４以降に保護トランジスタ１３がオフ状態を維持するため、パワーＭＯＳトランジスタ１０は動作再開する。そして、タイミングＴ５において、出力電圧Ｖｏが第１の閾値電圧Ｖｔｈを上回ったことに応じて、電圧判定信号Ｖｄｅｔをハイレベルからロウレベルに切り替える。また、実施の形態２では、タイミングＴ４以降に、タイマーブロック１５は、カウント値Ｔｄｅｔを最大値までカウントアップする。
続いて、パワーＭＯＳトランジスタ１０による負荷回路ＬＤへの電源供給を行っている期間に負荷短絡が生じた場合の実施の形態２にかかる半導体装置２の動作について説明する。そこで、図１４に負荷短絡が発生した際の実施の形態２にかかる半導体装置２の動作を説明するタイミングチャートを示す。
図１４に示すように、負荷短絡が発生するまでのタイミングＴ１３以前の動作は、図１３で説明したタイミングＴ０からＴ１２までの動作を行う。そして、タイミングＴ１３で負荷短絡が発生すると、出力電圧Ｖｏが第１の閾値電圧Ｖｔｈ１を下回るため、実施の形態２にかかる半導体装置２は、電圧判定信号Ｖｄｅｔをロウレベルからハイレベルに切り替える。このとき、実施の形態２にかかる半導体装置２では、カウント値Ｔｄｅｔが最大値までカウントアップされているため、即座に保護開始信号Ｓｄｅｔがロウレベルからハイレベルに切り替わり保護トランジスタ１３をオフ状態からオン状態に切り替える。これにより、実施の形態２にかかる半導体装置２では、負荷短絡発生後すぐにパワーＭＯＳトランジスタ１０をオフしてパワーＭＯＳトランジスタ１０を保護することができる。
なお、実施の形態１にかかる半導体装置１において、パワーＭＯＳトランジスタ１０による負荷回路ＬＤへの電源供給が行われている期間に負荷短絡が発生した場合、タイマーブロック１５によるカウント値Ｔｄｅｔのカウントアップを待たなければ、保護トランジスタ１３によるパワーＭＯＳトランジスタ１０の保護動作を行うことができない。
上記説明より、実施の形態２にかかる半導体装置２では、逆電流発生後の復帰機能に加えて、負荷短絡発生時の早急なパワーＭＯＳトランジスタ１０の保護動作を行うことができる。
なお、上記実施の形態の説明した、逆電流状態からの復帰機能は、保護トランジスタ１３の構造に起因して逆電流状態で活性化する寄生トランジスタが形成される構造を有する半導体装置であれば、適用することができる。例えば、Ｐサブ基板上に形成されたＮエピ層を有する半導体基板上に形成されたトランジスタ等の回路素子を形成した半導体装置では、上記実施の形態で説明した寄生トランジスタが形成される。また、上記実施の形態では、パワーＭＯＳトランジスタ１０、昇圧回路１１、保護回路１２が１つの半導体基板に形成された形態について説明したが、パワーＭＯＳトランジスタ１０を昇圧回路１１及び保護回路１２とは異なる半導体基板に形成した場合であっても、上記実施の形態で説明した逆電流からの復帰機能を適用することができる。
また、上記実施の形態で説明した半導体装置は、例えば、自動車の方向指示器、ヘッドランプ、ワイパーモータ、ミラーモータ等を駆動する装置の部品として用いられるものである。そこで、図１５に上記実施の形態で説明した半導体装置の利用例を説明する図に示す。
図１５に示すように、自動車では、ランプ、モータ等の補器類が多く用いられる。そして、これら補器類は利用者の指示に従って動作状態が切り替えられる。そこで、自動車では、例えば、制御回路（Micro Controller Unit：ＭＣＵ）と上記実施の形態で説明したパワーＭＯＳトランジスタ１０とパワーＭＯＳトランジスタ１０を制御する昇圧回路１１、保護回路１２等を１パッケージに収めたＩＰＤ（Intelligent Power Device）とを用いて補器類毎に動作を制御する。ＭＣＵ及びＩＰＤは自動車に搭載されたバッテリから動作電源の供給を受ける。また、負荷回路としては、電球、LED照明、モータ等が接続される。
以上、本発明者によってなされた発明を実施の形態に基づき具体的に説明したが、本発明は既に述べた実施の形態に限定されるものではなく、その要旨を逸脱しない範囲において種々の変更が可能であることはいうまでもない。
１ 半導体装置
２ 半導体装置
１０ パワーＭＯＳトランジスタ
１１ 昇圧回路
１２ 保護回路
１３ 保護トランジスタ
１４ 出力電圧検出ブロック
１５ タイマーブロック
１６ ＡＮＤ回路
１７ 出力電圧検出ブロック
２０、２２ コンパレータ
２１、２３ 定電圧源
３０ ＮＡＮＤ回路
３１ ＮＭＯＳトランジスタ
３２ 定電流源
３３ コンデンサ
４０ Ｎウェル領域
４１ Ｎウェルコンタクト
４２ ソースコンタクト
４３ Ｐウェル領域
４４ Ｐウェル領域
４５ ドレインコンタクト
４６ ゲート電極
５０ Ｐウェル領域
５１ Ｐウェルコンタクト
５２ ソースコンタクト
５３ Ｐウェル領域
５４ Ｎウェル領域
５５ ドレインコンタクト
５６ ゲート電極
６０ トレンチ
６１ チャネル領域
６２ Ｐ＋拡散領域
６３ ソースコンタクト
Ｖｄｅｔ 電圧判定信号
Ｔｄｅｔ カウント値
Ｓｄｅｔ 保護開始信号
ＲＳＴ リセット信号
Ｔｒ＿ｐ 寄生トランジスタ

Claims (6)

  1. ドレインに電源電圧が供給され、ソースが負荷回路に接続されるパワーＭＯＳトランジスタを駆動する半導体装置であって、
    前記電源電圧から予め設定された第１の判定電圧を引いた第１の閾値電圧よりも前記パワーＭＯＳトランジスタのソース電圧が低いと判定される期間にイネーブル状態となる電圧判定信号を出力する出力電圧検出ブロックと、
    前記パワーＭＯＳトランジスタをオン状態に切り替えることを指示する制御信号がイネーブル状態となったことに応じてカウント値を所定の値までカウントアップするタイマーブロックと、
    前記電圧判定信号がイネーブル状態、かつ、前記カウント値が所定の値となった、ことに応じて保護開始信号をイネーブル状態とする保護開始指示回路と、
    ゲートに前記保護開始信号が入力され、ドレインが前記パワーＭＯＳトランジスタのゲートに接続され、ソース及びバックゲートが前記パワーＭＯＳトランジスタのソースに接続され、エピタキシャル層に前記電源電圧が供給される保護トランジスタと、を有し、
    前記保護トランジスタは、前記保護開始信号がイネーブル状態のときにオン状態となり、
    前記タイマーブロックは、前記電圧判定信号がディスエイブル状態となったことに応じて前記カウント値をリセットする半導体装置。
  2. 前記保護トランジスタは、エピタキシャル層に前記電源電圧が供給されるＮ型基板の上層に形成される請求項１に記載の半導体装置。
  3. 前記パワーＭＯＳトランジスタは、前記保護トランジスタと共に同一の半導体基板上に形成される請求項１に記載の半導体装置。
  4. 前記パワーＭＯＳトランジスタは、基板の深さ方向に電流を流す縦型構造を有するＮＭＯＳトランジスタである請求項３に記載の半導体装置。
  5. 前記電源電圧に予め設定された第２の判定電圧を足した第２の閾値電圧よりも前記パワーＭＯＳトランジスタのソース電圧が高いと判定される期間にイネーブル状態となるリセット信号を出力するリセット判定回路を更に有し、
    前記タイマーブロックは、前記電圧判定信号による前記カウント値のリセットは行わずに、前記リセット信号がイネーブル状態となったことに応じて前記カウント値のリセットを行う請求項１に記載の半導体装置。
  6. 電源電圧を昇圧した昇圧電圧を、制御信号に応じて、パワーＭＯＳトランジスタのゲートに与える昇圧回路を更に有する請求項１に記載の半導体装置。
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