JP5861787B2 - 半導体素子の駆動装置、半導体装置 - Google Patents

Description

本発明は、半導体素子の駆動装置および半導体装置に関する。

従来、例えば、特開２００２−２０８８４７号公報に開示されているように、短絡により過電流が流れることで半導体素子がダメージを受けることに対処することのできる半導体素子の駆動装置が知られている。ＩＧＢＴ等の半導体素子におけるコレクタ電流を検出して、過電流検出時の保護動作であるゲート遮断などを実施することが行われている。

ダイオードを用いてコレクタエミッタ電圧ＶＣＥを検出して、このＶＣＥから半導体素子のコレクタ電流を検出することが行われている。このコレクタ電流検出方式では、ターンオン後定常状態に至るまでの数マイクロ秒程度の時間は、ＶＣＥの検出値でコレクタ電流を正確に検出することができないとされる。一方、何らかの原因で負荷短絡等が生じている場合、半導体素子のターンオン直後から大電流（短絡電流）が流れてしまう。これを速やかに検出して保護動作を行うことが好ましい。

そこで、上記従来の技術では、ゲートをオンしたときにコレクタエミッタ電圧ＶＣＥを速やかに飽和電圧に収束させる技術が開示されている。「飽和電圧」とは、ベース電流を増加させていった場合に、コレクタ電極とエミッタ電極の間の電圧降下が減少しなくなったときのコレクタエミッタ電極間の電圧降下をいう。これにより、ターンオン後に速やかにＶＣＥによるコレクタ電流検知が可能となる。その結果、ターンオン後における早期の保護動作実施が可能となる。

特開２００２−２０８８４７号公報

ところで、半導体素子がターンオンされた後のオン動作中においても、何らかの原因により短絡が生じるケースが考えられる。通常、オン動作中には、半導体素子のコレクタエミッタ電圧は飽和電圧まで低下した状態で保持される。しかしながら、短絡により大電流が生ずると、一旦飽和電圧まで低下したコレクタエミッタ電圧ＶＣＥが増大する。その結果、コレクタエミッタ電圧ＶＣＥが飽和電圧ではない電圧（つまり「不飽和電圧」）となる。そこで、半導体素子のオン動作中にこのような不飽和電圧の発生を検出することで、短絡の発生を検出し、ゲート遮断などの保護動作を行うことができる。こういった不飽和電圧を検出する一連の機能は「デサット（desat）検出機能」とも呼ばれており、デサット機能を実現するためのデサット検出回路が、半導体素子の駆動装置（実際の部品としては、ゲートドライバＩＣ）に搭載されることがある。

ターンオン直後において、直ちにコレクタエミッタ電圧が飽和電圧まで低下するわけではない。つまり、コレクタエミッタ電圧が飽和電圧に達するまでには、多少の時間がかかる。このため、ターンオン直後においても、不飽和電圧である期間が存在する。これは、半導体素子の正常駆動時における、いわば正常な不飽和電圧状態である。この点については、上記特許文献にも記載されている。このようなターンオン直後の不飽和電圧を、上記のデサット検出機能が短絡発生によるものであると誤って検出してしまわないようにすべきである。そこで、従来のデサット検出回路では、デサット検出機能のなかに、「ブランキング時間」が設定されている。不飽和電圧を検出した場合であっても直ちに短絡発生とするのではなく、ターンオン後のオン状態において不飽和電圧を検出した時間がこのブランキング時間を越えた場合に、短絡発生を検知するという仕組みとなっている。

このブランキング時間の設定により、ターンオン直後の正常な不飽和電圧状態を誤検出することは回避できる。しかしながら、ターンオン後に一旦飽和電圧となった後において、半導体素子のオン動作中に短絡が生じた場合にも、このブランキング時間が影響を及ぼす。短絡に起因する不飽和電圧を直ちに検出して保護動作を実施したいにもかかわらず、ブランキング時間により不可避的に不飽和電圧の検出（つまり短絡の検出）が遅れてしまう。その結果、短絡発生時の保護動作を早期に行うことができないという問題があった。

本発明は、上述のような課題を解決するためになされたもので、短絡発生時に半導体素子の保護を速やかに行うことのできる半導体素子の駆動装置および半導体装置を提供することを目的とする。

本発明にかかる半導体素子の駆動装置は、
第１電極、第２電極および前記第１、２電極間の導通と遮断を切り替える制御端子を備える半導体素子に対して電気的に接続し、入力信号を受け、前記入力信号から駆動信号を生成して当該駆動信号を前記制御端子に与えることで前記半導体素子を駆動するドライブ回路部と、
カソードが前記第１電極に接続するダイオードおよび一方の端子が前記ダイオードのアノードに接続しかつ他方の端子が前記第２電極と接続する容量素子を備えた外部回路に対して電気的に接続し、前記入力信号と前記駆動信号のいずれか一方の信号に基づいて前記容量素子の充電を行う充電回路部であって、前記容量素子の充電電圧を検出し、前記一方の信号がオン信号である場合に、前記充電電圧が前記半導体素子の飽和電圧より小さいときには第１の値の定電流を前記アノードと前記一方の端子の接続点に供給し、前記充電電圧が前記半導体素子の飽和電圧に一致したタイミング以後に前記第１の値より大きな第２の値の定電流を前記接続点に供給する充電回路部と、
前記充電電圧が閾値に達したら、前記ドライブ回路部による前記制御端子への前記駆動信号の供給を遮断する遮断回路部と、
を備えることを特徴とする。

本発明にかかる半導体装置は、
第１電極、第２電極および前記第１、２電極の導通と遮断を切り替える制御端子を備える半導体素子と、
前記半導体素子に対して電気的に接続し、入力信号を受け、前記入力信号から駆動信号を生成して当該駆動信号を前記制御端子に与えることで前記半導体素子を駆動するドライブ回路部と、
カソードが前記第１電極に接続するダイオードおよび一方の端子が前記ダイオードのアノードに接続しかつ他方の端子が前記第２電極と接続する容量素子を備えた外部回路に対して電気的に接続し、前記入力信号と前記駆動信号のいずれか一方の信号に基づいて前記容量素子の充電を行う充電回路部であって、前記容量素子の充電電圧を検出し、前記一方の信号がオン信号である場合に、前記充電電圧が前記半導体素子の飽和電圧より小さいときには第１の値の定電流を前記アノードと前記一方の端子の接続点に供給し、前記充電電圧が前記半導体素子の飽和電圧に一致したタイミング以後に前記第１の値より大きな第２の値の定電流を前記接続点に供給する充電回路部と、
前記充電電圧が閾値に達したら、前記ドライブ回路部による前記制御端子への前記駆動信号の供給を遮断する遮断回路部と、
を備えることを特徴とする。

本発明によれば、容量素子の電圧が半導体素子の飽和電圧に一致したタイミング以後に容量素子を急速充電することで、短絡発生時に半導体素子の保護を速やかに行うことができる。

本発明の実施の形態１にかかる半導体装置の構成を示す図である。 本発明の実施の形態１にかかる半導体素子の駆動装置の構成を示す回路図である。 本発明の実施の形態１にかかる半導体素子の駆動装置の構成の一部を示す回路図であり、ＨＶＩＣ２０ａの内部回路の一部およびその周辺回路を拡大して図示したものである。 本発明の実施の形態１にかかる半導体素子の駆動装置が駆動する、ＩＧＢＴ３０の半導体チップの縦断面図を例示するものであり、１つのＩＧＢＴ単位素子９０Ａの構造について図示している。 本発明の実施の形態１にかかる半導体素子の駆動装置が駆動するＩＧＢＴの出力特性を示す図である。 本発明の実施の形態１にかかる半導体素子の駆動装置における、通常時の動作を示すタイムチャートである。 本発明の実施の形態１にかかる半導体素子の駆動装置における、短絡時（ＩＧＢＴオン時に短絡した場合）の動作を示すタイムチャートである。 本発明の実施の形態２にかかる半導体素子の駆動装置の構成およびその周辺構成を示す回路図である。 本発明の実施の形態２にかかる半導体素子の駆動装置における、短絡時（ＩＧＢＴオン時に短絡した場合）の動作を示すタイムチャートである。 本発明の実施の形態３にかかる半導体素子の駆動装置の構成およびその周辺構成を示す回路図である。 本発明の実施の形態３にかかる半導体素子の駆動装置における、短絡時（ＩＧＢＴオン時に短絡した場合）の動作を示すタイムチャートである。 本発明の実施の形態４にかかる半導体素子の駆動装置の構成およびその周辺構成を示す回路図である。 本発明の実施の形態４にかかる半導体素子の駆動装置における、短絡時（ＩＧＢＴオン時に短絡した場合）の動作を示すタイムチャートである。 本発明の実施の形態５にかかる半導体素子の駆動装置の構成およびその周辺構成を示す回路図である。 本発明の実施の形態５にかかる半導体素子の駆動装置における、短絡時（ＩＧＢＴオン時に短絡した場合）の動作を示すタイムチャートである。 本発明の実施の形態６にかかる半導体素子の駆動装置の構成およびその周辺構成を示す回路図である。 本発明の実施の形態６にかかる半導体素子の駆動装置における、短絡時（ＩＧＢＴオン時に短絡した場合）の動作を示すタイムチャートである。 本発明の実施の形態７にかかる半導体素子の駆動装置の構成およびその周辺構成を示す回路図である。 本発明の実施の形態７にかかる半導体素子の駆動装置における、通常時の動作を示すタイムチャートである。 本発明の実施の形態７にかかる半導体素子の駆動装置における、短絡時（ＩＧＢＴオン時に短絡した場合）の動作を示すタイムチャートである。 本発明の実施の形態に対する比較例にかかる半導体素子の駆動装置を示す図である。 本発明の実施の形態に対する比較例にかかる半導体素子の駆動装置における、短絡時（ＩＧＢＴオン時に短絡した場合）の動作を示すタイムチャートである。

実施の形態１．
［実施の形態１の装置および回路の構成］
図１は、本発明の実施の形態１にかかる半導体装置の構成を示す図である。実施の形態１にかかる半導体装置は、インバータ装置１０である。インバータ装置１０は、三相交流インバータであり、３つのアーム回路を備えている。各アーム回路は２つずつＩＧＢＴ（Insulated Gate Bipolar Transistor）を備えている。

インバータ装置１０は合計６つのＩＧＢＴ（ＩＧＢＴ３０、３１、３２、３３、３４、３５）を備えている。６つのＩＧＢＴは同じ構成を備えており、それぞれにフリーホイールダイオードが１つずつ設けられている。ただし、本発明はこれに限られるものではなく、アーム回路が１つ或いは２つのインバータであってもよい。ハイサイドのＩＧＢＴ３０、３２、３４のコレクタは共通の母線と接続し、ローサイドのＩＧＢＴ３１、３３、３５のエミッタは共通の母線と接続し、これら２つの母線の間に平滑コンデンサ１２が挿入されている。

インバータ装置１０は、３つの駆動回路（駆動回路１４ａ、１４ｂ、１４ｃ）を備えている。各駆動回路１４ａ、１４ｂ、１４ｃは、ゲート駆動回路を内蔵したゲートドライバＨＶＩＣを含んでいる。駆動回路１４ａ、１４ｂ、１４ｃは、各アーム回路に対して１つずつ接続する。

（駆動回路１４ａ）
図２は、本発明の実施の形態１にかかる半導体素子の駆動装置およびこれと接続する外部回路の構成を示す回路図である。図２には、駆動回路１４ａが図示されている。駆動回路１４ａは、実施の形態１にかかる半導体素子の駆動装置であるＨＶＩＣ２０ａと、このＨＶＩＣ２０ａに電気的に接続するブランキング容量素子ＣＢ１、および高耐圧ダイオードＤＨＶ１を含んでいる。このブランキング容量素子ＣＢ１および高耐圧ダイオードＤＨＶ１を、便宜上、「外部回路」とも称することとした。図２に示すのは駆動回路１４ａとともに、これにより駆動されるＩＧＢＴ３０、３１も図示している。駆動回路１４ｂ、１４ｃについては、駆動するＩＧＢＴが異なる点以外は駆動回路１４ａと同様の構成となっているため、図示を省略する。

駆動回路１４ａは、デサット検出機能を内蔵している。デサット検出機能とは、ＩＧＢＴの過電流検出機能の１つとして、ＩＧＢＴのオン時コレクタ−エミッタ間の電圧をモニタし、不飽和（短絡）を検出する機能である。本実施の形態にかかるインバータ装置１０では、このデサット検出機能は、ＨＶＩＣ２０ａ、ブランキング容量素子ＣＢ１、および高耐圧ダイオードＤＨＶ１によって実現されている。

図２に示すように、インバータ装置１０は、ＨＶＩＣ２０ａとこれにより駆動されるＩＧＢＴ３０、３１を備えている。ＩＧＢＴ３０、３１には、それぞれフリーホイールダイオードＦＷＤ１、ＦＷＤ２が接続されている。また、ＨＶＩＣ２０ａ周辺には、ブートストラップ回路１６と、ブランキング容量素子ＣＢ１、ＣＢ２と、高耐圧ダイオードＤＨＶ１、ＤＨＶ２が設けられている。

ＨＶＩＣ２０ａは、電源端子ＶＣＣ、端子ＨＩＮ、端子ＬＩＮ、端子ＶＢ、端子ＶＳ、端子ＨＯ、端子ＬＯ、グランド端子ＧＮＤ、およびデサット端子ＶＤＳＨ、ＶＤＳＬを備えている。電源端子ＶＣＣは電源１３と接続している。

端子ＨＩＮはハイサイドスイッチング半導体素子（ＩＧＢＴ３０）への入力信号が入力される入力信号端子であり、端子ＬＩＮはローサイドスイッチング半導体素子（ＩＧＢＴ３１）への入力信号が入力される入力信号端子である。これらの端子ＨＩＮ、ＬＩＮは、外部の制御回路（制御用マイクロコントローラ等）と接続する。ＰＷＭ（Ｐulse Ｗidth Ｍodulation）制御を実施するうえでは、この端子ＨＩＮ，ＬＩＮにそれぞれパルス信号を入力し、このパルス幅が変更（デューティ比を変更）される。

端子ＨＯは、ハイサイドスイッチング半導体素子（ＩＧＢＴ３０）の駆動信号が出力される出力信号端子であり、端子ＬＯはローサイドスイッチング半導体素子（ＩＧＢＴ３１）の駆動信号が出力される出力信号端子である。

デサット端子ＶＤＳＨは、ハイサイドのＩＧＢＴにおけるコレクタエミッタ電圧ＶＣＥについての不飽和電圧を検出するための端子である。デサット端子ＶＤＳＬは、ローサイドのＩＧＢＴにおけるコレクタエミッタ電圧ＶＣＥについての不飽和電圧を検出するための端子である。

先ず、ハイサイドの回路構成について説明する。端子ＨＯは、ＩＧＢＴ３０のゲートに接続している。端子ＶＳは、ＩＧＢＴ３０のエミッタＥ１に接続している。ＩＧＢＴ３０のコレクタＣ１は高電圧ＨＶに接続するとともに、その途中には高耐圧ダイオードＤＨＶ１のカソードが接続している。高耐圧ダイオードＤＨＶ１のアノードは、デサット端子ＶＤＳＨと接続している。デサット端子ＶＤＳＨと高耐圧ダイオードＤＨＶ１のアノードとの中間には、ブランキング容量素子ＣＢ１の一方の端子が接続している。ブランキング容量素子ＣＢ１の他方の端子は、ＩＧＢＴ３０のエミッタＥ１と端子ＶＳとの中間に接続している。また、図２に示すとおり、ＩＧＢＴ３０のエミッタＥ１と端子ＶＳとの中間であって、ブランキング容量素子ＣＢ１の他方の端子の隣には、ブートストラップコンデンサＣＢＴＳの他方の端子が接続している。このような接続構成により、ブランキング容量素子ＣＢ１の端子間電圧は、ＩＧＢＴ３０のコレクタエミッタ電圧と一致することになる。したがって、デサット端子ＶＤＳＨの電位を監視することで、ＩＧＢＴ３０のコレクタエミッタ電圧ＶＣＥについての不飽和電圧を検出することができる。

次に、ローサイドの回路構成について説明する。端子ＬＯは、ＩＧＢＴ３１のゲートに接続している。グランド端子ＧＮＤは、ＩＧＢＴ３１のエミッタＥ２に接続している。ＩＧＢＴ３１のコレクタＣ２がＩＧＢＴ３０のエミッタＥ１に接続するとともに、その途中には高耐圧ダイオードＤＨＶ２のカソードが接続している。高耐圧ダイオードＤＨＶ２のアノードは、デサット端子ＶＤＳＬと接続している。デサット端子ＶＤＳＬと高耐圧ダイオードＤＨＶ２のアノードとの中間には、ブランキング容量素子ＣＢ２の一方の端子が接続している。ブランキング容量素子ＣＢ２の他方の端子は、ＩＧＢＴ３１のエミッタＥ２とグランド端子ＧＮＤとの中間に接続している。このような接続構成により、ブランキング容量素子ＣＢ２の端子間電圧は、ＩＧＢＴ３１のコレクタエミッタ電圧と一致することになる。したがって、デサット端子ＶＤＳＬの電位を監視することで、ＩＧＢＴ３１のコレクタエミッタ電圧ＶＣＥについての不飽和電圧を検出することができる。

（ブートストラップ回路）
ブートストラップ回路１６は、ブートストラップダイオードＤＢＴＳおよびブートストラップコンデンサＣＢＴＳを備えている。ブートストラップダイオードＤＢＴＳのアノードは、電源と端子ＶＣＣとの中間に接続している。ブートストラップダイオードＤＢＴＳのカソードは、ブートストラップコンデンサＣＢＴＳの一方の端子に接続している。ブートストラップダイオードＤＢＴＳとブートストラップコンデンサＣＢＴＳの一方の端子との中間は、端子ＶＢに接続している。

一般に、ハイサイドスイッチング半導体素子を駆動するために、これを駆動するハイサイド駆動回路の電源を、ハイサイドスイッチング半導体素子の電位（ＭＯＳＦＥＴであればソース電位、ＩＧＢＴであればエミッタ電位）よりも一定電位だけ高くする必要がある。この電圧を印加するための方式の１つとして知られているのが、ブートストラップ回路方式である。

本実施形態においても、ハイサイドのＩＧＢＴ３０を駆動するためには、ハイサイド駆動回路の電源を、ＩＧＢＴ３０のエミッタ電位よりも所定電位だけ高電位とする必要がある。図２の回路において、ブートストラップダイオードＤＢＴＳを介して、ブートストラップコンデンサＣＢＴＳが充電される。この充電電圧で、ＩＧＢＴ３０を駆動させるための高電位を作り出すことができる。

図３は、本発明の実施の形態１にかかる半導体素子の駆動装置の構成の一部を示す回路図であり、ＨＶＩＣ２０ａの内部回路の一部およびその周辺回路を拡大して図示したものである。図３はハイサイドの構成（ハイサイドＩＧＢＴ３０の周辺構成）を拡大している。図３においても、図２で説明したとおり、デサット端子ＶＤＳＨは高耐圧ダイオードＤＨＶ１を介してＩＧＢＴ３０のコレクタＣ１に接続され、デサット端子ＶＤＳＨと端子ＶＳと間にブランキング容量素子ＣＢ１が挿入されている。

（ドライブ回路部）
図３には、ＨＶＩＣ２０ａが内蔵するＨＯドライブ回路部５０が示されている。ＨＯドライブ回路部５０は、ＩＧＢＴ３０のゲートＧ１と接続している。ＨＯドライブ回路部５０は、ＩＮ端子からデサット保護回路部４０を介して入力信号ＩＮの入力を受ける。ＨＯドライブ回路部５０は、入力信号ＩＮから駆動信号ＨＯを生成して、当該駆動信号ＨＯをゲートＧ１に与えることでＩＧＢＴ３０を駆動（オン、オフ）するものである。

（デサット検出回路部）
図３には、デサット検出回路部２２が示されている。デサット検出回路部２２は、ブランキング容量素子ＣＢ１および高耐圧ダイオードＤＨＶ１と協同して、「デサット検出機能」を達成する回路である。すなわち、ＩＧＢＴ３０がターンオンされた後のオン動作中において、何らかの原因により短絡が生じるケースが考えられる。通常、オン動作中には、ＩＧＢＴ３０のコレクタエミッタ電圧ＶＣＥは飽和電圧まで低下する。しかしながら、短絡により大電流が生ずると、このような場合、一旦飽和電圧まで低下したコレクタエミッタ電圧ＶＣＥが増大することとなり、コレクタエミッタ電圧ＶＣＥが飽和電圧ではない電圧（つまり「不飽和電圧」）となる。そこで、ＩＧＢＴ３０のオン動作中にこのような不飽和電圧の発生を検出することで、短絡の発生を検出し、ゲート遮断などの保護動作を行うことができる。こういった不飽和電圧を検出する一連の機能が、「デサット検出機能」とも呼ばれている。

デサット検出回路部２２は、下記の構成を備えている。
・ＨＶＩＣ２０ａの内部回路（充電回路部２４、および遮断回路部２８）
・外部回路（高耐圧ダイオードＤＨＶ１、およびブランキング容量素子ＣＢ１）

（高耐圧ダイオードＤＨＶ１）
高耐圧ダイオードＤＨＶ１は、アノードとカソードを備え、カソードがＩＧＢＴ３０のコレクタＣ１に接続している。高耐圧ダイオードＤＨＶ１は、ＩＧＢＴ３０のコレクタエミッタ電圧ＶＣＥが飽和電圧となっているときには、ブランキング容量素子ＣＢ１の端子間電圧を飽和電圧の大きさにクランプする役割を担う。

つまり、通常時定電流源ＩＣ１からブランキング容量素子ＣＢ１への電流供給が行われることでブランキング容量素子ＣＢ１の端子間電圧が増大する。一方、ＩＧＢＴ３０についてはターンオン後にコレクタエミッタ電圧ＶＣＥが飽和電圧まで降下する。そうすると、ＩＧＢＴ３０のコレクタエミッタ間に並列に接続したブランキング容量素子ＣＢ１の充電電圧は、ＩＧＢＴ３０の飽和電圧と同じ大きさでクランプされる。このとき、通常時定電流源ＩＣ１からの定電流は、高耐圧ダイオードＤＨＶ１を介してＩＧＢＴ３０へと流れることになる。

一方、ＩＧＢＴ３０のコレクタエミッタ電圧ＶＣＥが不飽和となると、ブランキング容量素子ＣＢ１の充電電圧は飽和電圧にクランプされなくなる。つまり、コレクタエミッタ電圧ＶＣＥが不飽和となると、それに応じて高耐圧ダイオードＤＨＶ１のカソード側の電位が上昇し、通常時定電流源ＩＣ１からの定電流はブランキング容量素子ＣＢ１側へと流れていくことになる。定電流が供給されればブランキング容量素子ＣＢ１にさらに充電されていくこととなり、やがてブランキング容量素子ＣＢ１が一定値を超えたとき、短絡の発生が検出される。この一定値は、後述するデサット閾値電圧ＶＤＳＴＨの電圧である。説明の便宜上、デサット閾値電圧ＶＤＳＴＨの電圧の値を、符号ＶＤＳＴＨで表すことがある。

（ブランキング容量素子ＣＢ１）
ブランキング容量素子ＣＢ１は、一方の端子が高耐圧ダイオードＤＨＶ１のカソードと接続し、他方の端子がＩＧＢＴ３０のエミッタＥ１と接続している。

ブランキング容量素子ＣＢ１は、「ブランキング時間」を生成するための役割を担う。ブランキング時間を設定している理由は、入力信号ＩＮがハイとなっているもののＩＧＢＴ３０がオフである期間に、不飽和電圧を誤検出しないためである。すなわち、ターンオン直後において直ちにコレクタエミッタ電圧が飽和電圧に低下するわけではなく、コレクタエミッタ電圧が飽和電圧に達するまでには多少の時間がかかる。このため、ターンオン直後においても、不飽和電圧である期間が存在する。具体的には、後述する図６の（ｂ）の期間における不飽和電圧である。これは、ＩＧＢＴ３０の正常駆動時における、いわば正常な不飽和電圧状態である。このようなターンオン直後の不飽和電圧を、上記のデサット検出機能が短絡発生によるものであると誤って検出してしまわないようにすべきである。そこで、デサット検出機能のなかに、ブランキング時間が設定されている。不飽和電圧を検出した場合であっても直ちに短絡発生とするのではなく、ターンオン後のオン状態において不飽和電圧を検出した時間がこのブランキング時間を越えた場合に、短絡発生を検知するという仕組みとなっている。このブランキング時間の設定により、ターンオン直後の正常な不飽和電圧状態を誤検出することは回避できる。

ブランキング時間は、ブランキング容量素子ＣＢ１の容量値と、ブランキング容量素子ＣＢ１に供給される定電流の大きさ（つまり充電速度）、および後述するデサット閾値電圧によって決まる。定電流がブランキング容量素子ＣＢ１を充電していき、デサット閾値電圧に達するまでの時間（いわばマージン時間）が、ブランキング時間なのである。

（充電回路部２４）
実施の形態１における充電回路部２４は、下記の構成を備えている。
・トランジスタＭＯＳＢ
・コンパレータＣＭＰ１
・定電流供給部２６

トランジスタＭＯＳＢは、ＭＯＳトランジスタであり、ゲートに対して端子ＨＩＮへの入力信号と同期した信号が入力される。トランジスタＭＯＳＢのソースおよびドレーンは、ブランキング容量素子ＣＢ１と並列に接続している。ここで、本実施形態では、後述するデサット保護回路部４０が有するＮＯＴ回路４２およびＯＲ回路４６を介して、端子ＨＩＮとトランジスタＭＯＳＢのゲートとが電気的に接続されている。デサット保護回路部４０の詳細は後ほど説明する。ＮＯＴ回路４２が介在しているので、端子ＨＩＮへの入力信号がオン信号（ハイ電圧）である場合には、トランジスタＭＯＳＢのゲートはロー電圧となり、トランジスタＭＯＳＢはオフとなる。また、ＮＯＴ回路４２が介在しているので、端子ＨＩＮへの入力信号がオフ信号（ロー電圧）である場合には、トランジスタＭＯＳＢのゲートはハイ電圧となり、トランジスタＭＯＳＢがオンとなる。このように、端子ＨＩＮへの入力信号と同期した信号に応じて、トランジスタＭＯＳＢをオンオフすることができる。

端子ＨＩＮへの入力信号がハイ電圧であるときには、トランジスタＭＯＳＢはオフとなり、ブランキング容量素子ＣＢ１の両端子間が遮断される。つまり端子ＨＩＮの入力信号がハイ電圧であるときは、ブランキング容量素子ＣＢ１へ電流を供給することで、ブランキング容量素子ＣＢ１を充電することができる。また、ゲートへのＩＮ信号がロー電圧となったときに、トランジスタＭＯＳＢがオンとなり、ブランキング容量素子ＣＢ１の両端子間が短絡（導通）する。つまり、ブランキング容量素子ＣＢ１が充電されている状況下で端子ＨＩＮへの入力信号がロー電圧となれば、トランジスタＭＯＳＢがオンすることでブランキング容量素子ＣＢ１が放電される。このような動作をするトランジスタＭＯＳＢは、容量充電トランジスタの役割を担っている。

コンパレータＣＭＰ１は、比較すべき電圧が入力される２つの端子（プラス端子、マイナス端子）を備えている。このコンパレータＣＭＰ１のプラス端子には、参照電圧の電圧源が接続されている。この参照電圧の電圧源は、ＩＧＢＴ３０の飽和電圧と同じ大きさの電圧Ｖｓａｔを供給するものである。コンパレータＣＭＰ１のマイナス端子には、デサット端子ＶＤＳＨが接続されている。コンパレータＣＭＰ１は、デサット端子ＶＤＳＨの電圧（つまりブランキング容量素子ＣＢ１の充電電圧）が電圧Ｖｓａｔに達したら、出力信号としてのハイ電圧を発する。

定電流供給部２６は、２つの定電流源と、スイッチ部ＳＷとを備えている。２つの定電流源は、通常時定電流源ＩＣ１と急速充電定電流源ＩＣ２である。これら２つの定電流源は、スイッチ部ＳＷを介して、択一的に端子ＶＢと接続される。通常時定電流源ＩＣ１は、端子ＶＢの電圧から、第１の値の定電流を生成する。急速充電定電流源ＩＣ２は、端子ＶＢの電圧から、第２の値の定電流を生成する。第２の値の定電流は、第１の値の定電流よりも大きい。定電流源の回路構成は、各種公知の定電流回路を用いればよい。

スイッチ部ＳＷは、コンパレータＣＭＰ１と接続しており、コンパレータＣＭＰ１の出力に基づいて、通常時定電流源ＩＣ１と急速充電定電流源ＩＣ２一方を択一的にブランキング容量素子ＣＢ１に接続する。具体的には、次の（１）と（２）のとおりに、コンパレータＣＭＰ１の出力に応じてスイッチ部ＳＷが接続状態を切り替える。

（１）端子ＶＤＳＨの電圧（ブランキング容量素子ＣＢ１の充電電圧）＜Ｖｓａｔ
この場合には、コンパレータＣＭＰ１の出力はロー電圧となる。コンパレータＣＭＰ１の出力がロー電圧であるときは、スイッチ部ＳＷが、端子ＶＢを通常時定電流源ＩＣ１に接続させる。その結果、通常時定電流源ＩＣ１が第１の値の定電流を生成し、この定電流がデサット端子ＶＤＳＨを介して後述の接続点１５に供給される。

（２）端子ＶＤＳＨの電圧（ブランキング容量素子ＣＢ１の充電電圧）≧Ｖｓａｔ
端子ＶＤＳＨの電圧（ブランキング容量素子ＣＢ１の充電電圧）がＶｓａｔに達した場合には、コンパレータＣＭＰ１の出力はハイ電圧となる。コンパレータＣＭＰ１の出力がハイ電圧であるときは、スイッチ部ＳＷが、端子ＶＢを急速充電定電流源ＩＣ２に接続させる。その結果、急速充電定電流源ＩＣ２が第２の値の定電流を生成し、この定電流がデサット端子ＶＤＳＨを介して後述の接続点１５に供給される。

（接続点１５）
ここで、「接続点１５」について説明する。接続点１５は、高耐圧ダイオードＤＨＶ１のアノードと、ブランキング容量素子ＣＢ１の一方の端子とが接続した中間の接続点である。接続点１５は、端子ＶＤＳＨに電気的に接続するとともに、定電流供給部２６にも接続している。

定電流供給部２６は、前述したスイッチ部ＳＷにより、接続点１５への供給電流を、第１の値の定電流と第２の値の定電流との間で切り替えることができる。その切り替えは、次のようなものである。コンパレータＣＭＰ１が出力信号ハイ電圧を発しないときは、接続点１５への供給電流を、第１の値の定電流とする。一方、コンパレータＣＭＰ１が出力信号ハイ電圧を発したら、接続点１５への供給電流を、第２の値の定電流とする。

入力信号がオン信号（ハイ電圧）である場合に、ブランキング容量素子ＣＢ１の充電電圧がＶｓａｔ（＝飽和電圧）より小さいときには、第１の値の定電流が接続点１５に供給される。また、入力信号がオン信号（ハイ電圧）である場合に、ブランキング容量素子ＣＢ１の充電電圧がＶｓａｔ（＝飽和電圧）に一致したタイミング以後に、第２の値の定電流が接続点１５に供給される。

上述したとおり、第２の値の定電流は、第１の値の定電流よりも大きい。第１の値の定電流は、通常時定電流源ＩＣ１の定電流であり、第２の値の定電流は、急速充電定電流源ＩＣ２である。

接続点１５へと供給された定電流が、その後に流れる方向は、次のように決まる。
つまり、上述したとおり、コレクタエミッタ電圧ＶＣＥが飽和電圧まで降下すると、ブランキング容量素子ＣＢ１の充電電圧はＩＧＢＴ３０の飽和電圧と同じ大きさでクランプされる。このとき、定電流供給部２６からの定電流は、高耐圧ダイオードＤＨＶ１を介してＩＧＢＴ３０へと流れることになる。

一方、コレクタエミッタ電圧ＶＣＥが不飽和となると、それに応じて高耐圧ダイオードＤＨＶ１のカソード電位が上昇する。カソード電位上昇に応じて、定電流供給部２６からの定電流はブランキング容量素子ＣＢ１側へと流れていくことになる。その結果、ブランキング容量素子ＣＢ１がさらに充電されていくこととなる。

（遮断回路部２８）
遮断回路部２８は、コンパレータＣＭＰ２と、デサット保護回路部４０とを備えている。
コンパレータＣＭＰ２は、プラス端子がデサット端子ＶＤＳＨと接続しており、プラス端子にブランキング容量素子ＣＢ１の充電電圧を受ける。コンパレータＣＭＰ２は、マイナス端子がデサット閾値電圧源ＶＤＳＴＨと接続している。デサット閾値電圧源ＶＤＳＴＨは、デサット閾値の役割を担う閾値電圧を生成する。デサット閾値電圧源ＶＤＳＴＨの電圧は、飽和電圧よりも高く、コンパレータＣＭＰ１の参照電圧であるＶｓａｔよりも高い。コンパレータＣＭＰ２は、デサット端子ＶＤＳＨの電圧がデサット閾値電圧（ＶＤＳＴＨ）に達したら出力信号をハイ電圧とする。このコンパレータＣＭＰ２の発するハイ電圧が、「短絡検出信号」としての役割を果たすのである。

デサット保護回路部４０は、コンパレータＣＭＰ２と接続しており、コンパレータＣＭＰ２の出力信号がハイ電圧となったとき（つまり短絡検出信号が発せられたとき）、ＨＯドライブ回路部５０による駆動信号の供給を遮断するものである。デサット保護回路部４０は、ＮＯＴ回路４２と、ＮＯＲ回路４４と、ＯＲ回路４６と、ラッチ回路４８とを備えている。

これらの論理回路の接続を説明すると、先ず、端子ＨＩＮは、ＮＯＴ回路４２の入力に接続される。ＮＯＲ回路４４は、ＮＯＴ回路４２の出力およびラッチ回路４８の出力Ｑを受けて、これらの値のＮＯＲ論理演算の結果を出力する。ＯＲ回路４６は、ＮＯＲ回路４４の出力およびラッチ回路４８の出力Ｑを受けて、これらの値のＯＲ論理演算の結果を出力する。

ＮＯＲ回路４４の出力は、ＨＯドライブ回路部５０に入力される。ＮＯＲ回路４４の出力信号波形から、ＨＯドライブ回路部５０を介してＩＧＢＴ３０のゲートＧ１への入力信号が生成されるのである。ＮＯＲ回路４４は、ラッチ回路４８の出力Ｑがロー電圧（論理値がゼロ）であるときには、ＮＯＴ回路４２の出力信号を反転させた出力を発する。この場合、端子ＨＩＮへの入力波形に応じてＨＯドライブ回路部５０への入力が変化する通常動作が実施される。一方、ＮＯＲ回路４４は、ラッチ回路４８の出力Ｑがハイ電圧（論理値が１）である場合には、ＮＯＴ回路４２の入力値にかかわらず、その出力をロー電圧（論理値はゼロ）に保持する。この場合、端子ＨＩＮへの入力波形によらずにＨＯドライブ回路部５０への入力がロー電圧に保持される。これにより、「ＩＧＢＴ３０のゲート信号遮断保護動作」が実現されることとなる。

ＯＲ回路４６の出力は、トランジスタＭＯＳＢのゲートに入力される。ＯＲ回路４６は、ラッチ回路４８の出力Ｑがロー電圧（論理値がゼロ）であるときには、ＮＯＴ回路４２の出力信号と同じ出力を発する。この場合、端子ＨＩＮへの入力波形に応じてトランジスタＭＯＳＢのゲートをオンオフする動作（ブランキング容量素子ＣＢ１の充放電動作）が実施される。つまり、端子ＨＩＮがハイ電圧であれば、トランジスタＭＯＳＢのゲートはロー電圧となり、トランジスタＭＯＳＢはオフとなる。そして、端子ＨＩＮがロー電圧であれば、トランジスタＭＯＳＢのゲートはハイ電圧となり、トランジスタＭＯＳＢはオンとなる。一方、ＯＲ回路４６は、ラッチ回路４８の出力Ｑがハイ電圧（論理値が１）である場合には、ＮＯＴ回路４２の入力値にかかわらず、その出力をハイ電圧（論理値は１）に保持する。この場合、端子ＨＩＮへの入力波形によらずにトランジスタＭＯＳＢのゲートがハイ電圧に保持され、ブランキング容量素子ＣＢ１は放電状態が保たれる。

ラッチ回路４８は、コンパレータＣＭＰ２の出力信号をＳ端子に受けて、出力Ｑを変化させる。ラッチ回路４８のＲ端子は、通常時はロー電圧（論理値はゼロ）であるものとする。ラッチ回路４８の出力Ｑは、上述のとおり、ＮＯＲ回路４４およびＯＲ回路４６に入力される。コンパレータＣＭＰ２の出力がロー電圧である期間は、ラッチ回路４８の出力Ｑはロー電圧を保持する。一方、コンパレータＣＭＰ２の出力がハイ電圧となると（つまり短絡検出信号が発せられると）、ラッチ回路４８の出力Ｑはハイ電圧を保持する。このような動作により、デサット端子ＶＤＳＨの電圧がデサット閾値（ＶＤＳＴＨ）に達してコンパレータＣＭＰ２が出力信号ハイ電圧を発したら、出力Ｑがハイ電圧となってＮＯＲ回路４４の出力がロー電圧に保持されることなり、「ＩＧＢＴ３０のゲート信号遮断保護動作」が実施されるのである。

なお、ラッチ回路４８のＲ端子は、ＨＶＩＣ２０ａに設けられた端子Ｒｓｅｔに接続している。「ＩＧＢＴ３０のゲート信号遮断保護動作」が実施された後には、端子ＨＩＮへの入力信号にかかわらずＩＧＢＴ３０はオフに保持されるが、これを解除するためにはこの端子Ｒｓｅｔに対してハイ電圧（論理値は１）を入力して、ラッチ回路４８の出力Ｑをロー電圧（論理値はゼロ）に戻せばよい。

まとめると、下記のとおりである。
（ａ）ラッチ回路４８の出力Ｑがロー電圧である場合
端子ＨＩＮへの入力信号はＮＯＴ回路４２に入力される。ＮＯＲ回路４４は、ラッチ回路４８の出力Ｑがロー電圧（論理値がゼロ）であるときには、ＮＯＴ回路４２の出力信号を反転させた出力を発する。その結果、ＨＯドライブ回路部５０には端子ＨＩＮへの入力信号（入力パルス）と同じ幅のパルス信号が入力され、入力信号に従ってゲート駆動信号が生成される。これが正常動作である。

（ｂ）ラッチ回路４８の出力Ｑがハイ電圧である場合
ＮＯＲ回路４４は、ラッチ回路４８の出力Ｑがハイ電圧（論理値が１）である場合には、ＮＯＴ回路４２の入力値にかかわらず、その出力をロー電圧（論理値はゼロ）に保持する。この場合、端子ＨＩＮへの入力波形によらずにＨＯドライブ回路部５０への入力がロー電圧に保持されることとなり、「ＩＧＢＴ３０のゲート信号遮断保護動作」が実現されることとなる。

なお、ローサイドについては、基本的には、図３に示すハイサイドの回路構成と同様の回路構成（高耐圧ダイオードＤＨＶ２、ブランキング容量素子ＣＢ２、充電回路部２４、遮断回路部２８）を備えている。ローサイドとハイサイドでは、デサット検出回路の回路構成は同様であるが、接続する端子が異なる。すなわち、図３に示すデサット検出回路部２２と同様の回路構成において、「ＩＧＢＴ３０およびフリーホイールダイオードＦＷＤ１」を、「ＩＧＢＴ３１およびフリーホイールダイオードＦＷＤ２」に置換し、端子ＨＩＮを端子ＬＩＮに置換し、端子ＶＢを端子ＶＣＣに置換し、デサット端子ＶＤＳＨをデサット端子ＶＤＳＬに置換し、端子ＨＯを端子ＬＯに置換し、端子ＶＳをグランド端子ＧＮＤに置換することで、ローサイドにおいてもデサット検出回路を設けることができる。ローサイドにおけるデサット検出回路の回路動作は、上述したデサット検出回路部２２の回路動作の説明において、上記の端子の置換をしたとおりに内容を読みかえればよい。このようにすることで、ハイサイドスイッチング素子であるＩＧＢＴ３０と、ローサイドスイッチング素子であるＩＧＢＴ３１のそれぞれに対して、個別に、デサット検出機能および保護動作を施すことができる。

（ＩＧＢＴ）
図４は、本発明の実施の形態１にかかる半導体素子の駆動装置が駆動する、ＩＧＢＴ３０の半導体チップの縦断面図を例示するものであり、１つのＩＧＢＴ単位素子９０Ａの構造について図示している。すなわち、本実施形態において、ＩＧＢＴ３０は１枚の半導体チップ（図示せず）であり、その１枚の半導体チップには図４に示すＩＧＢＴ単位素子９０Ａが複数個設けられているのである。

図４の例によれば、半導体チップは半導体基板（以下「基板」と略称する場合もある）１００Ａを含んでおり、半導体基板１００Ａ内にドリフト層１１０と、キャリア蓄積層１２０と、ベース層１３０と、エミッタ層１４０と、溝（換言すればトレンチ）１５０と、ゲート絶縁膜１６０と、ゲート電極１７０と、バッファ層１９０と、コレクタ層２００Ａとが形成されている。

半導体基板１００Ａは、出発材料としての半導体基板（例えばシリコン基板、炭化珪素基板等）に対して種々の処理が施されることにより得られる基板である。

ドリフト層１１０の導電型がＮ型である場合、より具体的にはドリフト層１１０が、一般的に低濃度と称される範囲に不純物濃度が設定されたＮ型層（Ｎ-型層）である場合を例示する。また、キャリア蓄積層１２０の導電型がＮ型である場合、より具体的にはキャリア蓄積層１２０はドリフト層１１０よりも不純物濃度が高く、一般的に高濃度と称される範囲に不純物濃度が設定されたＮ型層（Ｎ+型層）である場合を例示する。

ベース層１３０の一部には後述のエミッタ層１４０が形成されている。ここでは、ベース層１３０の導電型がＰ型である場合を例示する。なお、ベース層１３０は後述のようにＭＩＳ（Metal Insulator Semiconductor）構造においてチャネルが形成される半導体層であるため、ベース層１３０を「チャネル形成半導体層１３０」と称してもよい。

エミッタ層１４０は、ベース層１３０の一部領域を占めるウェルとして設けられている。エミッタ層１４０は、各ＩＧＢＴ単位素子９０Ａに個別に設けられている。ここでは、エミッタ層１４０の導電型がＮ型である場合、より具体的にはエミッタ層１４０はドリフト層１１０よりも不純物濃度が高く、Ｎ+型層である場合を例示する。

溝１５０は、基板１００Ａの一方主面１０１から他方主面１０２の側へ向けて、エミッタ層１４０とベース層１３０とキャリア蓄積層１２０とを貫通し、ドリフト層１１０内の所定深さまで形成されている。溝１５０は、各ＩＧＢＴ単位素子９０Ａに個別に設けられている。

ゲート絶縁膜１６０は、溝１５０の内面（より具体的には側面および底面）上に設けられているが、溝１５０を埋め尽くしてはいない。ゲート絶縁膜１６０は例えばシリコン酸化物、シリコン窒化物等によって構成可能である。ゲート電極１７０は、ゲート絶縁膜１６０上に配置され、溝１５０を充填している。ゲート電極１７０は例えば多結晶シリコン、各種金属材料等によって構成可能である。なお、ゲート電極１７０は、不図示の位置において引き出され、不図示のゲートパッドに接続されている。

ここでは、バッファ層１９０の導電型がＮ型である場合、より具体的にはバッファ層１９０はドリフト層１１０よりも不純物濃度が高く、Ｎ+型層である場合を例示する。また、コレクタ層２００Ａの導電型がＰ型である場合を例示する。

図４の例によれば、ＩＧＢＴ９０Ａの半導体チップは、さらに、絶縁層２０６と、エミッタ電極２０４と、コレクタ電極２０２とを含んでいる。エミッタ電極２０４およびコレクタ電極２０２は、複数のＩＧＢＴ単位素子に渡って広がり、これらの単位素子に共有される。

次に、ＩＧＢＴ９０Ａの動作を概説する。

まず、ＩＧＢＴ９０Ａのオン状態を説明する。オン状態は、エミッタ電極２０４とコレクタ電極２０２との間に所定のコレクタ電圧（ＶＣＥ＞０）を印加した状態で、エミッタ電極２０４とゲート電極１７０との間に所定のゲート電圧（ＶＧＥ＞０）を印加することにより、実現される。かかる電圧印加態様によれば、ベース層１３０のうちでゲート電極１７０付近にＮ型チャネルが形成される。当該チャネルがエミッタ層１４０とキャリア蓄積層１２０との間に形成されることによって、エミッタ電極２０４から当該チャネルを通ってドリフト層１１０へ電子が注入される。注入された電子によってドリフト層１１０とコレクタ層２００Ａとの間が順バイアス状態になり、コレクタ層２００Ａからドリフト層１１０へ正孔が注入される。これにより、コレクタ電極２０２とエミッタ電極２０４との間に、換言すれば基板１００Ａの厚さ方向１０３に、ＩＧＢＴ９０Ａの電流（コレクタ電流、オン電流、主電流等とも称される）が流れる。

次に、ＩＧＢＴのオフ状態を説明する。オフ状態は、ゲート電圧ＶＧＥ≦０にすることにより実現される。かかる電圧印加態様によれば、上記チャネルが消失し、エミッタ電極２０４からドリフト層１１０へ電子が注入されなくなる。電子の注入が無くなることで、コレクタ層２００Ａからの正孔の注入も無くなる。その結果、電流が流れない。

ここで、ゲート電極１７０とゲート絶縁膜１６０とベース層１３０とによる積層構造（図４の断面図においては基板厚さ方向１０３に直交する方向に積層されていると把握される）が、いわゆるＭＩＳ構造を形成している。なお、ＭＩＳ構造は、ゲート絶縁膜１６０が酸化膜である場合には特にＭＯＳ（Metal Oxide Semiconductor）構造と称される。かかるＭＩＳ構造は、上記の動作概説から分かるように、ベース層１３０内にチャネルが形成されることによってＩＧＢＴ９０Ａの電流を流し、チャネルの不形成によって電流を遮断する。つまり、ＩＧＢＴ９０Ａの電流のオン／オフを制御するスイッチング素子１８０が当該ＭＩＳ構造を含んで形成されている。

スイッチング素子１８０は、上記構成から分かるように、各ＩＧＢＴ単位素子に個別に設けられている。これら複数のスイッチング素子１８０のゲート電極１７０は不図示の位置で共通に（換言すれば並列に）接続されており、このためスイッチング素子１８０は同期して動作する。

なお、キャリア蓄積層１２０を有さない構造を採用することも可能であるが、次の点からキャリア蓄積層１２０を設けるのが好ましい。すなわち、キャリア蓄積層１２０は上記のようにドリフト層１１０に比べて不純物濃度が高いので、キャリア蓄積層１２０とベース層１３０との接合部の内蔵電位は、キャリア蓄積層１２０を有さない構造におけるドリフト層１１０とベース層１３０との接合部の内蔵電位に比べて、高くなる。かかる高い内蔵電位は、コレクタ層２００Ａからドリフト層１１０へ注入された正孔がエミッタ側へ通り抜けるのを防ぐ障壁となる。このため、キャリア蓄積層１２０に正孔が蓄積される。これにより、エミッタ側のキャリア密度が増加し、オン電流に対する抵抗（つまりオン抵抗）が低減される。また、オン電流が流れている際のコレクタ電圧ＶＣＥ（つまりオン電圧）が低減される。

また、バッファ層１９０は、オフ状態すなわち耐圧保持状態において、空乏層がコレクタ層２００Ａへ到達してしまうパンチスルー現象を防ぐために設けられている。図４にはパンチスルー（Punch Through：PT）型構造が例示されている。なお、バッファ層１９０を有さないノンパンチスルー（Non Punch Through：NPT）型構造を採用することも可能である。

［実施の形態１の装置、回路の動作］
（短絡による不飽和電圧）
インバータ装置１０において、下記の原因（短絡モード）で短絡電流が流れてしまうおそれがある。これらの短絡モードのいずれかが発生することで、ＩＧＢＴに短絡電流（大電流、過電流）が流れてしまう。
（原因１）アーム回路の片側のＩＧＢＴ（例えば、ＩＧＢＴ３０、３１のいずれか一方）が破壊したり、或いはフリーホイールダイオードＦＷＤ１、ＦＷＤ２が破壊したりすることで、短絡が発生することで、アーム短絡が生ずる場合
（原因２）ゲート駆動回路や制御信号の誤動作により、アーム回路を構成する２つのＩＧＢＴ（例えば、ＩＧＢＴ３０およびＩＧＢＴ３１）の両方がオンとなることでアーム短絡が生ずる場合
（原因３）出力短絡事故
（原因４）地絡事故

図５は、本発明の実施の形態１にかかる半導体素子の駆動装置が駆動するＩＧＢＴの出力特性を示す図である。この出力特性に示すように、先ずターンオンの後コレクタ電流ＩＣの増大とともにコレクタエミッタ電圧ＶＣＥが低下し、飽和電圧ＶＣＥＳＡＴまで降下する。その後、正常範囲ＴＡにおいては、コレクタエミッタ電圧ＶＣＥおよびコレクタ電流ＩＣは、ともに一定となる。しかし、時刻ｔＡにおいて過電流の流れが開始すると、コレクタ電流ＩＣが増大し大電流が流れるとともに、飽和電圧となったＶＣＥが上昇して不飽和電圧となる。

本実施形態にかかるデサット検出機能は、ターンオン後に一旦飽和電圧となった後に生ずる不飽和電圧を検出することで、短絡電流の発生を検出するものである。以下、デサット検出動作のシーケンスについて、通常動作時とデサット検出時（ＩＧＢＴオン時に短絡した場合）とをそれぞれ説明する。

（正常時の動作）
図６は、本発明の実施の形態１にかかる半導体素子の駆動装置における、通常時の動作を示すタイムチャートである。図６のタイムチャートは、ＩＮ端子の信号がハイＨとローＬとで変化する様子と、トランジスタＭＯＳＢのオンオフの様子と、デサット端子の電圧値の変化と、ＨＯ端子の信号がハイＨとローＬとで変化する様子と、コレクタエミッタ間電圧ＶＣＥの電圧値の変化とをそれぞれ示している。なお、実施の形態においてはハイサイド側の構成の動作について説明するが、ローサイド側の構成についても同様の動作が実施される。この点は、実施の形態２以降についても同様である。

・期間（ａ）
図６に示す期間（ａ）は、ＨＶＩＣ２０ａの入力端子ＨＩＮに入力信号が入力されていない期間、すなわち端子ＨＩＮがロー電圧の期間である。このとき、トランジスタＭＯＳＢはオンされており、ブランキング容量素子ＣＢ１は放電され、デサット端子ＶＤＳＨの電位はロー電圧となっている。また、コレクタエミッタ電圧ＶＣＥは、不飽和電圧である。

・期間（ｂ）
図６に示す期間（ｂ）は、ＨＶＩＣ２０ａの入力端子ＨＩＮに入力信号が入力された期間、すなわち端子ＨＩＮがハイ電圧に立ち上がった直後の期間である。このとき、トランジスタＭＯＳＢのゲートには、端子ＨＩＮへの信号（ハイ電圧）と同期して、これを反転させた信号（ロー電圧）が入力される。ゲートがロー電圧となることで、トランジスタＭＯＳＢはオフされる。その結果、通常時定電流源ＩＣ１による定電流によって、ブランキング容量素子ＣＢ１が充電され始める。若干の遅延時間の後、ＨＶＩＣ２０ａの端子ＨＯからハイ電圧の出力信号が発せられ始める。端子ＨＯのハイ電圧に応じてＩＧＢＴ３０がターンオンされ、ＩＧＢＴ３０のコレクタエミッタ電圧ＶＣＥは飽和電圧（Ｖｓａｔ）まで低下する。このとき、入力信号ＩＮがハイとなっているもののＩＧＢＴ３０がオフである期間が存在し、このときはコレクタエミッタ電圧ＶＣＥは不飽和電圧である。

・期間（ｃ）
期間（ｃ）は、端子ＨＩＮがハイ電圧に立ち上がった後、ブランキング容量素子ＣＢ１への充電によりデサット端子ＶＤＳＨの電圧がＶｓａｔまで上昇した後の期間である。この期間は、高耐圧ダイオードＤＨＶ１によって、デサット端子ＶＤＳＨの電圧はＶｓａｔ電圧にクランプされる。

図６における符号ＴＢは、上述したブランキング時間を表している。上述のとおり、ブランキング容量素子ＣＢ１により、定電流とブランキング容量によって決まるブランキング時間が実現されている。つまり、期間（ｂ）の始期からデサット端子ＶＤＳＨの充電が開始される。図６の点線に示す傾き（速度）で充電が行われるが、充電によりデサット端子ＶＤＳＨの電圧がデサット閾値電圧（ＶＤＳＴＨ）に達するまでには、図６のＴＢに示すブランキング時間が必要である。ブランキング時間は、充電によりデサット端子ＶＤＳＨの電圧がデサット閾値電圧（ＶＤＳＴＨ）に達するまでのマージン時間なのである。

期間（ｂ）は、入力信号ＩＮがハイ電圧となっているものの、ＩＧＢＴ３０がオフ又はターンオン途中であるため、コレクタエミッタ電圧ＶＣＥは飽和電圧に達していない。ブランキング時間を設定しているのは、期間（ｂ）における不飽和電圧を、短絡によるものと誤って検出しないためである。

・期間（ｃ´）
期間（ｃ´）は、端子ＨＩＮの入力信号がロー電圧に立ち下った後の期間である。入力信号の立ち下りに応じて、トランジスタＭＯＳＢがオンとなり、ブランキング容量素子ＣＢ１が放電される。入力信号の立ち下りに応じて、端子ＨＯの出力信号も立下り、コレクタエミッタ電圧ＶＣＥが飽和電圧から上昇し、不飽和電圧となる。

（短絡発生時の動作）
図７は、本発明の実施の形態１にかかる半導体素子の駆動装置における、短絡時（ＩＧＢＴオン時に短絡した場合）の動作を示すタイムチャートである。なお、実施の形態ではハイサイド側の構成の動作について説明するが、ローサイド側の構成についても同様の動作が実施される。この点は、実施の形態２以降についても同様である。

期間（ａ）、（ｂ）、（ｃ）については、図６の通常時の動作と同様である。

・タイミングｔ１
タイミングｔ１は、期間（ｂ）と期間（ｃ）との境界のタイミングである。
実施の形態１にかかる充電回路部２４の構成によれば、ブランキング容量素子ＣＢ１の充電電圧がＶｓａｔ（＝飽和電圧）より小さい期間（ｂ）では、通常時定電流源ＩＣ１の定電流を接続点１５に供給することができる。

ここで、前述したように、実施の形態１にかかる充電回路部２４の構成は、定電流供給部２６を備えている。この定電流供給部２６は、ブランキング容量素子ＣＢ１の充電電圧がＶｓａｔ（＝飽和電圧）に一致したら、接続点１５への供給電流源を、通常時定電流源ＩＣ１から急速充電定電流源ＩＣ２へと切り替えることができる。この切り替えが、タイミングｔ１で実施される。

そして、ブランキング容量素子ＣＢ１の充電電圧がＶｓａｔ（＝飽和電圧）に一致したタイミングｔ１以後に、すなわち期間（ｃ）には、急速充電定電流源ＩＣ２の定電流を接続点１５に供給することができる。ただし、充電回路部２４において接続点１５への供給電流源が急速充電定電流源ＩＣ２に切り替わったとしても、ＩＧＢＴ３０が不飽和電圧であれば、デサット端子ＶＤＳＨの電圧がＶｓａｔにクランプされたままである。

・時期（ｄ）
時期（ｄ）は、ＩＧＢＴ３０のオン状態中に短絡が発生したことで、コレクタエミッタ電圧ＶＣＥが不飽和電圧となった時期を表している。ＩＧＢＴ３０のオン状態中に短絡すると、ＩＧＢＴ３０のコレクタ−エミッタ間の電圧が広がる。つまり、図７において破線ｄｅｓａｔで囲った領域に表されるように、コレクタエミッタ電圧ＶＣＥが上昇し、不飽和電圧となる。このとき、デサット端子ＶＤＳＨの電圧はＶｓａｔにクランプされなくなる。

・期間（ｅ）
期間（ｅ）は、急速充電定電流源ＩＣ２の定電流によってブランキング容量素子ＣＢ１がさらに充電される期間である。前述したとおり、タイミングｔ１において、接続点１５への供給電流は急速充電定電流源ＩＣ２により生成されるように切り替えられている。これにより、図７に示すように期間（ｅ）では、期間（ｂ）よりも大きな速度（急な傾き）でブランキング容量素子ＣＢ１が充電され、デサット端子ＶＤＳＨの電圧がさらに上昇する。

・期間（ｆ）
期間（ｆ）は、デサット端子ＶＤＳＨの電圧がデサット閾値電圧の値を上回った期間である。この場合には、前述した遮断回路部２８が、ＩＧＢＴ３０の不飽和電圧を検出したと判断し、端子ＨＯからの信号出力を遮断（つまり強制的にロー電圧）とする。

（実施の形態１の作用効果）
デサット検出回路部２２では、ブランキング容量素子ＣＢ１によりブランキング時間が設定されている。これにより、不飽和電圧を検出した場合であっても直ちに短絡発生とするのではなく、ターンオン後のオン状態において不飽和電圧を検出した時間がこのブランキング時間を越えた場合に、短絡発生を検知するという仕組みとなっている。

このブランキング時間の設定により、ターンオン直後の正常な不飽和電圧状態を誤検出することは回避できる。しかしながら、ターンオン後に一旦飽和電圧となった後において、ＩＧＢＴ３０のオン動作中に短絡が生じた場合にも、このブランキング時間が影響を及ぼす。

この点、本実施形態によれば、コレクタエミッタ電圧ＶＣＥが飽和電圧へと一旦は達したのであれば、その後の飽和電圧からの増加（不飽和）については短絡によるものであるとみなして、急速充電定電流源ＩＣ２により早期にブランキング容量素子ＣＢ１を充電することができる。この場合にブランキング容量素子ＣＢ１の充電を高速に行うことで、ブランキング容量素子ＣＢ１をデサット閾値電圧（ＶＤＳＴＨ）まで速やかに引き上げて、短絡発生時のＩＧＢＴ３０の遮断を早期に行うことができる。言い換えると、ブランキング時間を短縮することができる。その結果、短絡発生時にＩＧＢＴ３０の保護を速やかに行うことができる。

［実施の形態に対する比較例］
図２１は、本発明の実施の形態に対する比較例にかかる半導体素子の駆動装置を示す図である。この比較例にかかる駆動回路は、充電回路部２４の回路構成が相違している点を除き、実施の形態１にかかる半導体素子の駆動装置と同様の構成を備えている。

図２１に示す比較例にかかる駆動回路では、コンパレータＣＭＰ１、急速充電定電流源ＩＣ２、およびスイッチ部ＳＷを備えていない点が、実施の形態１と異なっている。つまり、比較例にかかる駆動回路では、ブランキング容量素子ＣＢ１の充電は、一つの同じ定電流源のみで実施されるのである。この比較例では定電流源は通常時定電流源ＩＣ１であるものとし、ブランキング容量素子ＣＢ１の充電は第１の値の定電流のみにより行われるものとする。

図２２は、本発明の実施の形態に対する比較例にかかる半導体素子の駆動装置における、短絡時（ＩＧＢＴオン時に短絡した場合）の動作を示すタイムチャートである。図２２の期間（ｅ）と、図７の期間（ｅ）とを比較してみる。そうすると、図７に示す実施の形態１のほうが、期間（ｅ）が短いことが分かる。これは、実施の形態１では、期間（ｅ）における接続点１５への供給電流が、急速充電定電流源ＩＣ２によって生成される。このため、期間（ｂ）よりも期間（ｅ）では高速で充電が行われるからである。

なお、上述した実地の形態１に対して、下記の変形を施しても良い。
上述した実施の形態１では、スイッチング素子としてＩＧＢＴを用いている。しかしながら本発明はこれに限られず、スイッチング素子としてＭＯＳＦＥＴを用いるものとしてもよい。この点は、以降の実施の形態においても同様である。

また、実施の形態１にかかる遮断回路部２８は、ブランキング容量素子ＣＢ１の充電電圧がデサット閾値電圧に達したら、ＨＯドライブ回路部５０への入力信号を遮断する。しかしながら本発明はこれに限られるものではない。例えば、コンパレータＣＭＰ２の出力信号をデサット検出回路部２２の外部に供給して、この出力信号を受けた制御用マイクロコントローラ等の上位装置が、端子ＨＩＮ、ＬＩＮへと供給する入力信号の内容をロー電圧に保持するようにしてもよい。このような方法で、「ＩＧＢＴ３０のゲート信号遮断保護動作」が実施されてもよい。この点は、以降の実施の形態においても同様である。

実施の形態２．
図８は、本発明の実施の形態２にかかる半導体素子の駆動装置の構成およびその周辺構成を示す回路図である。実施の形態２にかかる半導体素子の駆動装置はＨＶＩＣ２２０ａである。このＨＶＩＣ２２０ａは、外部回路とともに、デサット検出回路部２２２を構成している。デサット検出回路部２２２は、充電回路部２２４（特に定電流供給部２２６）の構成を除き、実施の形態１にかかるデサット検出回路部２２と同じ構成を備えている。

上記の相違点を除き、実施の形態２にかかる半導体装置は実施の形態１にかかる半導体装置（インバータ装置１０）と同様の構成を備えており、実施の形態２にかかる半導体素子の駆動装置は実施の形態１にかかる半導体素子の駆動装置（駆動回路１４ａ）と同様の構成を備えているものとする。

定電流供給部２２６は、通常時定電流源ＩＣ１と、トランジスタＭＯＳ２を備えている。トランジスタＭＯＳ２は、ＭＯＳトランジスタであり、通常時定電流源ＩＣ１と並列に接続している。トランジスタＭＯＳ２のゲートは、コンパレータＣＭＰ１の出力端子と接続している。トランジスタＭＯＳ２は、オン状態となることでブランキング容量素子ＣＢ１に追加的に電流を供給することができ、これにより実施の形態１における第２の値の定電流を生成することができる。つまり急速充電定電流源ＩＣ２の代わりに、トランジスタＭＯＳ２が接続点１５への定電流を第２の値に増加させる役割を担うのである。なお、トランジスタＭＯＳ２の代わりに、第２の値と第１の値との差分だけの定電流を生成する小型定電流源と、コンパレータＣＭＰ１の出力信号がハイとなったら小型定電流をオンとするスイッチとを設けてもよい。

図９は、本発明の実施の形態２にかかる半導体素子の駆動装置における、短絡時（ＩＧＢＴオン時に短絡した場合）の動作を示すタイムチャートである。基本的には図７と同様のタイムチャートであるが、図９に示すようにタイミングｔ１から期間（ｅ）の終わりまでの間、急速充電ＭＯＳオン期間Ｔｏｎが存在する。この急速充電ＭＯＳオン期間Ｔｏｎに、トランジスタＭＯＳ２がオンとなっているのである。

実施の形態２によれば、ブランキング容量素子ＣＢ１の充電のための電流源を複数の電流源の間で切り替えるのではなく、通常時定電流源ＩＣ１に定電流を追加するための回路（トランジスタＭＯＳ２）を設けている。これにより、急速充電のための電流値を同じ値とする場合には、実施の形態１と比べ回路規模を縮小できる。なお、充電電流は定電流ではなくともよい。

実施の形態３．
図１０は、本発明の実施の形態３にかかる半導体素子の駆動装置の構成およびその周辺構成を示す回路図である。実施の形態３にかかる半導体素子の駆動装置はＨＶＩＣ３２０ａである。このＨＶＩＣ３２０ａは、外部回路とともに、デサット検出回路部３２２を構成している。ＨＶＩＣ３２０ａは、充電回路部３２４の構成を除き、実施の形態２にかかるＨＶＩＣ２２０ａと同じ構成を備えている。充電回路部３２４は、コンパレータＣＭＰ１がヒステリシスコンパレータＣＭＰＨに置換されている点を除き、充電回路部２２４と同じ構成を備えている。

上記の相違点を除き、実施の形態３にかかる半導体装置は実施の形態２にかかる半導体装置と同様の構成を備えており、実施の形態３にかかる半導体素子の駆動装置は実施の形態２にかかる半導体素子の駆動装置と同様の構成を備えているものとする。

図１１は、本発明の実施の形態３にかかる半導体素子の駆動装置における、短絡時（ＩＧＢＴオン時に短絡した場合）の動作を示すタイムチャートである。基本的には図７と同様のタイムチャートであるが、実施の形態３では、コンパレータＣＭＰ１がヒステリシスコンパレータＣＭＰＨに置換されている。ヒステリシスコンパレータを用いることで、ノイズ等によりデサット端子ＶＤＳＨの電圧が一旦Ｖｓａｔ未満となっても、急速充電（トランジスタＭＯＳ２のオン）を継続することができる。これにより、実施の形態２にかかる充電回路部２２４と比べて、ノイズ耐性を向上させることができる。なお、実施の形態２の場合に比して、急速充電用のトランジスタＭＯＳ２のオン時間Ｔｏｎがコンパレータのヒステリシスにより長くなる。

なお、実施の形態３にかかる構成は、実施の形態２にかかる構成を前提として、コンパレータＣＭＰ１をヒステリシスコンパレータＣＭＰＨに置換している。しかしながら本発明はこれに限られず、実施の形態１（図３）の構成においてコンパレータＣＭＰ１をヒステリシスコンパレータＣＭＰＨに置換してもよい。つまり、定電流供給部２２６を定電流供給部２６に置換してもよい。

実施の形態４．
図１２は、本発明の実施の形態４にかかる半導体素子の駆動装置の構成およびその周辺構成を示す回路図である。実施の形態４にかかる半導体素子の駆動装置はＨＶＩＣ４２０ａである。このＨＶＩＣ４２０ａは、外部回路とともに、デサット検出回路部４２２を構成している。ＨＶＩＣ４２０ａは、充電回路部４２４の構成を除き、実施の形態３にかかるＨＶＩＣ３２０ａと同じ構成を備えている。充電回路部４２４は、ヒステリシスコンパレータＣＭＰＨとトランジスタＭＯＳ２との間に停止回路部４２５を備える点を除き、充電回路部３２４と同じ構成を備えている。

上記の相違点を除き、実施の形態４にかかる半導体装置は実施の形態３にかかる半導体装置と同様の構成を備えており、実施の形態４にかかる半導体素子の駆動装置は実施の形態３にかかる半導体素子の駆動装置と同様の構成を備えているものとする。

前述したように、遮断回路部２８は、コンパレータＣＭＰ２と、デサット保護回路部４０とを備えている。コンパレータＣＭＰ２は、デサット端子ＶＤＳＨの電圧がデサット閾値電圧（ＶＤＳＴＨ）に達したら出力信号をハイ電圧とする。前述したように、このハイ電圧が、「短絡検出信号」としての役割を果たす。デサット保護回路部４０は、コンパレータＣＭＰ２からの短絡検出信号を受けて、端子ＨＩＮ側からＨＯドライブ回路部５０への入力信号の入力を遮断する。

停止回路部４２５は、ＮＯＴ回路３００とＮＯＲ回路３０２が順次直列に接続した回路である。ＮＯＴ回路３００は、ヒステリシスコンパレータＣＭＰＨの出力端子から入力を受け、反転信号をＮＯＲ回路３０２に入力する。ＮＯＲ回路３０２は、ＮＯＴ回路３００の出力とラッチ回路４８の出力Ｑを受けて、これらの値のＮＯＲ論理演算の結果をトランジスタＭＯＳ２のゲートに出力する。

コンパレータＣＭＰ２の出力がハイ電圧となると（つまり短絡検出信号が発せられると）、ラッチ回路４８の出力Ｑはハイ電圧に保持される。そうすると、ヒステリシスコンパレータＣＭＰＨの出力信号がハイ電圧かロー電圧かにかかわらず、ＮＯＲ回路３０２の出力はロー電圧で保持され、トランジスタＭＯＳ２がオフとなる。このように、停止回路部４２５は、短絡検出信号が発せられたら、ヒステリシスコンパレータＣＭＰＨの出力信号にかかわらずトランジスタＭＯＳ２をオフとして、接続点１５への電流増加を停止することができる。

図１３は、本発明の実施の形態４にかかる半導体素子の駆動装置における、短絡時（ＩＧＢＴオン時に短絡した場合）の動作を示すタイムチャートである。基本的には図１１と同様のタイムチャートであるが、「急速充電ＭＯＳオン期間」が図１１よりも短くなっている。「急速充電ＭＯＳオン期間」はトランジスタＭＯＳ２がオンとなっている期間である。実施の形態３におけるタイムチャートである図１１では、「急速充電ＭＯＳオン期間」が、期間（ｆ）まで続いている。これに対し、実施の形態４におけるタイムチャートである図１３では、「急速充電ＭＯＳオン期間」が、期間（ｅ）で終了している。

以上説明したように、実施の形態４によれば、短絡検出信号を急速充電用のトランジスタＭＯＳ２のオフ信号とすることができるので、短絡検出後すぐにトランジスタＭＯＳ２をオフすることができる。このため、実施の形態３に比べ、トランジスタＭＯＳ２のオン時間を短くし、回路電流を少なく抑えることができる。

なお、実施の形態４にかかる構成は、実施の形態３にかかる構成を前提として、ヒステリシスコンパレータＣＭＰＨとトランジスタＭＯＳ２との間に停止回路部４２５を備えている。しかしながら本発明はこれに限られず、実施の形態２（図８）の構成においてコンパレータＣＭＰ１とトランジスタＭＯＳ２との間に停止回路部４２５を設けてもよい。

また、定電流供給部２２６を定電流供給部２６に置換してもよい。

実施の形態５．
図１４は、本発明の実施の形態５にかかる半導体素子の駆動装置の構成およびその周辺構成を示す回路図である。実施の形態５にかかる半導体素子の駆動装置はＨＶＩＣ５２０ａである。このＨＶＩＣ５２０ａは、外部回路とともに、デサット検出回路部５２２を構成している。ＨＶＩＣ５２０ａは、充電回路部５２４の構成を除き、実施の形態２にかかるＨＶＩＣ２２０ａと同じ構成を備えている。充電回路部５２４は、コンパレータＣＭＰ１とトランジスタＭＯＳ２との間にラッチ回路部５２５を備える点を除き、充電回路部２２４と同じ構成を備えている。尚、実施の形態５にかかる半導体素子の駆動装置では、実施の形態４と同じく、短絡検出信号を急速充電ＭＯＳのオフ信号（すなわち、ラッチ回路部５２５のリセット信号）としている。

上記の相違点を除き、実施の形態５にかかる半導体装置は実施の形態２にかかる半導体装置と同様の構成を備えており、実施の形態５にかかる半導体素子の駆動装置は実施の形態２にかかる半導体素子の駆動装置と同様の構成を備えているものとする。

ラッチ回路部５２５のＳ´端子には、コンパレータＣＭＰ１の出力端子が接続している。ラッチ回路部５２５のＲ´端子には、ラッチ回路４８の出力Ｑが入力されている。ラッチ回路部５２５は、コンパレータＣＭＰ１の出力信号を受けたら、出力Ｑ´をハイ電圧とする。ラッチ回路部５２５の出力Ｑ´がハイに保持されればトランジスタＭＯＳ２がオンに保持されるので、定電流供給部２２６に対して「第２の値の定電流を供給する状態」を保持させることができる。

図１５は、本発明の実施の形態５にかかる半導体素子の駆動装置における、短絡時（ＩＧＢＴオン時に短絡した場合）の動作を示すタイムチャートである。基本的には図１３と同様のタイムチャートである。ラッチ回路部５２５を用いることにより、デサット端子ＶＤＳＨの電圧が一旦Ｖｓａｔまで上昇したタイミングｔ１からは、急速充電用のトランジスタＭＯＳ２をオンし続けることができる。これにより、実施の形態４に比べノイズ耐性を向上させることができる。

なお、実施の形態５にかかる構成は、実施の形態２にかかる構成を前提として、コンパレータＣＭＰ１とトランジスタＭＯＳ２との間にラッチ回路部５２５を備えている。しかしながら本発明はこれに限られず、実施の形態３（図１０）の構成においてヒステリシスコンパレータＣＭＰＨとトランジスタＭＯＳ２との間にラッチ回路部５２５を設けてもよい。

また、定電流供給部２２６を定電流供給部２６に置換してもよい。

実施の形態６．
図１６は、本発明の実施の形態６にかかる半導体素子の駆動装置の構成およびその周辺構成を示す回路図である。実施の形態６にかかる半導体素子の駆動装置はＨＶＩＣ６２０ａである。このＨＶＩＣ６２０ａは、外部回路とともに、デサット検出回路部６２２を構成している。ＨＶＩＣ６２０ａは、充電回路部６２４の構成を除き、実施の形態４にかかるＨＶＩＣ４２０ａと同じ構成を備えている。充電回路部６２４は、ヒステリシスコンパレータＣＭＰＨのプラス端子への入力電圧（参照電圧）をＶｓａｔ´に変更している点を除き、充電回路部４２４と同じ構成を備えている。この参照電圧Ｖｓａｔ´は、ＩＧＢＴ３０の飽和電圧よりも低く定められており、実施の形態１乃至５における電圧Ｖｓａｔよりも低く定められている。

上記の相違点を除き、実施の形態６にかかる半導体装置は実施の形態４にかかる半導体装置と同様の構成を備えており、実施の形態６にかかる半導体素子の駆動装置は実施の形態４にかかる半導体素子の駆動装置と同様の構成を備えているものとする。

図１７は、本発明の実施の形態６にかかる半導体素子の駆動装置における、短絡時（ＩＧＢＴオン時に短絡した場合）の動作を示すタイムチャートである。実施の形態６にかかる半導体素子の駆動装置によれば、ブランキング容量素子ＣＢ１の充電速度上昇タイミング（接続点１５への供給電流増加タイミング）が、期間（ｅ）開始より若干後のタイミングｔ´である。この点は、実施の形態１乃至５とは異なっている。

ヒステリシスコンパレータＣＭＰＨのプラス端子にＶｓａｔ´（ただし、Ｖｓａｔ＞Ｖｓａｔ´）を入力することで、急速充電に切り替わる閾値電圧を、飽和電圧（Ｖｓａｔ）より大きく、デサット閾値電圧（ＶＤＳＴＨ）より小さい値とすることができる。これにより、デサット端子ＶＤＳＨが電圧Ｖｓａｔにクランプした後においても、急速充電用のトランジスタＭＯＳ２はオフのままとなる。短絡検出時のデサット端子ＶＤＳＨについて、電圧がＶｓａｔからＶｓａｔ´に至るまでは、急速充電用のトランジスタＭＯＳ２はオフのままとなる。このため、ブランキング容量素子ＣＢ１の充電速度が遅くなり、短絡検出時期が遅くなる。しかし、Ｖｓａｔ´をＶｓａｔに近い値とすることにより、ほぼ短絡検出速度は同等を保ちつつ、急速充電用のトランジスタＭＯＳＢのオン時間を短くすることができる。これにより、実施の形態１乃至５に比べトランジスタＭＯＳＢのオン期間を短くし、回路電流を少なく抑えることができる。

なお、変形例としては、例えば、Ｖｓａｔ´の値を、図１７のＶｓａｔ２´以下としてもよい。Ｖｓａｔ２´は、「Ｖｓａｔとデサット閾値電圧との中間の電圧値」である。また、Ｖｓａｔ´の値を、図１７のＶｓａｔ４´以下としても良い。Ｖｓａｔ４´は、「Ｖｓａｔとデサット閾値電圧の合計を四分の一倍した電圧値」である。

なお、実施の形態６にかかる構成は、実施の形態４にかかる構成を前提として、ヒステリシスコンパレータＣＭＰＨのプラス端子への入力電圧（参照電圧）をＶｓａｔ´に変更している。しかしながら本発明はこれに限られず、実施の形態３（図１０）の構成においてヒステリシスコンパレータＣＭＰＨのプラス端子への入力電圧（参照電圧）をＶｓａｔ´に変更してもよい。

また、定電流供給部２２６を定電流供給部２６に置換してもよい。

実施の形態７．
図１８は、本発明の実施の形態７にかかる半導体素子の駆動装置の構成およびその周辺構成を示す回路図である。実施の形態７にかかる半導体素子の駆動装置はＨＶＩＣ７２０ａである。このＨＶＩＣ７２０ａは、外部回路とともに、デサット検出回路部７２２を構成している。

実施の形態７にかかるＨＶＩＣ７２０ａでは、トランジスタＭＯＳＢのゲートに接続する回路構成が、実施の形態１とは異なっている。実施の形態７にかかるＨＶＩＣ７２０ａでは、ＯＲ回路４６に対してＮＯＴ回路７００の出力が入力されている。ＮＯＴ回路７００には、ＨＯドライブ回路部５０の出力が入力される。このような構成により、ＮＯＴ回路７００およびＯＲ回路４６を介して、ＨＯドライブ回路部５０が出力する信号の立ち上がりに同期した信号が、トランジスタＭＯＳＢのゲートへと入力される。その結果、端子ＨＯに現れる信号（すなわちＨＯドライブ回路部５０の出力信号）と同期した信号に応じて、トランジスタＭＯＳＢをオンオフすることができる。

これは、実施の形態１においては端子ＨＩＮへの入力信号に応じてトランジスタＭＯＳＢをオンオフしていたのとは、異なっている。実施の形態１にかかるＨＶＩＣ２０ａでは、充電回路部２４のトランジスタＭＯＳＢへのゲートに対して、ＯＲ回路４６の出力信号が入力されている。

上記の相違点を除き、実施の形態７にかかる半導体装置は実施の形態１にかかる半導体装置（インバータ装置１０）と同様の構成を備えており、実施の形態７にかかる半導体素子の駆動装置であるＨＶＩＣ７２０ａは実施の形態１にかかる半導体素子の駆動装置であるＨＶＩＣ２０ａと同様の構成を備えているものとする。

図１９は、本発明の実施の形態７にかかる半導体素子の駆動装置における、通常時の動作を示すタイムチャートである。実施の形態７にかかる半導体素子の駆動装置によれば、トランジスタＭＯＳＢがオフとなるタイミングが、実施の形態１にかかる半導体素子の駆動装置とは異なっている。

実施の形態１では、端子ＨＩＮへの入力信号と同期させてトランジスタＭＯＳＢのオンオフが切り替えられる回路構成であった。これに対し、実施の形態７では、端子ＨＯの出力信号と同期させてトランジスタＭＯＳＢのオンオフが切り替えられる回路構成である。このため、実施の形態７においては、トランジスタＭＯＳＢのオンオフの切り替わりが、実施の形態１よりも遅くなっている。これに伴い、ブランキング容量素子ＣＢ１の充電開始タイミングやデサット端子ＶＤＳＨの電圧の立ち上がりも、相対的に遅くなっている。

これ以外の構成、動作については、実施の形態１にかかる半導体素子の駆動装置と同様である。図２０は、本発明の実施の形態７にかかる半導体素子の駆動装置における、短絡時（ＩＧＢＴオン時に短絡した場合）の動作を示すタイムチャートである。つまり、実施の形態７にかかる構成であっても、タイミングｔ１において接続点１５への供給電流源が急速充電定電流源ＩＣ２に切り替わり、高速充電を実現することができる。

なお、実施の形態７においては、実施の形態１の回路構成（図３）を前提としたが、本発明はこれに限られない。実施の形態２乃至６にかかる構成を適用することが可能である。すなわち、図１８のＨＶＩＣ７２０ａにおいて、下記の変形が可能である。実施の形態２のように定電流供給部２６を定電流供給部２２６に置換してもよい。実施の形態３のようにコンパレータＣＭＰ１をヒステリシスコンパレータＣＭＰＨに置換してもよい。実施の形態４のように、ヒステリシスコンパレータＣＭＰＨとトランジスタＭＯＳ２との間に停止回路部４２５を備えてもよい。実施の形態５のように、コンパレータＣＭＰ１とトランジスタＭＯＳ２との間にラッチ回路部５２５を備えてもよい。実施の形態６のように、ヒステリシスコンパレータＣＭＰＨのプラス端子への入力電圧（参照電圧）をＶｓａｔ´に変更してもよい。

１０ インバータ装置、１２ 平滑コンデンサ、１４ａ 駆動回路、１４ｂ 駆動回路、１５ 接続点、１６ ブートストラップ回路、２０ａ ＨＶＩＣ、２２ デサット検出回路部、２４ 充電回路部、２６ 定電流供給部、２８ 遮断回路部、３０、３１、３２、３３、３４、３５ ＩＧＢＴ、４０ デサット保護回路部、５０ ドライブ回路部、ＣＢ１、ＣＢ２ ブランキング容量素子、ＣＢＴＳ ブートストラップコンデンサ、ＣＭＰ１、ＣＭＰ２ コンパレータ、ＣＭＰＨ ヒステリシスコンパレータ、ＤＢＴＳ ブートストラップダイオード、ＤＨＶ１、ＤＨＶ２ 高耐圧ダイオード、ＭＯＳ２、ＭＯＳＢ トランジスタ、ＳＷ スイッチ部、ＶＤＳＨ、ＶＤＳＬ デサット端子

Claims (16)

1. 第１電極、第２電極および前記第１、２電極間の導通と遮断を切り替える制御端子を備える半導体素子に対して電気的に接続するように構成され、入力信号を受け、前記入力信号から駆動信号を生成して当該駆動信号を前記制御端子に与えることで前記半導体素子を駆動するドライブ回路部と、
   カソードが前記第１電極に接続するダイオードおよび一方の端子が前記ダイオードのアノードに接続しかつ他方の端子が前記第２電極と接続する容量素子を備えた外部回路に対して電気的に接続するように構成され、前記入力信号と前記駆動信号のいずれか一方の信号に基づいて前記容量素子の充電を行う充電回路部であって、前記容量素子の充電電圧を検出し、前記一方の信号がオン信号である場合に、前記充電電圧が前記半導体素子の飽和電圧より小さいときには第１の値の定電流を前記アノードと前記一方の端子の接続点に供給し、前記充電電圧が前記半導体素子の飽和電圧に一致したタイミング以後に前記第１の値より大きな第２の値の定電流を前記接続点に供給する充電回路部と、
   前記充電電圧が閾値に達したら、前記ドライブ回路部による前記制御端子への前記駆動信号の供給を遮断する遮断回路部と、
   を備えることを特徴とする半導体素子の駆動装置。
2. 前記充電回路部は、
   前記充電電圧が参照電圧に達したら出力信号を発するコンパレータと、
   前記第１の値の定電流と前記第２の値の定電流とをそれぞれ生成し、前記接続点への供給電流を前記コンパレータが前記出力信号を発しないときは前記第１の値の定電流とし、前記接続点への供給電流を前記コンパレータが前記出力信号を発したら前記第２の値の定電流とするように、前記接続点への供給電流を切り替える定電流供給部と、
   制御端子に前記入力信号と前記駆動信号のいずれか一方の信号に同期した信号を受け、前記容量素子に並列に接続し、前記一方の信号がオフ信号である場合に前記容量素子の前記一方の端子と前記他方の端子とを導通させ、前記一方の信号がオン信号である場合に前記容量素子の前記一方の端子と前記他方の端子とを遮断させる容量充電トランジスタと、
   を含むことを特徴とする請求項１に記載の半導体素子の駆動装置。
3. 前記定電流供給部は、
   前記第１の値の定電流を生成する第１定電流源と、
   前記第２の値の定電流を生成する第２定電流源と、
   前記コンパレータの出力に基づいて、前記第１定電流源と前記第２定電流源の一方を選択的に前記容量素子に接続するスイッチ部と、
   を含むことを特徴とする請求項２に記載の半導体素子の駆動装置。
4. 前記定電流供給部は、
   前記第１の値の定電流を生成する通常時定電流源と、
   前記通常時定電流源と並列に接続し、オン状態となることで前記容量素子に追加的に電流を供給することで前記第２の値の定電流を生成するトランジスタと、
   を含み、
   前記トランジスタの制御端子に前記コンパレータの出力信号が入力され、前記トランジスタは前記コンパレータの出力信号でオン状態となることを特徴とする請求項２に記載の半導体素子の駆動装置。
5. 前記コンパレータが、ヒステリシスコンパレータであることを特徴とする請求項２〜４のいずれか１項に記載の半導体素子の駆動装置。
6. 前記遮断回路部は、
   前記充電電圧を第１端子に受け、前記第１端子の電圧が第２端子の電圧に達したら検出信号を発するコンパレータと、
   前記検出信号を受けて前記ドライブ回路部への前記入力信号の入力を遮断するデサット保護回路部と、
   を含み、
   前記充電回路部は、前記検出信号が発せられたら、前記ヒステリシスコンパレータの出力信号にかかわらず前記容量素子への電流増加を停止する停止回路部を備えることを特徴とする請求項５に記載の半導体素子の駆動装置。
7. 前記コンパレータと前記定電流供給部との間に設けられたラッチ回路部を備え、
   前記ラッチ回路部は、前記コンパレータの前記出力信号を受けたら前記定電流供給部に対して前記第２の値の定電流を供給する状態を保持させることを特徴とする請求項３に記載の半導体素子の駆動装置。
8. 前記参照電圧は前記飽和電圧よりも低いことを特徴とする請求項２〜７のいずれか１項に記載の半導体素子の駆動装置。
9. 第１電極、第２電極および前記第１、２電極の導通と遮断を切り替える制御端子を備える半導体素子と、
   前記半導体素子に対して電気的に接続し、入力信号を受け、前記入力信号から駆動信号を生成して当該駆動信号を前記制御端子に与えることで前記半導体素子を駆動するドライブ回路部と、
   カソードが前記第１電極に接続するダイオードおよび一方の端子が前記ダイオードのアノードに接続しかつ他方の端子が前記第２電極と接続する容量素子を備えた外部回路と、
   前記外部回路に対して電気的に接続し、前記入力信号と前記駆動信号のいずれか一方の信号に基づいて前記容量素子の充電を行う充電回路部であって、前記容量素子の充電電圧を検出し、前記一方の信号がオン信号である場合に、前記充電電圧が前記半導体素子の飽和電圧より小さいときには第１の値の定電流を前記アノードと前記一方の端子の接続点に供給し、前記充電電圧が前記半導体素子の飽和電圧に一致したタイミング以後に前記第１の値より大きな第２の値の定電流を前記接続点に供給する充電回路部と、
   前記充電電圧が閾値に達したら、前記ドライブ回路部による前記制御端子への前記駆動信号の供給を遮断する遮断回路部と、
   を備えることを特徴とする半導体装置。
10. 前記充電回路部は、
    前記充電電圧が参照電圧に達したら出力信号を発するコンパレータと、
    前記第１の値の定電流と前記第２の値の定電流とをそれぞれ生成し、前記接続点への供給電流を前記コンパレータが前記出力信号を発しないときは前記第１の値の定電流とし、前記接続点への供給電流を前記コンパレータが前記出力信号を発したら前記第２の値の定電流とするように、前記接続点への供給電流を切り替える定電流供給部と、
    制御端子に前記入力信号と前記駆動信号のいずれか一方の信号に同期した信号を受け、前記容量素子に並列に接続し、前記一方の信号がオフ信号である場合に前記容量素子の前記一方の端子と前記他方の端子とを導通させ、前記一方の信号がオン信号である場合に前記容量素子の前記一方の端子と前記他方の端子とを遮断させる容量充電トランジスタと、
    を含むことを特徴とする請求項９に記載の半導体装置。
11. 前記定電流供給部は、
    前記第１の値の定電流を生成する第１定電流源と、
    前記第２の値の定電流を生成する第２定電流源と、
    前記コンパレータの出力に基づいて、前記第１定電流源と前記第２定電流源の一方を選択的に前記容量素子に接続するスイッチ部と、
    を含むことを特徴とする請求項１０に記載の半導体装置。
12. 前記定電流供給部は、
    前記第１の値の定電流を生成する通常時定電流源と、
    前記通常時定電流源と並列に接続し、オン状態となることで前記容量素子に追加的に電流を供給することで前記第２の値の定電流を生成するトランジスタと、
    を含み、
    前記トランジスタの制御端子に前記コンパレータの出力信号が入力され、前記トランジスタは前記コンパレータの出力信号でオン状態となることを特徴とする請求項１０に記載の半導体装置。
13. 前記コンパレータが、ヒステリシスコンパレータであることを特徴とする請求項１０〜１２のいずれか１項に記載の半導体装置。
14. 前記遮断回路部は、
    前記充電電圧を第１端子に受け、前記第１端子の電圧が第２端子の電圧に達したら検出信号を発するコンパレータと、
    前記検出信号を受けて前記ドライブ回路部への前記入力信号の入力を遮断するデサット保護回路部と、
    を含み、
    前記充電回路部は、前記検出信号が発せられたら、前記ヒステリシスコンパレータの出力信号にかかわらず前記容量素子への電流増加を停止する停止回路部を備えることを特徴とする請求項１３に記載の半導体装置。
15. 前記コンパレータと前記定電流供給部との間に挿入されたラッチ回路部を備え、
    前記ラッチ回路部は、前記コンパレータの前記出力信号を受けたら前記定電流供給部に対して前記第２の値の定電流を供給する状態を保持させることを特徴とする請求項１１に記載の半導体装置。
16. 前記参照電圧は前記飽和電圧よりも低いことを特徴とする請求項１０〜１５のいずれか１項に記載の半導体装置。

Images